JP3077063B2 - 増幅／制限回路 - Google Patents
増幅／制限回路Info
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- JP3077063B2 JP3077063B2 JP02073605A JP7360590A JP3077063B2 JP 3077063 B2 JP3077063 B2 JP 3077063B2 JP 02073605 A JP02073605 A JP 02073605A JP 7360590 A JP7360590 A JP 7360590A JP 3077063 B2 JP3077063 B2 JP 3077063B2
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- transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general without controlling loop
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Amplifiers (AREA)
- Control Of Eletrric Generators (AREA)
- Electronic Switches (AREA)
- Respiratory Apparatuses And Protective Means (AREA)
- Orthopedics, Nursing, And Contraception (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、電子的信号制限回路に関する。
発明の背景 信号制限回路はよく知られており、通常、バイアス範
囲より高いかまたは低いと選択的に導通もしくは非導通
となるようにバイアスされる非線形要素を含んでいる。
また、制限回路は制限された供給電位が供給される増幅
器として構成されることがある。この制限された供給電
位により制限増幅器の出力振幅は所望の入力クリッピン
グ・レベルで飽和する。例えば、1965年に、マグローヒ
ル（McGraw Hill）社から発行されたミルマン（Millma
n）氏とタウブ（Taub）氏の共著による“パルス、ディ
ジタル、および切換え波形”（Pulse,Digital,and Swit
ching Waveforms）という題名の本の第７章を参照され
たい。
囲より高いかまたは低いと選択的に導通もしくは非導通
となるようにバイアスされる非線形要素を含んでいる。
また、制限回路は制限された供給電位が供給される増幅
器として構成されることがある。この制限された供給電
位により制限増幅器の出力振幅は所望の入力クリッピン
グ・レベルで飽和する。例えば、1965年に、マグローヒ
ル（McGraw Hill）社から発行されたミルマン（Millma
n）氏とタウブ（Taub）氏の共著による“パルス、ディ
ジタル、および切換え波形”（Pulse,Digital,and Swit
ching Waveforms）という題名の本の第７章を参照され
たい。
しかしながら、より伝統的な制限回路が実用的でない
場合が生ずる。例えば、低電圧の電池で動作する回路
は、飽和する増幅器の動作を制限回路として動作させた
り、非線形な制限装置（ダイオード）で十分な線形機能
を実現するのに十分な動作電位を与えないことがある。
また、ある公称範囲の電位内の出力を発生する制限回路
を提供することが望ましい。
場合が生ずる。例えば、低電圧の電池で動作する回路
は、飽和する増幅器の動作を制限回路として動作させた
り、非線形な制限装置（ダイオード）で十分な線形機能
を実現するのに十分な動作電位を与えないことがある。
また、ある公称範囲の電位内の出力を発生する制限回路
を提供することが望ましい。
発明の目的 本願発明の目的は、入力信号が所定電位の範囲内にあ
るとき、供給電位より小さい範囲内で入力信号を線形に
増幅し、入力信号が所定電位の範囲内にないとき、供給
電位より小さい一定電位に出力信号を制限する増幅／制
限回路を提供することにある。
るとき、供給電位より小さい範囲内で入力信号を線形に
増幅し、入力信号が所定電位の範囲内にないとき、供給
電位より小さい一定電位に出力信号を制限する増幅／制
限回路を提供することにある。
発明の構成 入力信号が所定電位の範囲内にあるとき、供給電位よ
り小さい範囲内で入力信号を線形に増幅し、入力信号が
所定電位の範囲内にないとき、供給電位より小さい一定
電位に出力信号を制限する増幅／制限回路であって、 相対的に正および相対的に負の供給電位の源と、 前記相対的に正および相対的に負の供給電位間に接続
され、入力端子と出力端子を有する増幅器と、 前記増幅器の前記出力端子と前記増幅／制限回路の出
力端子との間に並列に結合される主の各伝導路を有し、
前記相対的に正および相対的に負の供給電位にそれぞれ
結合される制御電極を有する第１の一対のトランジスタ
と、 前記増幅／制限回路の出力端子と前記相対的に正およ
び相対的に負の供給電位間の値をとる実質的に一定の基
準電位点との間に並列に結合される主の各伝導路を有
し、前記相対的に正および相対的に負の供給電位にそれ
ぞれ結合される制御電極を有する第２の一対のトランジ
スタとを具え、 出力信号は、前記第１の一対のトランジスタと前記第
２の一対のトランジスタとの接続部である前記増幅／制
限回路の出力端子から取り出される。
り小さい範囲内で入力信号を線形に増幅し、入力信号が
所定電位の範囲内にないとき、供給電位より小さい一定
電位に出力信号を制限する増幅／制限回路であって、 相対的に正および相対的に負の供給電位の源と、 前記相対的に正および相対的に負の供給電位間に接続
され、入力端子と出力端子を有する増幅器と、 前記増幅器の前記出力端子と前記増幅／制限回路の出
力端子との間に並列に結合される主の各伝導路を有し、
前記相対的に正および相対的に負の供給電位にそれぞれ
結合される制御電極を有する第１の一対のトランジスタ
と、 前記増幅／制限回路の出力端子と前記相対的に正およ
び相対的に負の供給電位間の値をとる実質的に一定の基
準電位点との間に並列に結合される主の各伝導路を有
し、前記相対的に正および相対的に負の供給電位にそれ
ぞれ結合される制御電極を有する第２の一対のトランジ
スタとを具え、 出力信号は、前記第１の一対のトランジスタと前記第
２の一対のトランジスタとの接続部である前記増幅／制
限回路の出力端子から取り出される。
発明の効果 入力信号が所定電位の範囲内にあるとき、供給電位よ
り小さい範囲内で入力信号を線形に増幅し、入力信号が
所定電位の範囲内にないとき、供給電位より小さい一定
電位に出力信号を制限することができる。
り小さい範囲内で入力信号を線形に増幅し、入力信号が
所定電位の範囲内にないとき、供給電位より小さい一定
電位に出力信号を制限することができる。
実施例 第１図において、差動増幅器26は２つの信号VAとVBの
差を発生するような構成で結合される。この構成におい
て、第１の帰還回路は出力と増幅器26の非反転入力との
間に接続される低域通過フィルタと増幅／制限回路30を
含んでおり、直流（D.C.）が増幅器26を最適な動作点近
くにバイアスする。増幅器26の非反転入力結線に結合さ
れる直流の動作電位は増幅器26の供給電位の２分の１に
等しい。非反転入力端子が供給電位の２分の１に直流バ
イアスされるから、例えば、増幅器26がラッチアップ
（latchup）しないように、帰還増幅器30の出力電位を
供給電位のおよそ２分の１の値の範囲に制限することが
望ましい。
差を発生するような構成で結合される。この構成におい
て、第１の帰還回路は出力と増幅器26の非反転入力との
間に接続される低域通過フィルタと増幅／制限回路30を
含んでおり、直流（D.C.）が増幅器26を最適な動作点近
くにバイアスする。増幅器26の非反転入力結線に結合さ
れる直流の動作電位は増幅器26の供給電位の２分の１に
等しい。非反転入力端子が供給電位の２分の１に直流バ
イアスされるから、例えば、増幅器26がラッチアップ
（latchup）しないように、帰還増幅器30の出力電位を
供給電位のおよそ２分の１の値の範囲に制限することが
望ましい。
抵抗R1,R2とコンデンサC2を含んでいる第２の帰還回
路は、出力と増幅器26の反転入力端子との間に結合され
る。抵抗R1とR2は回路の利得を１＋2R2/R1の値に設定す
る。コンデンサC1とスイッチ14,16,19を介して信号が反
転入力端子に結合される。回路の利得が抵抗R1とR2の抵
抗値だけに依存するようにコンデンサC1とC2は同じ値で
ある。
路は、出力と増幅器26の反転入力端子との間に結合され
る。抵抗R1とR2は回路の利得を１＋2R2/R1の値に設定す
る。コンデンサC1とスイッチ14,16,19を介して信号が反
転入力端子に結合される。回路の利得が抵抗R1とR2の抵
抗値だけに依存するようにコンデンサC1とC2は同じ値で
ある。
回路動作は以下の通りである。クロック信号Ｐ′２と
P2の制御の下にスイッチ14,20,22および24が同時に閉じ
る。各々が基準電位に結合される端子を有するスイッチ
20,22および24はコンデンサC2の２つの電極とコンデン
サC1の１つの電極に基準電位を供給する。この動作によ
り増幅器26は中間の範囲の動作点（すなわち、自動−零
化）で動作するよう条件づけられる。同時に、スイッチ
14は信号VAをコンデンサC1の第２電極に結合させる。
P2の制御の下にスイッチ14,20,22および24が同時に閉じ
る。各々が基準電位に結合される端子を有するスイッチ
20,22および24はコンデンサC2の２つの電極とコンデン
サC1の１つの電極に基準電位を供給する。この動作によ
り増幅器26は中間の範囲の動作点（すなわち、自動−零
化）で動作するよう条件づけられる。同時に、スイッチ
14は信号VAをコンデンサC1の第２電極に結合させる。
スイッチ14,20,22および24が閉じている期間の間、ス
イッチ16と19は開回路となる。次いで、スイッチ14,20,
22および24が開回路になり、スイッチ16と19がクロック
信号P1の制御の下に閉じる。信号VAがコンデンサC1との
結合を断たれ、信号VBがコンデンサC1に結合され、コン
デンサC1は増幅器26の反転入力端子に結合される。信号
VAおよび信号VB間の電位差があるとコンデンサC1とC2の
電流が流れる。この電流はコンデンサC2に貯えられる電
荷の変化ΔＱをもたらし、増幅器26の反転入力端子の電
位変化（VA−VB）＝ΔQ/C2を発生する。この電位は増幅
され端子34に出力される。
イッチ16と19は開回路となる。次いで、スイッチ14,20,
22および24が開回路になり、スイッチ16と19がクロック
信号P1の制御の下に閉じる。信号VAがコンデンサC1との
結合を断たれ、信号VBがコンデンサC1に結合され、コン
デンサC1は増幅器26の反転入力端子に結合される。信号
VAおよび信号VB間の電位差があるとコンデンサC1とC2の
電流が流れる。この電流はコンデンサC2に貯えられる電
荷の変化ΔＱをもたらし、増幅器26の反転入力端子の電
位変化（VA−VB）＝ΔQ/C2を発生する。この電位は増幅
され端子34に出力される。
各スイッチを制御するクロック信号P1とP2は実質的に
逆位相で重なり合わない矩形波形を示す。クロック信号
▲Ｐ′ ２▼はクロック信号P2のパルスと同時に発生す
る。狭く定められた時間期間において信号VAの値を捉え
ることが望ましいならば、信号▲Ｐ′ ２▼のパルスを狭
くしなければならない。例えば、回路の帯域幅が7MHz程
度であり、クロック信号P1,P2および▲Ｐ′ ２▼がナイ
キスト（Nyquist）のサンプリング基準を満たすように1
4MHz程度であれば、クロック信号▲Ｐ′ ２▼のパルスは
５−10ナノセカンド程度のものとなる。あるいは、入力
信号VAとVBが実質上D.C.信号であるならば、信号▲Ｐ′
２▼の代りにクロック信号P2を使うことができる。
逆位相で重なり合わない矩形波形を示す。クロック信号
▲Ｐ′ ２▼はクロック信号P2のパルスと同時に発生す
る。狭く定められた時間期間において信号VAの値を捉え
ることが望ましいならば、信号▲Ｐ′ ２▼のパルスを狭
くしなければならない。例えば、回路の帯域幅が7MHz程
度であり、クロック信号P1,P2および▲Ｐ′ ２▼がナイ
キスト（Nyquist）のサンプリング基準を満たすように1
4MHz程度であれば、クロック信号▲Ｐ′ ２▼のパルスは
５−10ナノセカンド程度のものとなる。あるいは、入力
信号VAとVBが実質上D.C.信号であるならば、信号▲Ｐ′
２▼の代りにクロック信号P2を使うことができる。
低域通過フィルタ32は、自動一零期間の間、出力端子
34上に電位をサンプリングするスイッチキャパシター・
フィルタである。フィルタ32は自動零化された出力電位
を平均化し、増幅器26における入力オフセット電域を補
正する帰還電位を発生する。すなわち、D.C.信号成分が
出力バイアス電位に影響を与えないように帰還電位を発
生する。
34上に電位をサンプリングするスイッチキャパシター・
フィルタである。フィルタ32は自動零化された出力電位
を平均化し、増幅器26における入力オフセット電域を補
正する帰還電位を発生する。すなわち、D.C.信号成分が
出力バイアス電位に影響を与えないように帰還電位を発
生する。
増幅／制限回路30は、第２図に示される。この回路は
共通ソース増幅器として構成されるＰ形の電界効果トラ
ンジスタTP2を含んでいる。電流源としてバイアスされ
る相補的Ｎ形電界効果トランジスタは負荷装置としてト
ランジスタTP2に接続される。共通ソース増幅器からの
出力信号はトランジスタTP2とTN2の相互接続部から取り
出される。
共通ソース増幅器として構成されるＰ形の電界効果トラ
ンジスタTP2を含んでいる。電流源としてバイアスされ
る相補的Ｎ形電界効果トランジスタは負荷装置としてト
ランジスタTP2に接続される。共通ソース増幅器からの
出力信号はトランジスタTP2とTN2の相互接続部から取り
出される。
トランジスタTN2のゲート電極へのバイアス電位は別
のＮ形トランジスタTN1のゲート・ドレイン結線から与
えられる。トランジスタTN1とTN2は、よく知られた電流
ミラー形態で構成される。トランジスタTN1についての
動作電流は別のＰ形トランジスタTP1のドレイン電流に
より供給される。トランジスタTP1のゲート電極には基
準電位、例えば、トランジスタTP2とTN2の両端間に結合
される供給電位の２分の１に等しい電位が供給される。
通常、トランジスタTP2,TN2およびTP1,TN1は相補的な特
性を有するように設計されており、トランジスタTP1とT
P2の幾何学的形状の比（それ故、相互コンダクタンス）
はトランジスタTN1とTN2の幾何学的形状の比に等しい。
これらの条件が満たされ、供給電位の２分の１の基準電
位がトランジスタTP1のゲート電極に供給されると、共
通ソース増幅器のD.C.出力電位は供給電位の２分の１に
等しくなる。
のＮ形トランジスタTN1のゲート・ドレイン結線から与
えられる。トランジスタTN1とTN2は、よく知られた電流
ミラー形態で構成される。トランジスタTN1についての
動作電流は別のＰ形トランジスタTP1のドレイン電流に
より供給される。トランジスタTP1のゲート電極には基
準電位、例えば、トランジスタTP2とTN2の両端間に結合
される供給電位の２分の１に等しい電位が供給される。
通常、トランジスタTP2,TN2およびTP1,TN1は相補的な特
性を有するように設計されており、トランジスタTP1とT
P2の幾何学的形状の比（それ故、相互コンダクタンス）
はトランジスタTN1とTN2の幾何学的形状の比に等しい。
これらの条件が満たされ、供給電位の２分の１の基準電
位がトランジスタTP1のゲート電極に供給されると、共
通ソース増幅器のD.C.出力電位は供給電位の２分の１に
等しくなる。
共通ソース増幅器の出力結線は、Ｐ形トランジスタTP
3とＮ形トランジスタTN3の並列接続の主の伝導路に結合
される。トランジスタTP3とTN3のゲート電極は、相対的
に負の供給電位（大地）と相対的に正の供給電位（VD）
に結合される。並列接続のトランジスタTN3とTP3の主の
伝導路は、別のＰ形トランジスタTP4とＮ形トランジス
タTN4の並列接続の主の伝導路に結合される。トランジ
スタTP4とTN4の主の伝導路の他方の端は、供給電位間に
接続され、直列接続される一対の同一抵抗R3の相互接続
部に結合される。このようにして、供給電位の２分の１
に等しい電位がトランジスタTN4とTP4の主の伝導路に供
給される。トランジスタTP4とTN4のゲート電極は、相対
的に負の供給電位と相対的に正の供給電位にそれぞれ結
合される。
3とＮ形トランジスタTN3の並列接続の主の伝導路に結合
される。トランジスタTP3とTN3のゲート電極は、相対的
に負の供給電位（大地）と相対的に正の供給電位（VD）
に結合される。並列接続のトランジスタTN3とTP3の主の
伝導路は、別のＰ形トランジスタTP4とＮ形トランジス
タTN4の並列接続の主の伝導路に結合される。トランジ
スタTP4とTN4の主の伝導路の他方の端は、供給電位間に
接続され、直列接続される一対の同一抵抗R3の相互接続
部に結合される。このようにして、供給電位の２分の１
に等しい電位がトランジスタTN4とTP4の主の伝導路に供
給される。トランジスタTP4とTN4のゲート電極は、相対
的に負の供給電位と相対的に正の供給電位にそれぞれ結
合される。
増幅／制限回路への入力信号はトランジスタTP2のゲ
ート電極に結合される。増幅／制限回路からの出力信号
OUTはトランジスタTN3とTN4（TP3,TP4）の相互接続部か
ら取り出される。
ート電極に結合される。増幅／制限回路からの出力信号
OUTはトランジスタTN3とTN4（TP3,TP4）の相互接続部か
ら取り出される。
各並列対のトランジスタの少なくとも１つが導通状態
にバイアスされるように、トランジスタTN3,TP3およびT
N4,TP4は構成される。従って、トランジスタから成る並
列対はReで表される抵抗性の実効インピーダンスを与え
る。直列接続された抵抗R3はVD/2のテブナン（Theveni
n）電位と直列にR3/2のテブナン抵抗を与える。共通ソ
ース増幅器はR0で表される固有出力インピーダンスを与
える。テブナン抵抗R2/2がαR0に等しく、増幅器から発
生される出力電位がe0であるものとする。このように条
件設定すると、出力電位OUTは次式で表わされる。
にバイアスされるように、トランジスタTN3,TP3およびT
N4,TP4は構成される。従って、トランジスタから成る並
列対はReで表される抵抗性の実効インピーダンスを与え
る。直列接続された抵抗R3はVD/2のテブナン（Theveni
n）電位と直列にR3/2のテブナン抵抗を与える。共通ソ
ース増幅器はR0で表される固有出力インピーダンスを与
える。テブナン抵抗R2/2がαR0に等しく、増幅器から発
生される出力電位がe0であるものとする。このように条
件設定すると、出力電位OUTは次式で表わされる。
因数αが１に等しいと、（１）式は次式のように変形
される。
される。
OUT＝e0/2＋VD/4 （２） e0が取り得る最大および最小の電位値は、それぞれVD
と零（大地）である。従って、信号OUTが取り得る最大
および最小の電位値は、それぞれ3VD/4とVD/4である。
と零（大地）である。従って、信号OUTが取り得る最大
および最小の電位値は、それぞれ3VD/4とVD/4である。
第４図は、共通ソース増幅器が２の利得を示し、αが
１に等しい場合についての第２図の回路の伝達関数を示
す。αが値１に近く、および／またはRe≫R0の場合、限
界は3VD/4およびVD/4に等しくなるか近くなる。αが大
きくなると、制限電位は供給電位に近づく。線形領域に
おいて、増幅／制限回路（30）の利得は増幅器（TP2,TN
2）だけの場合の利得の約２分の１である。
１に等しい場合についての第２図の回路の伝達関数を示
す。αが値１に近く、および／またはRe≫R0の場合、限
界は3VD/4およびVD/4に等しくなるか近くなる。αが大
きくなると、制限電位は供給電位に近づく。線形領域に
おいて、増幅／制限回路（30）の利得は増幅器（TP2,TN
2）だけの場合の利得の約２分の１である。
第２図の回路において、電位VREFは直列接続された抵
抗R3の相互接続部から供給することもできる。抵抗R3は
直流バイアスされたトランジスタにより実現してもよ
い。
抗R3の相互接続部から供給することもできる。抵抗R3は
直流バイアスされたトランジスタにより実現してもよ
い。
第３図は、非反転の増幅／制限回路である。この構成
において、トランジスタTP1は共通ソースの入力増幅器
として構成され、トランジスタTN1とTN2から成る電流ミ
ラー増幅器を駆動する。ゲート電極に電位VREFが結合さ
れるトランジスタTP2は、トランジスタTN2の電流源負荷
装置として働く。Ｐ形のトランジスタTP1に供給される
入力電位が増大すると、トランジスタTP1におけるドレ
イン電流が減少し、以てトランジスタTN1中の電流が減
少する。トランジスタTN1における電流が減少するとト
ランジスタTN2において反映され、トランジスタTP2とTN
2との間における相互接続部において出力電位を増大さ
せることになる。トランジスタTP2のゲート電極は低減
通過フィルタ（R4,C3）を介して抵抗R3の相互接続部に
結合される。この低域通過フィルターは、トランジスタ
TP3,TN3,TP4,TN4を介して抵抗R3の相互接続部に結合さ
れる任意の信号電位を減衰させるために設けられる。
において、トランジスタTP1は共通ソースの入力増幅器
として構成され、トランジスタTN1とTN2から成る電流ミ
ラー増幅器を駆動する。ゲート電極に電位VREFが結合さ
れるトランジスタTP2は、トランジスタTN2の電流源負荷
装置として働く。Ｐ形のトランジスタTP1に供給される
入力電位が増大すると、トランジスタTP1におけるドレ
イン電流が減少し、以てトランジスタTN1中の電流が減
少する。トランジスタTN1における電流が減少するとト
ランジスタTN2において反映され、トランジスタTP2とTN
2との間における相互接続部において出力電位を増大さ
せることになる。トランジスタTP2のゲート電極は低減
通過フィルタ（R4,C3）を介して抵抗R3の相互接続部に
結合される。この低域通過フィルターは、トランジスタ
TP3,TN3,TP4,TN4を介して抵抗R3の相互接続部に結合さ
れる任意の信号電位を減衰させるために設けられる。
第１図は、増幅／制限回路を含み、この回路が使用され
る一回路例において本発明を具体化する回路図である。 第２図および第３図は、本発明を具体化する増幅／制限
回路の略図である。 第４図は、第２図の回路の伝達関数特性を示す図であ
る。 TP2,TN2……増幅器、TN3,TP3……第１の一対のトランジ
スタ、TN4,TP4……第２の一対のトランジスタ。
る一回路例において本発明を具体化する回路図である。 第２図および第３図は、本発明を具体化する増幅／制限
回路の略図である。 第４図は、第２図の回路の伝達関数特性を示す図であ
る。 TP2,TN2……増幅器、TN3,TP3……第１の一対のトランジ
スタ、TN4,TP4……第２の一対のトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド ジョン ソーア アメリカ合衆国ニュージャージ州アレン タウントウエイン・ドライブ ８ (56)参考文献 特開 昭60−160715（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力信号が所定電位の範囲内にあるとき、
供給電位より小さい範囲内で入力信号を線形に増幅し、
入力信号が所定電位の範囲内にないとき、供給電位より
小さい一定電位に出力信号を制限する増幅／制限回路で
あって、 相対的に正および相対的に負の供給電位の源と、 前記相対的に正および相対的に負の供給電位間に接続さ
れ、入力端子と出力端子を有する増幅器と、 前記増幅器の前記出力端子と前記増幅／制限回路の出力
端子との間に並列に結合される主の各伝導路を有し、前
記相対的に正および相対的に負の供給電位にそれぞれ結
合される制御電極を有する第１の一対のトランジスタ
と、 前記増幅／制限回路の出力端子と前記相対的に正および
相対的に負の供給電位間の値をとる実質的に一定の基準
電位点との間に並列に結合される主の各伝導路を有し、
前記相対的に正および相対的に負の供給電位にそれぞれ
結合される制御電極を有する第２の一対のトランジスタ
とを具え、 出力信号は、前記第１の一対のトランジスタと前記第２
の一対のトランジスタとの接続部である前記増幅／制限
回路の出力端子から取り出される、前記増幅／制限回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US329161 | 1989-03-27 | ||
| US07/329,161 US4933646A (en) | 1989-03-27 | 1989-03-27 | Field effect transistor limiter circuitry |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285805A JPH02285805A (ja) | 1990-11-26 |
| JP3077063B2 true JP3077063B2 (ja) | 2000-08-14 |
Family
ID=23284138
Family Applications (1)
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