JP3075733B2 - アドレス変換制御機構 - Google Patents
アドレス変換制御機構Info
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- JP3075733B2 JP3075733B2 JP02157606A JP15760690A JP3075733B2 JP 3075733 B2 JP3075733 B2 JP 3075733B2 JP 02157606 A JP02157606 A JP 02157606A JP 15760690 A JP15760690 A JP 15760690A JP 3075733 B2 JP3075733 B2 JP 3075733B2
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- Japan
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- address
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、仮想記憶空間上の論理アドレスを実記憶空
間上の物理アドレスに変換するアドレス変換制御機構に
関する。
間上の物理アドレスに変換するアドレス変換制御機構に
関する。
（従来の技術） コンピュータシステムにおいて、主記憶装置等により
実現される実記憶空間には限りがある。このため、記憶
空間に実質的な制限の無い仮想記憶空間が利用される。
実現される実記憶空間には限りがある。このため、記憶
空間に実質的な制限の無い仮想記憶空間が利用される。
このような仮想記憶空間を用いて処理を行なう場合、
仮想記憶空間上の論理アドレスと、実記憶空間上の物理
アドレスの変換作業が不可欠となる。
仮想記憶空間上の論理アドレスと、実記憶空間上の物理
アドレスの変換作業が不可欠となる。
この変換には、アドレス変換テーブル、例えばTLB（T
ranslation Lookaside Buffer）を備えたアドレス変換
制御機構が利用される。
ranslation Lookaside Buffer）を備えたアドレス変換
制御機構が利用される。
仮想記憶空間を実現するコンピュータシステム（プロ
セッサ）では、命令コードの命令論理アドレスと、命令
コードに付随するオペランドデータのオペランド論理ア
ドレスを物理アドレスに変換する機構、即ちアドレス変
換制御機構が設けられている。この機構には大きく分け
て２つのものがある。一つは、命令論理アドレスとオペ
ランド論理アドレスの両者を１つのTLBを用いて物理ア
ドレスに変換する第１の機構。もう一つは、TLBを２つ
設けて、命令論理アドレスとオペランド論理アドレスを
個別に物理アドレスに変換する第２の機構である。
セッサ）では、命令コードの命令論理アドレスと、命令
コードに付随するオペランドデータのオペランド論理ア
ドレスを物理アドレスに変換する機構、即ちアドレス変
換制御機構が設けられている。この機構には大きく分け
て２つのものがある。一つは、命令論理アドレスとオペ
ランド論理アドレスの両者を１つのTLBを用いて物理ア
ドレスに変換する第１の機構。もう一つは、TLBを２つ
設けて、命令論理アドレスとオペランド論理アドレスを
個別に物理アドレスに変換する第２の機構である。
ここで、これらの機構の例について、第２図及び第３
図を用いて説明する。
図を用いて説明する。
第２図に、従来の第１のアドレス変換制御機構のブロ
ック図を示す。
ック図を示す。
図に示した、記憶部（TLB）１は、論理アドレス項目
５、バリッドビット項目６、物理アドレス項目７の３つ
の項目が設けられている。これら３つの項目の組合わせ
により複数のアドレス変換テーブルエントリ1aが形成さ
れている。
５、バリッドビット項目６、物理アドレス項目７の３つ
の項目が設けられている。これら３つの項目の組合わせ
により複数のアドレス変換テーブルエントリ1aが形成さ
れている。
記憶部１の論理アドレス項目５は、命令論理アドレス
ILAとオペランド論理アドレスDLAにより参照される。こ
の参照の結果、命令論理アドレスILA、オペランド論理
アドレスDLAと一致する論理アドレスLAが論理アドレス
項目５に存在すれば、該当する物理アドレス項目７から
物理アドレスPAが物理アドレスバス８に向けて出力され
る。なお、物理アドレス項目５を参照する命令論理アド
レスILAとオペランド論理アドレスDLAの切替えは、論理
アドレスセレクト信号SELによりなされる。即ち例えば
論理アドレスセレクト信号SELが有効の場合に命令論理
アドレスIALを、無効の場合にオペランド論理アドレスD
LAを用いて参照を行なう。
ILAとオペランド論理アドレスDLAにより参照される。こ
の参照の結果、命令論理アドレスILA、オペランド論理
アドレスDLAと一致する論理アドレスLAが論理アドレス
項目５に存在すれば、該当する物理アドレス項目７から
物理アドレスPAが物理アドレスバス８に向けて出力され
る。なお、物理アドレス項目５を参照する命令論理アド
レスILAとオペランド論理アドレスDLAの切替えは、論理
アドレスセレクト信号SELによりなされる。即ち例えば
論理アドレスセレクト信号SELが有効の場合に命令論理
アドレスIALを、無効の場合にオペランド論理アドレスD
LAを用いて参照を行なう。
参照されたアドレス変換テーブルエントリ1aについて
は、バリッドビット項目６の内容、即ちバリッドビット
Ｖが“1"のときに限り有効である。
は、バリッドビット項目６の内容、即ちバリッドビット
Ｖが“1"のときに限り有効である。
次に、第３図は従来の第２のアドレス変換制御機構の
ブロック図である。
ブロック図である。
図に示した命令用記憶部（TLB）11及びオペランド用
記憶部（TLB）21は、それぞれ論理アドレス項目15、2
5、バリッドビット項目16,26、物理アドレス項目17,27
の３つの項目が設けられている。これら３つの組合わせ
でアドレス変換テーブル11a,21aが形成されている。
記憶部（TLB）21は、それぞれ論理アドレス項目15、2
5、バリッドビット項目16,26、物理アドレス項目17,27
の３つの項目が設けられている。これら３つの組合わせ
でアドレス変換テーブル11a,21aが形成されている。
命令用記憶部11の論理アドレス項目15は、命令論理ア
ドレスILAにより参照される。この参照の結果、命令論
理アドレスILAと一致する命令論理アドレスILAが論理ア
ドレス項目15に存在すれば、該当する物理アドレス項目
７から命令物理アドレスIPAが命令物理アドレスバス18
に向けて出力される。
ドレスILAにより参照される。この参照の結果、命令論
理アドレスILAと一致する命令論理アドレスILAが論理ア
ドレス項目15に存在すれば、該当する物理アドレス項目
７から命令物理アドレスIPAが命令物理アドレスバス18
に向けて出力される。
またオペランド用記憶部21の論理アドレス項目25は、
オペランド論理アドレスDLAにより参照される。この結
果、オペランド論理アドレスDLAと一致するオペランド
論理アドレスDLAが論理アドレス項目25に存在すれば、
該当する物理アドレス項目７からオペランド物理アドレ
スDPAが物理アドレスバス28に向けて出力される。
オペランド論理アドレスDLAにより参照される。この結
果、オペランド論理アドレスDLAと一致するオペランド
論理アドレスDLAが論理アドレス項目25に存在すれば、
該当する物理アドレス項目７からオペランド物理アドレ
スDPAが物理アドレスバス28に向けて出力される。
（発明が解決しようとする課題） さて、第２図において説明したアドレス変換機構の場
合、命令論理アドレスILAとオペランド論理アドレスDLA
の変換を１つの記憶部（TLB）１で行なうため、命令論
理アドレスILAとオペランド論理アドレスDLAの競合した
場合、何れか一方のアドレス変換しか実行できず、処理
の停滞を招くといった問題が生じていた。
合、命令論理アドレスILAとオペランド論理アドレスDLA
の変換を１つの記憶部（TLB）１で行なうため、命令論
理アドレスILAとオペランド論理アドレスDLAの競合した
場合、何れか一方のアドレス変換しか実行できず、処理
の停滞を招くといった問題が生じていた。
また第３図において説明したアドレス変換機構の場
合、命令論理アドレスILAとオペランド論理アドレスDLA
の両者について、並行してアドレス変換を実行できる。
しかし、命令論理アドレスILA用とオペランド論理アド
レスDLA用に、それぞれ独立させて２つの記憶部を用意
しなければならないためハード量がかさむといった問題
が生じていた。
合、命令論理アドレスILAとオペランド論理アドレスDLA
の両者について、並行してアドレス変換を実行できる。
しかし、命令論理アドレスILA用とオペランド論理アド
レスDLA用に、それぞれ独立させて２つの記憶部を用意
しなければならないためハード量がかさむといった問題
が生じていた。
本発明は以上の点に着目してなされたもので、処理の
停滞及びハードウェア量がかさむといった事態を回避
し、効率的なアドレス変換を行なうことのできるアドレ
ス変換制御機構を提供することを目的とするものであ
る。
停滞及びハードウェア量がかさむといった事態を回避
し、効率的なアドレス変換を行なうことのできるアドレ
ス変換制御機構を提供することを目的とするものであ
る。
（課題を解決するための手段） 本発明のアドレス変換制御機構は、仮想記憶空間上で
アクセスされる命令コードの命令論理アドレスとオペラ
ンドデータのオペランド論理アドレスを物理アドレスに
変換する第１の命令アドレス変換テーブルとオペランド
アドレス変換テーブルを格納した第１の記憶部と、仮想
記憶空間上でアクセスされる前記命令コードの命令論理
アドレスのみを物理アドレスに変換する前記第１の命令
アドレス変換テーブルよりも小容量の第２の命令アドレ
ス変換テーブルを格納した前記第１の記憶部より小容量
の第２の記憶部とを備え、前記命令コードの命令論理ア
ドレスから物理アドレスへの変換は、まず前記第２の命
令アドレス変換テーブルを用いて行い、前記第２の命令
アドレス変換テーブルに前記命令コードの命令物理アド
レスに該当する命令物理アドレスが存在しない場合に
は、前記第１の命令アドレス変換テーブルを用いて行う
ことを特徴とするものである。
アクセスされる命令コードの命令論理アドレスとオペラ
ンドデータのオペランド論理アドレスを物理アドレスに
変換する第１の命令アドレス変換テーブルとオペランド
アドレス変換テーブルを格納した第１の記憶部と、仮想
記憶空間上でアクセスされる前記命令コードの命令論理
アドレスのみを物理アドレスに変換する前記第１の命令
アドレス変換テーブルよりも小容量の第２の命令アドレ
ス変換テーブルを格納した前記第１の記憶部より小容量
の第２の記憶部とを備え、前記命令コードの命令論理ア
ドレスから物理アドレスへの変換は、まず前記第２の命
令アドレス変換テーブルを用いて行い、前記第２の命令
アドレス変換テーブルに前記命令コードの命令物理アド
レスに該当する命令物理アドレスが存在しない場合に
は、前記第１の命令アドレス変換テーブルを用いて行う
ことを特徴とするものである。
（作用） この機構は、第１の記憶部を命令論理アドレスとオペ
ランド論理アドレスの両者のアドレス変換用に利用す
る。そして第１の記憶部より小容量の第２の記憶部を命
令論理アドレスのアドレス変換専用に使用する。命令論
理アドレスのアドレス変換は、連続する命令アドレスを
参照する場合が主であるため、オペランド論理アドレス
のアドレス変換を行なう場合の不連続なオペランドアド
レスの参照を想定した大容量を用意する必要がない。ま
た、稀に第２の記憶部でアドレス変換ができなかった場
合のみ第１の記憶部を参照する。これにより、命令論理
アドレスとオペランド論理アドレスのアドレス変換の競
合を極力回避でき、さらには命令論理アドレスのアドレ
ス変換効率を所定の状態に保つことができる。
ランド論理アドレスの両者のアドレス変換用に利用す
る。そして第１の記憶部より小容量の第２の記憶部を命
令論理アドレスのアドレス変換専用に使用する。命令論
理アドレスのアドレス変換は、連続する命令アドレスを
参照する場合が主であるため、オペランド論理アドレス
のアドレス変換を行なう場合の不連続なオペランドアド
レスの参照を想定した大容量を用意する必要がない。ま
た、稀に第２の記憶部でアドレス変換ができなかった場
合のみ第１の記憶部を参照する。これにより、命令論理
アドレスとオペランド論理アドレスのアドレス変換の競
合を極力回避でき、さらには命令論理アドレスのアドレ
ス変換効率を所定の状態に保つことができる。
（実施例） 第１図に、本発明のアドレス変換機構に係るブロック
図を示す。
図を示す。
図は、本発明のアドレス変換機構をプロセッサに適用
した場合のブロック図で、このプロセッサは、命令デコ
ードユニット31、実行ユニット32、オペランドアドレス
生成ユニット33、命令フェッチユニット34、データキャ
ッシュユニット35、命令キャッシュユニット36、命令オ
ペランド用TLB（第１の記憶部）37、命令用TLB（第２の
記憶部）38、バス制御ユニット39、そしてマイクロプロ
グラム40から構成されている。
した場合のブロック図で、このプロセッサは、命令デコ
ードユニット31、実行ユニット32、オペランドアドレス
生成ユニット33、命令フェッチユニット34、データキャ
ッシュユニット35、命令キャッシュユニット36、命令オ
ペランド用TLB（第１の記憶部）37、命令用TLB（第２の
記憶部）38、バス制御ユニット39、そしてマイクロプロ
グラム40から構成されている。
命令フェッチユニット34は、仮想空間上でアクセスさ
れる命令コード及び実空間上でアクセスされる命令コー
ドのフェッチを行なうものである。命令コードユニット
31は、命令フェッチユニット34でフェッチされた命令コ
ードのデコードを行ない、所定のマイクロプログラム40
の選択及びオペランドアドレス生成ユニット33に命令コ
ードに基づいたオペランドアドレスの演算指示を出すも
のである。実行ユニット32は、命令デコードユニット31
に選択されたマイクロプログラム40に基づいて所定の処
理を実行するものである。オペランドアドレス生成ユニ
ット33は、命令デコードユニット31の指示によりオペラ
ンドアドレスの生成を行なうものである。命令キャッシ
ュユニット36は、命令フェッチユニット34により参照さ
れる仮想空間上の命令コードと、実空間上の命令コード
との対応テーブルを格納したものである。データキャッ
シュユニット35は、オペランドアドレス生成ユニット33
により参照される仮想空間上のオペランドアドレスと、
実空間上のオペランドアドレスとの対応テーブルを格納
したものである。命令オペランド用TLB37は、命令フェ
ッチユニット34及びオペランドアドレス生成ユニット33
により参照されるアドレス変換テーブルからなるもので
ある。命令用TLB38は、命令フェッチユニット34により
参照されるアドレス変換テーブルからなるものである。
バス制御ユニット39は、このプロセッサとアドレスバ
ス、データバス、そして制御バスとの間の整合を図るイ
ンタフェースである。
れる命令コード及び実空間上でアクセスされる命令コー
ドのフェッチを行なうものである。命令コードユニット
31は、命令フェッチユニット34でフェッチされた命令コ
ードのデコードを行ない、所定のマイクロプログラム40
の選択及びオペランドアドレス生成ユニット33に命令コ
ードに基づいたオペランドアドレスの演算指示を出すも
のである。実行ユニット32は、命令デコードユニット31
に選択されたマイクロプログラム40に基づいて所定の処
理を実行するものである。オペランドアドレス生成ユニ
ット33は、命令デコードユニット31の指示によりオペラ
ンドアドレスの生成を行なうものである。命令キャッシ
ュユニット36は、命令フェッチユニット34により参照さ
れる仮想空間上の命令コードと、実空間上の命令コード
との対応テーブルを格納したものである。データキャッ
シュユニット35は、オペランドアドレス生成ユニット33
により参照される仮想空間上のオペランドアドレスと、
実空間上のオペランドアドレスとの対応テーブルを格納
したものである。命令オペランド用TLB37は、命令フェ
ッチユニット34及びオペランドアドレス生成ユニット33
により参照されるアドレス変換テーブルからなるもので
ある。命令用TLB38は、命令フェッチユニット34により
参照されるアドレス変換テーブルからなるものである。
バス制御ユニット39は、このプロセッサとアドレスバ
ス、データバス、そして制御バスとの間の整合を図るイ
ンタフェースである。
以上の構成のプロセッサは、命令フェッチユニット34
により仮想空間上で命令コードがフェッチされると、命
令フェッチユニット34は命令キャッシュユニット36の参
照を行なう。命令キャッシュユニット36に該当する命令
コードが格納されていればキャッシュヒットとなり、ヒ
ットした命令コードが命令フェッチユニットに送られ
る。フェッチされた命令コードは命令デコードユニット
31によりデコードされ、オペランドアドレス生成ユニッ
ト33に該当するアドレス参照の指示が出され、さらに該
当するマイクロコードがマイクロプログラム40から読出
される。実行ユニット32は、このマイクロプログラム40
に基づいて処理を実行する。
により仮想空間上で命令コードがフェッチされると、命
令フェッチユニット34は命令キャッシュユニット36の参
照を行なう。命令キャッシュユニット36に該当する命令
コードが格納されていればキャッシュヒットとなり、ヒ
ットした命令コードが命令フェッチユニットに送られ
る。フェッチされた命令コードは命令デコードユニット
31によりデコードされ、オペランドアドレス生成ユニッ
ト33に該当するアドレス参照の指示が出され、さらに該
当するマイクロコードがマイクロプログラム40から読出
される。実行ユニット32は、このマイクロプログラム40
に基づいて処理を実行する。
さて、命令フェッチユニット34においてキャッシュミ
スヒットした場合、命令用TLB38のアクセスを行ない、
命令論理アドレスを物理アドレスに変換する。ここで命
令用TLB38に該当する物理アドレスが無くTLBミスした場
合、さらに命令オペランド用TLB37のアクセスを実行
し、アドレス変換が実行される。命令オペランド用TLB
でアドレス変換されると、物理アドレスを用いてバス制
御ユニット39がアクセスされ、図示しない実記憶空間
（主記憶装置）のアクセスが行なわれバス制御ユニット
39から命令フェッチユニット34に向けて命令コードが送
られる。以後先に説明した要領で命令デコードユニット
31によるデコードが実行される。
スヒットした場合、命令用TLB38のアクセスを行ない、
命令論理アドレスを物理アドレスに変換する。ここで命
令用TLB38に該当する物理アドレスが無くTLBミスした場
合、さらに命令オペランド用TLB37のアクセスを実行
し、アドレス変換が実行される。命令オペランド用TLB
でアドレス変換されると、物理アドレスを用いてバス制
御ユニット39がアクセスされ、図示しない実記憶空間
（主記憶装置）のアクセスが行なわれバス制御ユニット
39から命令フェッチユニット34に向けて命令コードが送
られる。以後先に説明した要領で命令デコードユニット
31によるデコードが実行される。
さて、オペランドアドレス生成ユニット33は、生成し
たオペランド論理アドレスを用いてデータキャッシュユ
ニット35の参照を行なう。データキャッシュユニット35
に該当するオペランド論理アドレスが格納されていれば
キャッシュヒットとなり、実行ユニット32に向けて該当
するオペランドデータが送られる。実行ユニット32は、
このオペランドデータに基づいて処理を実行する。
たオペランド論理アドレスを用いてデータキャッシュユ
ニット35の参照を行なう。データキャッシュユニット35
に該当するオペランド論理アドレスが格納されていれば
キャッシュヒットとなり、実行ユニット32に向けて該当
するオペランドデータが送られる。実行ユニット32は、
このオペランドデータに基づいて処理を実行する。
データキャッシュユニット35においてミスヒットした
場合、命令オペランド用TLB37においてオペランド論理
アドレスが物理アドレスに変換され、バス制御ユニット
39を介して図示しない主記憶装置がアクセスされ、オペ
ランドデータが読取られる。このオペランドデータは実
行ユニット32に送られ処理されることになる。
場合、命令オペランド用TLB37においてオペランド論理
アドレスが物理アドレスに変換され、バス制御ユニット
39を介して図示しない主記憶装置がアクセスされ、オペ
ランドデータが読取られる。このオペランドデータは実
行ユニット32に送られ処理されることになる。
ここで、第４図を参照しながら本発明のアドレス変換
機構の詳細について説明する。
機構の詳細について説明する。
第４図は、本発明の詳細な説明図である。
図には、本発明のアドレス変換機構を構成する命令オ
ペランド用TLB（第１の記憶部）37と命令用TLB（第２の
記憶部）38が示されている。
ペランド用TLB（第１の記憶部）37と命令用TLB（第２の
記憶部）38が示されている。
命令オペランド用TLB37、命令用TLB38は、それぞれ論
理アドレス項目51,61、バリッドビット項目52,62、物理
アドレス項目53,63の３つの項目が設けられている。こ
れら３つの組合わせでアドレス変換テーブルエントリ37
a,38aが形成されている。ここでは、アドレス変換テー
ブルエントリ38aの項目数、即ちエントリー数が２で、
アドレス変換テーブルエントリ37aの項目数、即ちエン
トリー数が32である。
理アドレス項目51,61、バリッドビット項目52,62、物理
アドレス項目53,63の３つの項目が設けられている。こ
れら３つの組合わせでアドレス変換テーブルエントリ37
a,38aが形成されている。ここでは、アドレス変換テー
ブルエントリ38aの項目数、即ちエントリー数が２で、
アドレス変換テーブルエントリ37aの項目数、即ちエン
トリー数が32である。
命令オペランド用TLB37の論理アドレス項目51は、命
令論理アドレスILA及びオペランド論理アドレスDLAによ
り参照される。命令論理アドレスILAとオペランド論理
アドレスDLAの何れを有効にするかは、論理アドレス選
択信号SELに基づく。参照の結果、命令論理アドレスILA
もしくはオペランド論理アドレスDLAと一致する項目が
論理アドレス項目51に存在すれば、該当する物理アドレ
ス項目53から命令物理アドレスIPAもしくはオペランド
物理アドレスDPAが物理アドレスバス55に向けて出力さ
れる。
令論理アドレスILA及びオペランド論理アドレスDLAによ
り参照される。命令論理アドレスILAとオペランド論理
アドレスDLAの何れを有効にするかは、論理アドレス選
択信号SELに基づく。参照の結果、命令論理アドレスILA
もしくはオペランド論理アドレスDLAと一致する項目が
論理アドレス項目51に存在すれば、該当する物理アドレ
ス項目53から命令物理アドレスIPAもしくはオペランド
物理アドレスDPAが物理アドレスバス55に向けて出力さ
れる。
一方、命令用TLB38の論理アドレス項目61は、命令論
理アドレスILAにより参照される。参照の結果、命令論
理アドレスILAと一致する項目が論理アドレス項目61に
存在すれば、該当する物理アドレス項目53から命令物理
アドレスIPAが物理アドレスバス65に向けて出力され
る。
理アドレスILAにより参照される。参照の結果、命令論
理アドレスILAと一致する項目が論理アドレス項目61に
存在すれば、該当する物理アドレス項目53から命令物理
アドレスIPAが物理アドレスバス65に向けて出力され
る。
なお、命令論理アドレスのアドレス変換は、まず初め
に命令用TLBで実行され、TLBミスの場合、命令オペラン
ド用TLB37で実行される。
に命令用TLBで実行され、TLBミスの場合、命令オペラン
ド用TLB37で実行される。
ところで命令用TLB38が、オペランド論理アドレスDLA
の変換に参照される命令オペランド用TLBより容量が少
なくて済むのは、一般に命令コードのアドレスの流れが
連続的であるためで、連続的であれば小容量のTLBであ
ってもヒットする確率が高くなる。一方、オペランド論
理アドレスDLAについては、連続的である場合が少な
い。このため、できる限り大容量のTLBを用意しなけれ
ばヒットする確率が向上しない。
の変換に参照される命令オペランド用TLBより容量が少
なくて済むのは、一般に命令コードのアドレスの流れが
連続的であるためで、連続的であれば小容量のTLBであ
ってもヒットする確率が高くなる。一方、オペランド論
理アドレスDLAについては、連続的である場合が少な
い。このため、できる限り大容量のTLBを用意しなけれ
ばヒットする確率が向上しない。
なお命令オペランド用TLB37の各アドレス変換テーブ
ルエントリ37aは、命令論理アドレスDLAによる参照がな
されなければオペランド論理アドレスDLA参照用の項目
が増加する。
ルエントリ37aは、命令論理アドレスDLAによる参照がな
されなければオペランド論理アドレスDLA参照用の項目
が増加する。
本発明は以上の実施例に限定されない。
実施例では、命令用TLB38のエントリー数を２、命令
オペランド用TLB37のエントリー数を32としたが、この
値は適宜変更しても構わない。なお命令用TLB38につい
ては数エントリーで構わない。
オペランド用TLB37のエントリー数を32としたが、この
値は適宜変更しても構わない。なお命令用TLB38につい
ては数エントリーで構わない。
（発明の効果） 以上の構成のアドレス変換機構によれば、命令論理ア
ドレスとオペランド論理アドレスのアドレス変換が同時
に発生しても、第２の記憶部（命令用TLB）にヒットし
ている限り、競合することが無く並行して変換を行なう
ことができ、処理効率の低下を回避することができる。
また、第２の記憶部の容量は小容量でよいため、ハード
ウェアの負担が大きくなることがない。
ドレスとオペランド論理アドレスのアドレス変換が同時
に発生しても、第２の記憶部（命令用TLB）にヒットし
ている限り、競合することが無く並行して変換を行なう
ことができ、処理効率の低下を回避することができる。
また、第２の記憶部の容量は小容量でよいため、ハード
ウェアの負担が大きくなることがない。
第１図は本発明のアドレス変換制御機構のブロック図、
第２図は従来の第１のアドレス変換制御機構のブロック
図、第３図は従来の第２のアドレス変換制御機構のブロ
ック図、第４図は本発明の詳細な説明図である。 37……命令オペランド用TLB（第１の記憶部）、 38……命令用TLB（第２の記憶部）、 ILA……命令論理アドレス、 DLA……オペランド論理アドレス。
第２図は従来の第１のアドレス変換制御機構のブロック
図、第３図は従来の第２のアドレス変換制御機構のブロ
ック図、第４図は本発明の詳細な説明図である。 37……命令オペランド用TLB（第１の記憶部）、 38……命令用TLB（第２の記憶部）、 ILA……命令論理アドレス、 DLA……オペランド論理アドレス。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−22750（ＪＰ，Ａ) 特開 平３−164845（ＪＰ，Ａ) 特開 昭62−222344（ＪＰ，Ａ) 特開 平１−250156（ＪＰ，Ａ) 特開 平１−226056（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/10
Claims (1)
- 【請求項１】仮想記憶空間上でアクセスされる命令コー
ドの命令論理アドレスとオペランドデータのオペランド
論理アドレスを物理アドレスに変換する第１の命令アド
レス変換テーブルとオペランドアドレス変換テーブルを
格納した第１の記憶部と、 仮想記憶空間上でアクセスされる前記命令コードの命令
論理アドレスのみを物理アドレスに変換する前記第１の
命令アドレス変換テーブルよりも小容量の第２の命令ア
ドレス変換テーブルを格納した前記第１の記憶部より小
容量の第２の記憶部とを備え、 前記命令コードの命令論理アドレスから物理アドレスへ
の変換は、まず前記第２の命令アドレス変換テーブルを
用いて行い、前記第２の命令アドレス変換テーブルに前
記命令コードの命令物理アドレスに該当する命令物理ア
ドレスが存在しない場合には、前記第１の命令アドレス
変換テーブルを用いて行うこと を特徴とするアドレス変換制御機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02157606A JP3075733B2 (ja) | 1990-06-18 | 1990-06-18 | アドレス変換制御機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02157606A JP3075733B2 (ja) | 1990-06-18 | 1990-06-18 | アドレス変換制御機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448357A JPH0448357A (ja) | 1992-02-18 |
| JP3075733B2 true JP3075733B2 (ja) | 2000-08-14 |
Family
ID=15653404
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
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| JP (1) | JP3075733B2 (ja) |
Cited By (1)
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| WO2022064664A1 (ja) | 2020-09-25 | 2022-03-31 | 株式会社ライフクエスト | 日記生成装置、日記生成システム、日記生成方法、及びプログラム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2971069B2 (ja) * | 1988-07-22 | 1999-11-02 | 大日本印刷株式会社 | 染料の製造方法 |
-
1990
- 1990-06-18 JP JP02157606A patent/JP3075733B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022064664A1 (ja) | 2020-09-25 | 2022-03-31 | 株式会社ライフクエスト | 日記生成装置、日記生成システム、日記生成方法、及びプログラム |
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| Publication number | Publication date |
|---|---|
| JPH0448357A (ja) | 1992-02-18 |
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