JPH0448357A - アドレス変換制御機構 - Google Patents
アドレス変換制御機構Info
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- JPH0448357A JPH0448357A JP2157606A JP15760690A JPH0448357A JP H0448357 A JPH0448357 A JP H0448357A JP 2157606 A JP2157606 A JP 2157606A JP 15760690 A JP15760690 A JP 15760690A JP H0448357 A JPH0448357 A JP H0448357A
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- address
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 20
- 230000007246 mechanism Effects 0.000 title description 26
- 238000013519 translation Methods 0.000 description 38
- 230000014616 translation Effects 0.000 description 38
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、仮想記憶空間上の論理アドレスを実記憶空間
上の物理アドレスに変換するアドレス変換制御機構に関
する。
上の物理アドレスに変換するアドレス変換制御機構に関
する。
（従来の技術）
コンピュータシステムにおいて、主記憶装置等により実
現される実記憶空間には限りがある。このため、記憶空
間に実質的な制限の無い仮想記憶空間が利用される。
現される実記憶空間には限りがある。このため、記憶空
間に実質的な制限の無い仮想記憶空間が利用される。
このような仮想記憶空間を用いて処理を行なう場合、仮
想記憶空間上の論理アドレスと、実記憶空間上の物理ア
ドレスの変換作業が不可欠となる。
想記憶空間上の論理アドレスと、実記憶空間上の物理ア
ドレスの変換作業が不可欠となる。
この変換には、アドレス変換テーブル、例えばＴ Ｌ
Ｂ （Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ
Ｂｕｆｆｅｒ）を備えたアドレス変換制御機構が利用さ
れる。
Ｂ （Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ
Ｂｕｆｆｅｒ）を備えたアドレス変換制御機構が利用さ
れる。
仮想記憶空間を実現するコンピュータシステム（プロセ
ッサ）では、命令コードの命令論理アドレスと、命令コ
ードに付随するオペランドデータのオペランド論理アド
レスを物理アドレスに変換する機構、即ちアドレス変換
制御機構が設けられている。この機構には大きく分けて
２つのものがある。一つは、命令論理アドレスとオペラ
ンド論理アドレスの両者を１つのＴＬＢを用いて物理ア
ドレスに変換する第１の機構。もう一つは、ＴＬＢを２
つ設けて、命令論理アドレスとオペランド論理アドレス
を個別に物理アドレスに変換する第２の機構である。
ッサ）では、命令コードの命令論理アドレスと、命令コ
ードに付随するオペランドデータのオペランド論理アド
レスを物理アドレスに変換する機構、即ちアドレス変換
制御機構が設けられている。この機構には大きく分けて
２つのものがある。一つは、命令論理アドレスとオペラ
ンド論理アドレスの両者を１つのＴＬＢを用いて物理ア
ドレスに変換する第１の機構。もう一つは、ＴＬＢを２
つ設けて、命令論理アドレスとオペランド論理アドレス
を個別に物理アドレスに変換する第２の機構である。
ここで、これらの機構の例について、第２図及び第３図
を用いて説明する。
を用いて説明する。
第２図に、従来の第１のアドレス変換制御機構のブロッ
ク図を示す。
ク図を示す。
図に示した、記憶部（ＴＬＢ）１は、論理アドレス項目
５、バリッドピット項目６、物理アドレス項目７の３つ
の項目が設けられている。これら３つの項目の組合わせ
により複数のアドレス変換テーブルエントリ１ａが形成
されている。
５、バリッドピット項目６、物理アドレス項目７の３つ
の項目が設けられている。これら３つの項目の組合わせ
により複数のアドレス変換テーブルエントリ１ａが形成
されている。
記憶部１の論理アドレス項目５は、命令論理アドレスＩ
ＬＡとオペランド論理アドレスＤＬＡにより参照される
。この参照の結果、命令論理アドレスＩＬＡ、オペラン
ド論理アドレスＤＬＡと一致する論理アドレスＬＡが論
理アドレス項目５に存在すれば、該当する物理アドレス
項目７から物理アドレスＰＡが物理アドレス、バス８に
向けて出力される。なお、物理アドレス項目５を参照す
る命令論理アドレスＩＬＡとオペランド論理アドレスＤ
ＬＡの切替えは、論理アドレスセレクト信号ＳＥＬによ
りなされる。即ち例えば論理アドレスセレクト信号ＳＥ
Ｌが有効の場合に命令論理アドレスＩＬＡを、無効の場
合にオペランド論理アドレスＤＬＡを用いて参照を行な
う。
ＬＡとオペランド論理アドレスＤＬＡにより参照される
。この参照の結果、命令論理アドレスＩＬＡ、オペラン
ド論理アドレスＤＬＡと一致する論理アドレスＬＡが論
理アドレス項目５に存在すれば、該当する物理アドレス
項目７から物理アドレスＰＡが物理アドレス、バス８に
向けて出力される。なお、物理アドレス項目５を参照す
る命令論理アドレスＩＬＡとオペランド論理アドレスＤ
ＬＡの切替えは、論理アドレスセレクト信号ＳＥＬによ
りなされる。即ち例えば論理アドレスセレクト信号ＳＥ
Ｌが有効の場合に命令論理アドレスＩＬＡを、無効の場
合にオペランド論理アドレスＤＬＡを用いて参照を行な
う。
参照されたアドレス変換テーブルエントリ１ａについて
は、バリッドピット項目６の内容、即ちバリッドビット
■が“１”のときに限り有効である。
は、バリッドピット項目６の内容、即ちバリッドビット
■が“１”のときに限り有効である。
次に、第３図は従来の第２のアドレス変換制御機構のブ
ロック図である。
ロック図である。
図に示した命令用記憶部（ＴＬＢ）１１及びオペランド
用記憶部（ＴＬＢ）２１は、それぞれ論理アドレス項目
１５，２５、バリッドピット項目１６．２６、物理アド
レス項目１７．２７の３つの項目が設けられている。こ
れら３つの組合わせでアドレス変換テーブルｌｌａ、２
１ａが形成されている。
用記憶部（ＴＬＢ）２１は、それぞれ論理アドレス項目
１５，２５、バリッドピット項目１６．２６、物理アド
レス項目１７．２７の３つの項目が設けられている。こ
れら３つの組合わせでアドレス変換テーブルｌｌａ、２
１ａが形成されている。
命令用記憶部１１の論理アドレス項目１５は、命令論理
アドレスＩＬＡにより参照される。この参照の結果、命
令論理アドレスＩＬＡと一致する命令論理アドレスＩＬ
Ａが論理アドレス項目１５に存在すれば、該当する物理
アドレス項目７から命令物理アドレスＩＰＡが命令物理
アドレスバス１８に向けて出力される。
アドレスＩＬＡにより参照される。この参照の結果、命
令論理アドレスＩＬＡと一致する命令論理アドレスＩＬ
Ａが論理アドレス項目１５に存在すれば、該当する物理
アドレス項目７から命令物理アドレスＩＰＡが命令物理
アドレスバス１８に向けて出力される。
またオペランド用記憶部２１の論理アドレス項目２５は
、オペランド論理アドレスＤＬＡにより参照される。こ
の結果、オペランド論理アドレスＤＬＡと一致するオペ
ランド論理アドレスＤＬＡが論理アドレス項目２５に存
在すれば、該当する物理アドレス項目７からオペランド
物理アドレスＤＰＡが物理アドレスバス２８に向けて出
力される。
、オペランド論理アドレスＤＬＡにより参照される。こ
の結果、オペランド論理アドレスＤＬＡと一致するオペ
ランド論理アドレスＤＬＡが論理アドレス項目２５に存
在すれば、該当する物理アドレス項目７からオペランド
物理アドレスＤＰＡが物理アドレスバス２８に向けて出
力される。
（発明が解決しようとする課題）
さて、第２図において説明したアドレス変換機構の場合
、命令論理アドレスＩＬＡとオペランド論理アドレスＤ
ＬＡの変換を１つの記憶部（ＴＬＢ）１で行なうため、
命令論理アドレスＩＬＡとオペランド論理アドレスＤＬ
Ａの競合した場合、何れか一方のアドレス変換しか実行
できず、処理の停滞を招くといった問題が生じていた。
、命令論理アドレスＩＬＡとオペランド論理アドレスＤ
ＬＡの変換を１つの記憶部（ＴＬＢ）１で行なうため、
命令論理アドレスＩＬＡとオペランド論理アドレスＤＬ
Ａの競合した場合、何れか一方のアドレス変換しか実行
できず、処理の停滞を招くといった問題が生じていた。
また第３図において説明したアドレス変換機構の場合、
命令論理アドレスＩＬＡとオペランド論理アドレスＤＬ
Ａの両者について、並行してアドレス変換を実行できる
。しかし、命令論理アドレス変換機構とオペランド論理
アドレス変換機構に、それぞれ独立させて２つの記憶部
を用意しなければならないためハード量がかさむといっ
た問題が生じていた。
命令論理アドレスＩＬＡとオペランド論理アドレスＤＬ
Ａの両者について、並行してアドレス変換を実行できる
。しかし、命令論理アドレス変換機構とオペランド論理
アドレス変換機構に、それぞれ独立させて２つの記憶部
を用意しなければならないためハード量がかさむといっ
た問題が生じていた。
本発明は以上の点に着目してなされたもので、処理の停
滞及びハードウェア量がかさむといった事態を回避し、
効率的なアドレス変換を行なうことのできるアドレス変
換制御機構を提供することを目的とするものである。
滞及びハードウェア量がかさむといった事態を回避し、
効率的なアドレス変換を行なうことのできるアドレス変
換制御機構を提供することを目的とするものである。
（課題を解決するための手段）
本発明のアドレス変換制御機構は、仮想記憶空間上でア
クセスされる命令コードの命令論理アドレスとオペラン
ドデークのオペランド論理アドレスを物理アドレスに変
換する命令アドレス変換テーブルとオペランドアドレス
変換テーブルを格納した第１の記憶部と、仮想記憶空間
上でアクセスされる前記命令コードの命令論理アドレス
のみを物理アドレスに変換する命令アドレス変換テーブ
ルを格納した第２の記憶部とを備えたものである。
クセスされる命令コードの命令論理アドレスとオペラン
ドデークのオペランド論理アドレスを物理アドレスに変
換する命令アドレス変換テーブルとオペランドアドレス
変換テーブルを格納した第１の記憶部と、仮想記憶空間
上でアクセスされる前記命令コードの命令論理アドレス
のみを物理アドレスに変換する命令アドレス変換テーブ
ルを格納した第２の記憶部とを備えたものである。
（作用）
この機構は、第１の記憶部を命令論理アドレスとオペラ
ンド論理アドレスの両者のアドレス変換用に利用する。
ンド論理アドレスの両者のアドレス変換用に利用する。
そして第１の記憶部より小容量の第２の記憶部を命令論
理アドレスのアドレス変換専用に使用する。命令論理ア
ドレスのアドレス変換は、連続する命令アドレスを参照
する場合が主であるため、オペランド論理アドレスのア
ドレス変換を行なう場合の不連続なオペランドアドレス
の参照を想定した大容量を用意する必要がない。
理アドレスのアドレス変換専用に使用する。命令論理ア
ドレスのアドレス変換は、連続する命令アドレスを参照
する場合が主であるため、オペランド論理アドレスのア
ドレス変換を行なう場合の不連続なオペランドアドレス
の参照を想定した大容量を用意する必要がない。
また、稀に第２の記憶部でアドレス変換ができなかった
場合のみ第１の記憶部を参照する。これにより、命令論
理アドレスとオペランド論理アドレスのアドレス変換の
競合を極力回避でき、さらには命令論理アドレスのアド
レス変換効率を所定の状態に保つことができる。
場合のみ第１の記憶部を参照する。これにより、命令論
理アドレスとオペランド論理アドレスのアドレス変換の
競合を極力回避でき、さらには命令論理アドレスのアド
レス変換効率を所定の状態に保つことができる。
（実施例）
第１図に、本発明のアドレス変換機構に係るブロック図
を示す。
を示す。
図は、本発明のアドレス変換機構をプロセッサに適用し
た場合のブロック図で、このプロセッサは、命令デコー
ドユニット３１、実行ユニット３２、オペランドアドレ
ス生成ユニット・３３、命令フェッチユニット３４、デ
ータキャッシュユニット３５、命令キャッシュユニット
３６、命令オペランド用ＴＬＢ （第１の記憶部）３７
、命令用ＴＬＢ （第２の記憶部）３８、バス制御ユニ
ット３９、そしてマイクロプログラム４０から構成され
ている。
た場合のブロック図で、このプロセッサは、命令デコー
ドユニット３１、実行ユニット３２、オペランドアドレ
ス生成ユニット・３３、命令フェッチユニット３４、デ
ータキャッシュユニット３５、命令キャッシュユニット
３６、命令オペランド用ＴＬＢ （第１の記憶部）３７
、命令用ＴＬＢ （第２の記憶部）３８、バス制御ユニ
ット３９、そしてマイクロプログラム４０から構成され
ている。
命令フェッチユニット３４は、仮想空間上でアクセスさ
れる命令コード及び実空間上でアクセスされる命令コー
ドのフェッチを行なうものである。命令デコードユニッ
ト３１は、命令フェッチユニット３４でフェッチされた
命令コードのデコードを行ない、所定のマイクロプログ
ラム４０の選択及びオペランドアドレス生成ユニット３
３に命令コードに基づいたオペランドアドレスの演算指
示を出すものである。実行ユニット３２は、命令デコー
ドユニット３１に選択されたマイクロプログラム４０に
基づいて所定の処理を実行するものである。オペランド
アドレス生成ユニット３３は、命令デコードユニット３
１の指示によりオペランドアドレスの生成を行なうもの
である。
れる命令コード及び実空間上でアクセスされる命令コー
ドのフェッチを行なうものである。命令デコードユニッ
ト３１は、命令フェッチユニット３４でフェッチされた
命令コードのデコードを行ない、所定のマイクロプログ
ラム４０の選択及びオペランドアドレス生成ユニット３
３に命令コードに基づいたオペランドアドレスの演算指
示を出すものである。実行ユニット３２は、命令デコー
ドユニット３１に選択されたマイクロプログラム４０に
基づいて所定の処理を実行するものである。オペランド
アドレス生成ユニット３３は、命令デコードユニット３
１の指示によりオペランドアドレスの生成を行なうもの
である。
命令キャッシュユニット３６は、命令フェッチユニット
３４により参照される仮想空間上の命令コードと、実空
間上の命令コードとの対応テーブルを格納したものであ
る。データキャッシュユニット３５は、オペランドアド
レス生成ユニット３３により参照される仮想空間上のオ
ペランドアドレスと、実空間上のオペランドアドレスと
の対応テーブルを格納したものである。命令オペランド
用ＴＬＢ３７は、命令フェッチユニット３４及びオペラ
ンドアドレス生成ユニット３３により参照されるアドレ
ス変換テーブルからなるものである。命令用ＴＬＢ３８
は、命令フェッチユニット３４により参照されるアドレ
ス変換テーブルからなるものである。バス制御ユニット
３９は、このプロセッサとアドレスバス、データバス、
そして制御バスとの間の整合を図るインタフェースであ
る。
３４により参照される仮想空間上の命令コードと、実空
間上の命令コードとの対応テーブルを格納したものであ
る。データキャッシュユニット３５は、オペランドアド
レス生成ユニット３３により参照される仮想空間上のオ
ペランドアドレスと、実空間上のオペランドアドレスと
の対応テーブルを格納したものである。命令オペランド
用ＴＬＢ３７は、命令フェッチユニット３４及びオペラ
ンドアドレス生成ユニット３３により参照されるアドレ
ス変換テーブルからなるものである。命令用ＴＬＢ３８
は、命令フェッチユニット３４により参照されるアドレ
ス変換テーブルからなるものである。バス制御ユニット
３９は、このプロセッサとアドレスバス、データバス、
そして制御バスとの間の整合を図るインタフェースであ
る。
以上の構成のプロセッサは、命令フェッチユニット３４
により仮想空間上で命令コードがフェッチされると、命
令フェッチユニット３４は命令キャッシュユニット３６
の参照を行なう。命令キャッシュユニット３６に該当す
る命令コードが格納されていればキャツシュヒツトとな
り、ヒツトした命令コードが命令フェッチユニットに送
られる。フェッチされた命令コードは命令デコードユニ
ット３１によりデコードされ、オペランドアドレス生成
ユニット３３に該当するアドレス参照の指示が出され、
さらに該当するマイクロコードがマイクロプログラム４
０から読出される。実行ユニット３２は、このマイクロ
プログラム４０に基づいて処理を実行する。
により仮想空間上で命令コードがフェッチされると、命
令フェッチユニット３４は命令キャッシュユニット３６
の参照を行なう。命令キャッシュユニット３６に該当す
る命令コードが格納されていればキャツシュヒツトとな
り、ヒツトした命令コードが命令フェッチユニットに送
られる。フェッチされた命令コードは命令デコードユニ
ット３１によりデコードされ、オペランドアドレス生成
ユニット３３に該当するアドレス参照の指示が出され、
さらに該当するマイクロコードがマイクロプログラム４
０から読出される。実行ユニット３２は、このマイクロ
プログラム４０に基づいて処理を実行する。
さて、命令フエッ゛チユニット３４においてキャッシュ
ミスヒツトした場合、命令用ＴＬＢ３８のアクセスを行
ない、命令論理アドレスを物理アドレスに変換する。こ
こで命令用ＴＬＢ３８に該当する物理アドレスが無＜Ｔ
ＬＢミスした場合、さらに命令オペランド用ＴＬＢ３７
のアクセスを実行し、アドレス変換が実行される。命令
オペランド用ＴＬＢでアドレス変換されると、物理アド
レスを用いてバス制御ユニット３９がアクセスされ、図
示しない実記憶空間（主記憶装置）のアクセスが行なわ
れバス制御ユニット３９から命令フェッチユニット３４
に向けて命令コードが送られる。以後光に説明した要領
で命令デコードユニット３１によるデコードが実行され
る。
ミスヒツトした場合、命令用ＴＬＢ３８のアクセスを行
ない、命令論理アドレスを物理アドレスに変換する。こ
こで命令用ＴＬＢ３８に該当する物理アドレスが無＜Ｔ
ＬＢミスした場合、さらに命令オペランド用ＴＬＢ３７
のアクセスを実行し、アドレス変換が実行される。命令
オペランド用ＴＬＢでアドレス変換されると、物理アド
レスを用いてバス制御ユニット３９がアクセスされ、図
示しない実記憶空間（主記憶装置）のアクセスが行なわ
れバス制御ユニット３９から命令フェッチユニット３４
に向けて命令コードが送られる。以後光に説明した要領
で命令デコードユニット３１によるデコードが実行され
る。
さて、オペランドアドレス生成ユニット３３は、生成し
たオペランド論理アドレスを用いてデータキャッシュユ
ニット３５の参照を行なう。
たオペランド論理アドレスを用いてデータキャッシュユ
ニット３５の参照を行なう。
データキャッシュユニット３５に該当するオペランド論
理アドレスが格納されていればキャツシュヒツトとなり
、実行ユニット３２に向けて該当するオペランドデータ
が送られる。実行ユニット３２は、このオペランドデー
タに基づいて処理を実行する。
理アドレスが格納されていればキャツシュヒツトとなり
、実行ユニット３２に向けて該当するオペランドデータ
が送られる。実行ユニット３２は、このオペランドデー
タに基づいて処理を実行する。
データキャッシュユニット３５においてミスヒツトした
場合、命令オペランド用ＴＬＢ３７においてオペランド
論理アドレスが物理アドレスに変換され、バス制御ユニ
ット３９を介して図示しない主記憶装置がアクセスされ
、オペランドデータが読取られる。このオペランドデー
タは実行ユニット３２に送られ処理されることになる。
場合、命令オペランド用ＴＬＢ３７においてオペランド
論理アドレスが物理アドレスに変換され、バス制御ユニ
ット３９を介して図示しない主記憶装置がアクセスされ
、オペランドデータが読取られる。このオペランドデー
タは実行ユニット３２に送られ処理されることになる。
ここで、第４図を参照しながら本発明のアドレス変換機
構の詳細について説明する。
構の詳細について説明する。
第４図は、本発明の詳細な説明図である。
図には、本発明のアドレス変換機構を構成する命令オペ
ランド用ＴＬＢ （第１の記憶部）３７と命令用ＴＬＢ
（第２の記憶部）３８が示されている。
ランド用ＴＬＢ （第１の記憶部）３７と命令用ＴＬＢ
（第２の記憶部）３８が示されている。
命令オペランド用ＴＬＢ３７、命令用ＴＬＢ３８は、そ
れぞれ論理アドレス項目５１，６１、バリッドピット項
目５２，６２、物理アドレス項目５３．６３の３つの項
目が設けられている。これら３つの組合わせでアドレス
変換テーブルエントリ３７ａ、３８ａが形成されている
。ここでは、アドレス変換テーブルエントリ３７ａの項
目数、即−ちエントリー数が２で、アドレス変換テーブ
ルエントリ３７ａの項目数、即ちエントリー数が３２で
ある。
れぞれ論理アドレス項目５１，６１、バリッドピット項
目５２，６２、物理アドレス項目５３．６３の３つの項
目が設けられている。これら３つの組合わせでアドレス
変換テーブルエントリ３７ａ、３８ａが形成されている
。ここでは、アドレス変換テーブルエントリ３７ａの項
目数、即−ちエントリー数が２で、アドレス変換テーブ
ルエントリ３７ａの項目数、即ちエントリー数が３２で
ある。
命令オペランド用ＴＬＢ３７の論理アドレス項目５１は
、命令論理アドレスＩＬＡ及びオペランド論理アドレス
ＤＬＡにより参照される。命令論理アドレスＩＬＡとオ
ペランド論理アドレスＤＬＡの何れを有効にするかは、
論理アドレス選択信号ＳＥＬに基づく。参照の結果、命
令論理アドレスＩＬＡもしくはオペランド論理アドレス
ＤＬＡと一致する項目が論理アドレス項目５１に存在す
れば、該当する物理アドレス項目５３から命令物理アド
レスＩＰＡもしくはオペランド物理アドレスＤＰＡが物
理アドレスバス５５に向けて出力される。
、命令論理アドレスＩＬＡ及びオペランド論理アドレス
ＤＬＡにより参照される。命令論理アドレスＩＬＡとオ
ペランド論理アドレスＤＬＡの何れを有効にするかは、
論理アドレス選択信号ＳＥＬに基づく。参照の結果、命
令論理アドレスＩＬＡもしくはオペランド論理アドレス
ＤＬＡと一致する項目が論理アドレス項目５１に存在す
れば、該当する物理アドレス項目５３から命令物理アド
レスＩＰＡもしくはオペランド物理アドレスＤＰＡが物
理アドレスバス５５に向けて出力される。
一方、命令用ＴＬＢ３８の論理アドレス項目６１は、命
令論理アドレスＩＬＡにより参照される。参照の結果、
命令論理アドレスＩＬ、Ａと一致する項目が論理アドレ
ス項目６１に存在すれば、該当する物理アドレス項目５
３から命令物理アドレスＩＰＡが物理アドレスバス６５
に向けて出力される。
令論理アドレスＩＬＡにより参照される。参照の結果、
命令論理アドレスＩＬ、Ａと一致する項目が論理アドレ
ス項目６１に存在すれば、該当する物理アドレス項目５
３から命令物理アドレスＩＰＡが物理アドレスバス６５
に向けて出力される。
なお、命令論理アドレスのアドレス変換は、まず初めに
命令用ＴＬＢで実行され、ＴＬＢミスの場合、命令オペ
ランド用ＴＬＢ３７で実行される。
命令用ＴＬＢで実行され、ＴＬＢミスの場合、命令オペ
ランド用ＴＬＢ３７で実行される。
ところで命令用ＴＬＢ３８が、オペランド論理アドレス
ＤＬＡの変換に参照される命令オペランド用ＴＬＢより
容量が少なくて済むのは、一般に命令コードのアドレス
の流れが連続的であるためで、連続的であれば小容量の
ＴＬＢであってもヒツトする確率が高くなる。一方、オ
ペランド論理アドレスＤＬＡについては、連続的である
場合が少ない。このため、できる限り大容量のＴＬＢを
用意しなければヒツトする確率が向上しない。
ＤＬＡの変換に参照される命令オペランド用ＴＬＢより
容量が少なくて済むのは、一般に命令コードのアドレス
の流れが連続的であるためで、連続的であれば小容量の
ＴＬＢであってもヒツトする確率が高くなる。一方、オ
ペランド論理アドレスＤＬＡについては、連続的である
場合が少ない。このため、できる限り大容量のＴＬＢを
用意しなければヒツトする確率が向上しない。
なお命令オペランド用ＴＬＢ３７の各アドレス変換テー
ブルエントリ３７ａは、命令論理アドレスＤＬＡによる
参照がなされなければオペランド論理アドレスＤＬＡ参
照用の項目が増加する。
ブルエントリ３７ａは、命令論理アドレスＤＬＡによる
参照がなされなければオペランド論理アドレスＤＬＡ参
照用の項目が増加する。
本発明は以上の実施例に限定されない。
実施例では、命令用ＴＬＢ３８のエントリー数を２、命
令オペランド用ＴＬＢ３７のエントリー数を３２とした
が、この値は適宜変更しても構わない。なお命令用ＴＬ
８３８については数エントリーで構わない。
令オペランド用ＴＬＢ３７のエントリー数を３２とした
が、この値は適宜変更しても構わない。なお命令用ＴＬ
８３８については数エントリーで構わない。
（発明の効果）
以上の構成のアドレス変換機構によれば、命令論理アド
レスとオペランド論理アドレスのアドレス変換が同時に
発生しても、第２の記憶部（命令用ＴＬＢ）にヒツトし
ている限り、競合することが無く並行して変換を行なう
ことができ、処理効率の低下を回避することができる。
レスとオペランド論理アドレスのアドレス変換が同時に
発生しても、第２の記憶部（命令用ＴＬＢ）にヒツトし
ている限り、競合することが無く並行して変換を行なう
ことができ、処理効率の低下を回避することができる。
また、第２の記憶部の容量は小容量でよいため、ハード
ウェアの負担が大きくなることがない。
ウェアの負担が大きくなることがない。
第１図は本発明のアドレス変換制御機構のブロック図、
第２図は従来の第１のアドレス変換制御機構のブロック
図、第３図は従来の第２のアドレス変換制御機構のブロ
ック図、第４図は本発明の詳細な説明図である。 ３７・・・命令オペランド用ＴＬＢ （第１の記憶部）
、３−８・・・命令用ＴＬＢ （第２の記憶部）、ＩＬ
Ａ・・・命令論理アドレス、 Ｄ Ｌ Ａ−・・オペランド論理アドレス。 特許出願人 沖電気工業株式会社 ゛！−，／′
第２図は従来の第１のアドレス変換制御機構のブロック
図、第３図は従来の第２のアドレス変換制御機構のブロ
ック図、第４図は本発明の詳細な説明図である。 ３７・・・命令オペランド用ＴＬＢ （第１の記憶部）
、３−８・・・命令用ＴＬＢ （第２の記憶部）、ＩＬ
Ａ・・・命令論理アドレス、 Ｄ Ｌ Ａ−・・オペランド論理アドレス。 特許出願人 沖電気工業株式会社 ゛！−，／′
Claims (1)
- 【特許請求の範囲】 仮想記憶空間上でアクセスされる命令コードの命令論理
アドレスとオペランドデータのオペランド論理アドレス
を物理アドレスに変換する命令アドレス変換テーブルと
オペランドアドレス変換テーブルを格納した第１の記憶
部と、 仮想記憶空間上でアクセスされる前記命令コードの命令
論理アドレスのみを物理アドレスに変換する命令アドレ
ス変換テーブルを格納した第２の記憶部とを備えたこと
を特徴とするアドレス変換制御機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02157606A JP3075733B2 (ja) | 1990-06-18 | 1990-06-18 | アドレス変換制御機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02157606A JP3075733B2 (ja) | 1990-06-18 | 1990-06-18 | アドレス変換制御機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448357A true JPH0448357A (ja) | 1992-02-18 |
| JP3075733B2 JP3075733B2 (ja) | 2000-08-14 |
Family
ID=15653404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02157606A Expired - Lifetime JP3075733B2 (ja) | 1990-06-18 | 1990-06-18 | アドレス変換制御機構 |
Country Status (1)
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|---|---|
| JP (1) | JP3075733B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232894A (ja) * | 1988-07-22 | 1990-02-02 | Dainippon Printing Co Ltd | 染料の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4220416A4 (en) | 2020-09-25 | 2023-11-29 | Life Quest Inc. | DIARY GENERATING APPARATUS, DIARY GENERATING SYSTEM, DIARY GENERATING METHOD AND PROGRAM |
-
1990
- 1990-06-18 JP JP02157606A patent/JP3075733B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232894A (ja) * | 1988-07-22 | 1990-02-02 | Dainippon Printing Co Ltd | 染料の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3075733B2 (ja) | 2000-08-14 |
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