JP3073215B2 - Manufacturing method of semiconductor nonvolatile memory - Google Patents
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書き換え可能な半導体不揮発性メモ
リの製造方法に関する。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing an electrically rewritable semiconductor nonvolatile memory.
従来から半導体不揮発性メモリとしてMNOS（Metal Ni
tride Oxide Semiconductor）型不揮発性メモリ、およ
びこのMNOS型不揮発性メモリの窒化シリコン膜上に二酸
化シリコン膜を形成したMONOS（Metal Oxide Nitride O
xide Semiconductor）型不揮発性メモリが知られてい
る。これ以降、MONOS型不揮発性メモリを代表例として
説明する。Conventionally, MNOS (Metal Ni
tride Oxide Semiconductor (non-volatile) memory and MONOS (Metal Oxide Nitride O) in which a silicon dioxide film is formed on a silicon nitride film of the MNOS non-volatile memory
An xide Semiconductor) type nonvolatile memory is known. Hereinafter, the MONOS type nonvolatile memory will be described as a representative example.
このMONOS型不揮発性メモリのメモリトランジスタを
マトリクス状に配置しメモリアレイとするときは、書き
換え時の高電圧印加による誤動作を防ぐため、アドレス
用のMOS（Metal Oxide Semiconductor）トランジスタが
必要となる。このメモリトランジスタとMOSトランジス
タとを有する従来の半導体不揮発性メモリを第２図を用
いて説明する。When the memory transistors of this MONOS type nonvolatile memory are arranged in a matrix to form a memory array, a MOS (Metal Oxide Semiconductor) transistor for addressing is required in order to prevent malfunction due to application of a high voltage during rewriting. A conventional semiconductor non-volatile memory having the memory transistor and the MOS transistor will be described with reference to FIG.
第２図（ａ）〜（ｃ）は従来例における半導体不揮発
性メモリの製造方法を工程順に示す断面図である。2 (a) to 2 (c) are cross-sectional views showing a method of manufacturing a conventional semiconductor nonvolatile memory in the order of steps.
まず第２図（ａ）に示すように、第１導電型の半導体
基板11の素子領域13周囲の素子分離領域15に素子分離絶
縁膜17を形成する。その後全面にメモリ酸化膜19と窒化
シリコン膜21と二酸化シリコン膜23とを形成する。この
メモリ酸化膜19と窒化シリコン膜21と二酸化シリコン膜
23とが、メモリトランジスタのメモリゲ−ト絶縁層29と
なる。その後全面に第１のポリシリコン膜43を形成す
る。その後メモリゲ−ト領域25に感光性樹脂47を形成
し、この感光性樹脂47をエッチングのマスクとして、第
１のポリシリコン膜43と二酸化シリコン膜23と窒化シリ
コン膜21とメモリ酸化膜19とをエッチングする。この結
果メモリゲ−ト領域25に、第１のポリシリコン膜43から
なるメモリゲ−ト電極37と、メモリ酸化膜19と窒化シリ
コン膜21と二酸化シリコン膜23とからなるメモリゲ−ト
絶縁膜29とを形成する。First, as shown in FIG. 2A, an element isolation insulating film 17 is formed in an element isolation region 15 around an element region 13 of a semiconductor substrate 11 of the first conductivity type. Thereafter, a memory oxide film 19, a silicon nitride film 21, and a silicon dioxide film 23 are formed on the entire surface. The memory oxide film 19, the silicon nitride film 21, and the silicon dioxide film
23 becomes the memory gate insulating layer 29 of the memory transistor. Thereafter, a first polysilicon film 43 is formed on the entire surface. Thereafter, a photosensitive resin 47 is formed in the memory gate region 25, and the first polysilicon film 43, the silicon dioxide film 23, the silicon nitride film 21, and the memory oxide film 19 are formed by using the photosensitive resin 47 as an etching mask. Etch. As a result, a memory gate electrode 37 made of a first polysilicon film 43 and a memory gate insulating film 29 made of a memory oxide film 19, a silicon nitride film 21 and a silicon dioxide film 23 are formed in the memory gate region 25. Form.
次に第２図（ｂ）に示すように、全面に酸化シリコン
膜49を形成する。この酸化シリコン膜49がMOSトランジ
スタのMOSゲ−ト絶縁膜31となり、さらにメモリゲ−ト
電極37と後工程で形成するMOSゲ−ト電極との絶縁も行
なう。その後全面に第２のポリシリコン膜45を形成す
る。その後メモリゲ−ト領域25を含むMOSゲ−ト領域27
上に感光性樹脂47を形成する。Next, as shown in FIG. 2B, a silicon oxide film 49 is formed on the entire surface. This silicon oxide film 49 becomes the MOS gate insulating film 31 of the MOS transistor, and further insulates the memory gate electrode 37 from a MOS gate electrode formed in a later step. Thereafter, a second polysilicon film 45 is formed on the entire surface. Thereafter, a MOS gate region 27 including a memory gate region 25
A photosensitive resin 47 is formed thereon.
次に第２図（ｃ）に示すように、感光性樹脂47をエッ
チングのマスクとして第２のポリシリコン膜45をエッチ
ングする。この結果メモリゲ−ト電極37に一部が重なる
ような形状で、このメモリゲ−ト電極37の両側面に、第
２のポリシリコン膜45からなるMOSゲ−ト電極39と、酸
化シリコン膜49からなるMOSゲ−ト絶縁膜31とを形成す
る。その後MOSゲ−ト電極39に整合した領域の素子領域1
3に、第２導電型の不純物を導入し、ソ−スドレイン領
域41を形成する。Next, as shown in FIG. 2C, the second polysilicon film 45 is etched using the photosensitive resin 47 as an etching mask. As a result, the MOS gate electrode 39 made of the second polysilicon film 45 and the silicon oxide film 49 are formed on both side surfaces of the memory gate electrode 37 in such a shape as to partially overlap the memory gate electrode 37. MOS gate insulating film 31 is formed. After that, the element region 1 in the region matched with the MOS gate electrode 39
3, a source drain region 41 is formed by introducing an impurity of the second conductivity type.
以上の工程によりメモリゲ−ト領域25にメモリトラン
ジスタ51と、このメモリトランジスタ51側面のMOSゲ−
ト領域27にMOSトランジスタ53とを形成する。Through the above steps, the memory transistor 51 is provided in the memory gate region 25 and the MOS gate on the side surface of the memory transistor 51.
The MOS transistor 53 is formed in the gate region 27.
従来のメモリトランジスタとMOSトランジスタとが混
在する不揮発性メモリの製造方法においては、メモリト
ランジスタを形成後、MOSトランジスタを形成してい
る。すなわちそれぞれ別々の感光性樹脂の形成、および
この感光性樹脂をマスクとしたエッチング工程により、
メモリトランジスタとMOSトランジスタとを製造してい
る。このためホトマスクを用いた感光性樹脂の露光工程
におけるそれぞれのアライメント誤差をあらかじめ見込
んで、MOSトランジスタとメモリトランジスタとを余裕
をもって配置しなければならず、半導体不揮発性メモリ
の高集積化の妨げとなっている。In a conventional method of manufacturing a nonvolatile memory in which a memory transistor and a MOS transistor coexist, a MOS transistor is formed after a memory transistor is formed. That is, by the formation of separate photosensitive resins, and the etching process using this photosensitive resin as a mask,
Manufactures memory transistors and MOS transistors. For this reason, the MOS transistor and the memory transistor must be arranged with a margin in consideration of the respective alignment errors in the photosensitive resin exposure process using a photomask, which hinders the high integration of the semiconductor nonvolatile memory. ing.
本発明の目的は、上記課題を解決して、半導体不揮発
性メモリの高集積化が可能な製造方法を提供することに
ある。An object of the present invention is to solve the above-mentioned problem and to provide a manufacturing method capable of highly integrating a semiconductor nonvolatile memory.
上記目的を達成するため半導体不揮発性メモリの製造
方法は、以下に記載の製造方法を採用する。In order to achieve the above object, a method for manufacturing a semiconductor nonvolatile memory employs the following manufacturing method.
（イ） 第１導電型の半導体基板の素子領域周囲の素子
分離領域に素子分離絶縁膜を選択酸化処理によって形成
する工程と、 酸素と窒素との混合気体中で酸化処理を行ないシリコ
ン酸化膜からなるメモリ酸化膜と、そのメモリ酸化膜上
にシリコンナイトライド膜からなる窒化シリコン膜と
を、上記半導体基板上に順次形成する工程と、 全面に第１のゲート材料膜を形成する工程と、 ホトエッチングにより上記第１のゲート材料膜をエッ
チングして、メモリゲート領域にメモリゲート電極、お
よび上記メモリ酸化膜と窒化シリコン膜からなるメモリ
ゲート絶縁膜を形成する工程と、 酸化処理を行なうことにより、上記素子領域の上記半
導体基板上と、上記メモリゲート電極の上面および側壁
面とに酸化シリコン膜を形成する工程と、 全面に第２のゲート材料膜を形成する工程と、 上記第２のゲート材料膜の異方性エッチングを行ない
上記メモリゲート電極の側壁部に上記酸化シリコン膜を
介して、その第２のゲート材料膜の膜厚とほぼ同じゲー
ト長寸法を有するMOSゲート電極を形成する工程と、 上記メモリゲート電極と上記MOSゲート電極との整合
する領域の上記素子領域に第２導電型からなるソースド
レイン領域を形成する工程とを有する ことを特徴とする半導体不揮発性メモリの製造方法。(A) forming a device isolation insulating film in the device isolation region around the device region of the semiconductor substrate of the first conductivity type by selective oxidation treatment; and performing oxidation treatment in a mixed gas of oxygen and nitrogen from the silicon oxide film. Forming a memory oxide film formed on the semiconductor substrate and a silicon nitride film formed of a silicon nitride film on the memory oxide film sequentially; forming a first gate material film on the entire surface; Etching the first gate material film by etching to form a memory gate electrode in a memory gate region and a memory gate insulating film composed of the memory oxide film and the silicon nitride film; and Forming a silicon oxide film on the semiconductor substrate in the element region and on the upper surface and the side wall surface of the memory gate electrode; Forming said gate material film, and performing anisotropic etching of said second gate material film, and forming said second gate material film on a side wall portion of said memory gate electrode via said silicon oxide film. Forming a MOS gate electrode having substantially the same gate length dimension as above; and forming a source / drain region of a second conductivity type in the element region in a region where the memory gate electrode and the MOS gate electrode match. A method for manufacturing a semiconductor non-volatile memory, comprising:
（ロ） 第１導電型の半導体基板の素子領域周囲の素子
分離領域に素子分離絶縁膜を選択酸化処理によって形成
する工程と、 酸素と窒素との混合気体中で酸化処理を行ないシリコ
ン酸化膜からなるメモリ酸化膜と、そのメモリ酸化膜上
にシリコンナイトライド膜からなる窒化シリコン膜と、
酸素と水素との混合気体中で酸化処理を行ないその窒化
シリコン膜上にシリコン酸化膜からなる二酸化シリコン
膜とを、上記半導体基板上に順次形成する工程と、 全面に第１のゲート材料膜を形成する工程と、 ホトエッチングにより上記第１のゲート材料膜をエッ
チングして、メモリゲート領域にメモリゲート電極、お
よび上記メモリ酸化膜と窒化シリコン膜と二酸化シリコ
ン膜からなるメモリゲート絶縁膜を形成する工程と、 酸化処理を行なうことにより、上記素子領域の上記半
導体基板上と、上記メモリゲート電極の上面および側壁
面とに酸化シリコン膜を形成する工程と、 全面に第２のゲート材料膜を形成する工程と、 上記第２のゲート材料膜の異方性エッチングを行ない
上記メモリゲート電極の側壁部に上記酸化シリコン膜を
介して、その第２のゲート材料膜の膜厚とほぼ同じゲー
ト長寸法を有するMOSゲート電極を形成する工程と、 上記メモリゲート電極と上記MOSゲート電極との整合
する領域の上記素子領域に第２導電型からなるソースド
レイン領域を形成する工程とを有する ことを特徴とする半導体不揮発性メモリの製造方法。(B) forming a device isolation insulating film in the device isolation region around the device region of the semiconductor substrate of the first conductivity type by selective oxidation; and performing oxidation treatment in a mixed gas of oxygen and nitrogen from the silicon oxide film. A memory oxide film, a silicon nitride film formed of a silicon nitride film on the memory oxide film,
Performing an oxidation process in a mixed gas of oxygen and hydrogen, forming a silicon dioxide film made of a silicon oxide film on the silicon nitride film in that order on the semiconductor substrate, and forming a first gate material film on the entire surface. Forming and etching the first gate material film by photo-etching to form a memory gate electrode in the memory gate region and a memory gate insulating film made of the memory oxide film, silicon nitride film and silicon dioxide film Forming a silicon oxide film on the semiconductor substrate in the element region and on the upper surface and side wall surfaces of the memory gate electrode by performing an oxidation process; forming a second gate material film on the entire surface Performing the anisotropic etching of the second gate material film and interposing the silicon oxide film on the side wall of the memory gate electrode. Forming a MOS gate electrode having a gate length substantially equal to the thickness of the second gate material film; and forming a second MOS gate electrode in the element region in a region where the memory gate electrode and the MOS gate electrode match. Forming a source / drain region of a conductivity type.
（ハ） 第１導電型の半導体基板の素子領域周囲の素子
分離領域に素子分離絶縁膜を選択酸化処理によって形成
する工程と、 酸素と窒素との混合気体中で酸化処理を行ないシリコ
ン酸化膜からなるメモリ酸化膜と、そのメモリ酸化膜上
にシリコンナイトライド膜からなる窒化シリコン膜と
を、上記半導体基板上に順次形成する工程と、 全面に第１のゲート材料膜を形成する工程と、 ホトエッチングにより上記第１のゲート材料膜をエッ
チングして、メモリゲート領域にメモリゲート電極、お
よび上記メモリ酸化膜と窒化シリコン膜からなるメモリ
ゲート絶縁膜を形成する工程と、 酸化処理を行なうことにより、上記素子領域の上記半
導体基板上と、上記メモリゲート電極の上面および側壁
面とに酸化シリコン膜を形成する工程と、 全面に第２のゲート材料膜を形成する工程と、 上記第２のゲート材料膜の異方性エッチングを行ない
上記メモリゲート電極の側壁部に上記酸化シリコン膜を
介して、その第２のゲート材料膜の膜厚とほぼ同じゲー
ト長寸法を有するMOSゲート電極を形成する工程と、 上記メモリゲート電極と上記MOSゲート電極との整合
する領域の上記素子領域に第２導電型からなるソースド
レイン領域を形成する工程とを具備し、 上記MOSゲート電極の上記ゲート長寸法は、上記第２
のゲート材料膜の膜厚によって制御する ことを特徴とする半導体不揮発性メモリの製造方法。(C) forming a device isolation insulating film in the device isolation region around the device region of the semiconductor substrate of the first conductivity type by selective oxidation; and performing oxidation treatment in a mixed gas of oxygen and nitrogen from the silicon oxide film. Forming a memory oxide film formed on the semiconductor substrate and a silicon nitride film formed of a silicon nitride film on the memory oxide film sequentially; forming a first gate material film on the entire surface; Etching the first gate material film by etching to form a memory gate electrode in a memory gate region and a memory gate insulating film composed of the memory oxide film and the silicon nitride film; and Forming a silicon oxide film on the semiconductor substrate in the element region and on the upper surface and the side wall surface of the memory gate electrode; Forming said gate material film, and performing anisotropic etching of said second gate material film, and forming said second gate material film on a side wall portion of said memory gate electrode via said silicon oxide film. Forming a MOS gate electrode having substantially the same gate length dimension as above; and forming a source / drain region of a second conductivity type in the element region in a region where the memory gate electrode and the MOS gate electrode match. Wherein the gate length dimension of the MOS gate electrode is the second
A method for manufacturing a semiconductor non-volatile memory, characterized in that the method is controlled by the thickness of the gate material film.
（ニ） 第１導電型の半導体基板の素子領域周囲の素子
分離領域に素子分離絶縁膜を選択酸化処理によって形成
する工程と、 酸素と窒素との混合気体中で酸化処理を行ないシリコ
ン酸化膜からなるメモリ酸化膜と、そのメモリ酸化膜上
にシリコンナイトライド膜からなる窒化シリコン膜と、
酸素と水素との混合気体中で酸化処理を行ないその窒化
シリコン膜上にシリコン酸化膜からなる二酸化シリコン
膜とを、上記半導体基板上に順次形成する工程と、 全面に第１のゲート材料膜を形成する工程と、 ホトエッチングにより上記第１のゲート材料膜をエッ
チングして、メモリゲート領域にメモリゲート電極、お
よび上記メモリ酸化膜と窒化シリコン膜と二酸化シリコ
ン膜からなるメモリゲート絶縁膜を形成する工程と、 酸化処理を行なうことにより、上記素子領域の上記半
導体基板上と、上記メモリゲート電極の上面および側壁
面とに酸化シリコン膜を形成する工程と、 全面に第２のゲート材料膜を形成する工程と、 上記第２のゲート材料膜の異方性エッチングを行ない
上記メモリゲート電極の側壁部に上記酸化シリコン膜を
介して、その第２のゲート材料膜の膜厚とほぼ同じゲー
ト長寸法を有するMOSゲート電極を形成する工程と、 上記メモリゲート電極と上記MOSゲート電極との整合
する領域の上記素子領域に第２導電型からなるソースド
レイン領域を形成する工程とを具備し、 上記MOSゲート電極の上記ゲート長寸法は、上記第２
のゲート材料膜の膜厚によって制御する ことを特徴とする半導体不揮発性メモリの製造方法。(D) forming a device isolation insulating film in the device isolation region around the device region of the semiconductor substrate of the first conductivity type by selective oxidation treatment; and performing oxidation treatment in a mixed gas of oxygen and nitrogen from the silicon oxide film. A memory oxide film, a silicon nitride film formed of a silicon nitride film on the memory oxide film,
Performing an oxidation process in a mixed gas of oxygen and hydrogen, forming a silicon dioxide film made of a silicon oxide film on the silicon nitride film in that order on the semiconductor substrate, and forming a first gate material film on the entire surface. Forming and etching the first gate material film by photo-etching to form a memory gate electrode in the memory gate region and a memory gate insulating film made of the memory oxide film, silicon nitride film and silicon dioxide film Forming a silicon oxide film on the semiconductor substrate in the element region and on the upper surface and side wall surfaces of the memory gate electrode by performing an oxidation process; forming a second gate material film on the entire surface Performing the anisotropic etching of the second gate material film and interposing the silicon oxide film on the side wall of the memory gate electrode. Forming a MOS gate electrode having a gate length substantially equal to the thickness of the second gate material film; and forming a second MOS gate electrode in the element region in a region where the memory gate electrode and the MOS gate electrode match. Forming a source / drain region of a conductivity type, wherein the gate length dimension of the MOS gate electrode is the second
A method for manufacturing a semiconductor non-volatile memory, characterized in that the method is controlled by the thickness of the gate material film.
以下図面を用いて本発明の実施例を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
本発明の不揮発性メモリの構造を第１図（ｄ）を用い
て説明する。The structure of the nonvolatile memory of the present invention will be described with reference to FIG.
導電型がＰ型の半導体基板11上にメモリゲ−ト絶縁層
29を介してメモリゲ−ト電極37を設ける。メモリゲ−ト
絶縁層29はメモリ酸化膜19と窒化シリコン膜21と二酸化
シリコン膜23とからなる。メモリゲ−ト電極37の両側壁
に、酸化シリコン膜49を介してMOSゲ−ト電極39を設け
る。MOSゲ−ト電極39と半導体基板11との間の酸化シリ
コン膜49がMOSゲ−ト絶縁膜31となり、メモリゲ−ト電
極37の側壁の酸化シリコン膜49がMOSゲ−ト電極39とメ
モリゲ−ト電極37との絶縁を行なう。さらにMOSゲ−ト
電極39とメモリゲ−ト電極37との整合した領域の半導体
基板11に、この半導体基板11と逆導電型であるＮ型のソ
ースドレイン領域41を設ける。すなわち本発明の不揮発
性メモリ構造は、メモリトランジスタ51の側壁にMOSト
ランジスタ53を設ける構造とし、メモリゲ−ト電極37と
MOSゲ−ト電極39とは、従来のように上下に重ならない
点が従来構造と本発明構造の不揮発性メモリの異なる点
である。A memory gate insulating layer on a semiconductor substrate 11 having a P-type conductivity.
A memory gate electrode 37 is provided via 29. The memory gate insulating layer 29 includes a memory oxide film 19, a silicon nitride film 21, and a silicon dioxide film 23. MOS gate electrodes 39 are provided on both side walls of the memory gate electrode 37 with a silicon oxide film 49 interposed therebetween. The silicon oxide film 49 between the MOS gate electrode 39 and the semiconductor substrate 11 becomes the MOS gate insulating film 31, and the silicon oxide film 49 on the side wall of the memory gate electrode 37 forms the MOS gate electrode 39 and the memory gate. The electrode 37 is insulated. Further, an N-type source / drain region 41 having a conductivity type opposite to that of the semiconductor substrate 11 is provided in the semiconductor substrate 11 in a region where the MOS gate electrode 39 and the memory gate electrode 37 match. That is, the non-volatile memory structure of the present invention has a structure in which the MOS transistor 53 is provided on the side wall of the memory transistor 51, and the memory gate electrode 37
The MOS gate electrode 39 is different from the conventional structure and the nonvolatile memory of the present invention in that the MOS gate electrode 39 does not overlap vertically.
次に上述の構造を形成するための製造方法を説明す
る。第１図（ａ）〜（ｄ）は本発明の不揮発性メモリの
製造方法を工程順に示す断面図である。Next, a manufacturing method for forming the above-described structure will be described. 1 (a) to 1 (d) are sectional views showing a method for manufacturing a nonvolatile memory according to the present invention in the order of steps.
まず第１図（ａ）に示すように、導電型がＰ型の半導
体基板11の素子領域13上に形成した耐酸化膜（図示せ
ず）であるシリコンナイトライド膜（Si3N4）を酸化の
マスクとして酸化を行なう、いわゆる選択酸化により素
子分離領域15にシリコン酸化膜（SiO2）からなる厚さ70
0nmの素子分離絶縁膜17を形成する。その後素子領域13
上の耐酸化膜として用いたシリコンナイトライド膜を、
リン酸を用いたウェットエッチングにより除去する。そ
の後酸素と窒素との混合気体中で、温度900℃の酸化処
理を行ない厚さ2nmのシリコン酸化膜からなるメモリ酸
化膜19を形成する。その後このメモリ酸化膜19上の全面
に、ジクロルシラン（SiH2Cl2）とアンモニア（NH3）と
を反応ガスとする化学気相成長法（以下CVD法と記す）
によって、シリコンナイトライド膜からなる窒化シリコ
ン膜21を厚さ11nm形成する。その後酸素と水素との混合
気体中で、温度950℃の酸化処理を行ない膜厚5nmのシリ
コン酸化膜からなる二酸化シリコン膜23を形成する。半
導体基板11上に順次形成したこのメモリ酸化膜19と窒化
シリコン膜21と二酸化シリコン膜23とが、メモリトラン
ジスタのメモリゲ−ト絶縁膜29となる。その後メモリゲ
−ト絶縁層29上の全面に、第１のゲ−ト材料膜33として
多結晶シリコン膜を、モノシラン（SiH4）を反応ガスと
するCVD法により膜厚450nm形成する。その後全面に感光
性樹脂47を回転塗布法により形成し、所定のホトマスク
を用いて露光処理、および現像処理を行ないメモリゲ−
ト領域25上にパタ−ニングした感光性樹脂47を形成す
る。その後このパタ−ニングされた感光性樹脂47をエッ
チングのマスクとして、第１のゲ−ト材料膜33である多
結晶シリコン膜をエッチングする。この多結晶シリコン
膜のエッチングは、反応性イオンエッチング装置を用
い、六フッ化イオウ（SF6）と酸素との混合気体をエッ
チングガスとして用いてエッチングする。その後引き続
きメモリゲ−ト絶縁層29を構成する二酸化シリコン膜23
と窒化シリコン膜21とメモリ酸化膜19とをエッチングす
る。このエッチングによりメモリゲ−ト領域25に第１の
ゲ−ト材料膜33からなるメモリゲ−ト電極37と、メモリ
酸化膜19と窒化シリコン膜21と二酸化シリコン膜23とか
らなるメモリゲ−ト絶縁層29とを形成する。その後エッ
チングのマスクとして用いた感光性樹脂47を除去する。First, as shown in FIG. 1A, a silicon nitride film (Si 3 N 4 ) which is an oxidation-resistant film (not shown) formed on an element region 13 of a P-type semiconductor substrate 11 is used. Oxidation is performed as a mask for oxidation, that is, in a so-called selective oxidation, a silicon oxide film (SiO 2 ) having a thickness of 70
A 0 nm element isolation insulating film 17 is formed. Then element region 13
The silicon nitride film used as the oxidation resistant film above is
It is removed by wet etching using phosphoric acid. Thereafter, oxidation treatment is performed at a temperature of 900 ° C. in a mixed gas of oxygen and nitrogen to form a memory oxide film 19 made of a silicon oxide film having a thickness of 2 nm. Thereafter, a chemical vapor deposition method (hereinafter, referred to as a CVD method) using dichlorosilane (SiH 2 Cl 2 ) and ammonia (NH 3 ) as a reaction gas is applied on the entire surface of the memory oxide film 19.
As a result, a silicon nitride film 21 made of a silicon nitride film is formed to a thickness of 11 nm. Thereafter, oxidation treatment is performed at a temperature of 950 ° C. in a mixed gas of oxygen and hydrogen to form a silicon dioxide film 23 made of a silicon oxide film having a thickness of 5 nm. The memory oxide film 19, the silicon nitride film 21, and the silicon dioxide film 23 sequentially formed on the semiconductor substrate 11 become the memory gate insulating film 29 of the memory transistor. Thereafter, a polycrystalline silicon film as a first gate material film 33 is formed on the entire surface of the memory gate insulating layer 29 by a CVD method using monosilane (SiH 4 ) as a reactive gas to a thickness of 450 nm. Thereafter, a photosensitive resin 47 is formed on the entire surface by a spin coating method, and is subjected to exposure processing and development processing using a predetermined photomask.
The patterned photosensitive resin 47 is formed on the gate region 25. Thereafter, using the patterned photosensitive resin 47 as an etching mask, the polycrystalline silicon film as the first gate material film 33 is etched. This polycrystalline silicon film is etched using a reactive ion etching apparatus using a mixed gas of sulfur hexafluoride (SF 6 ) and oxygen as an etching gas. Thereafter, the silicon dioxide film 23 forming the memory gate insulating layer 29 is continued.
And the silicon nitride film 21 and the memory oxide film 19 are etched. By this etching, a memory gate electrode 37 made of a first gate material film 33 and a memory gate insulating layer 29 made of a memory oxide film 19, a silicon nitride film 21 and a silicon dioxide film 23 are formed in the memory gate region 25. And are formed. Thereafter, the photosensitive resin 47 used as an etching mask is removed.
次に第１図（ｂ）に示すように、酸素雰囲気中で温度
1000℃の酸化処理を行なうことにより、素子領域13の半
導体基板11上にシリコン酸化膜からなる膜厚40nmの酸化
シリコン膜49を形成する。この酸化処理によりメモリゲ
ート電極37の側壁および上面にも酸化シリコン膜49が形
成される。半導体基板11上の酸化シリコン膜49がMOSト
ランジスタのMOSゲ−ト絶縁膜31となり、メモリゲ−ト
電極37の側壁の酸化シリコン膜49が後述する工程で形成
するMOSゲ−ト電極とメモリゲ−ト電極37との絶縁を行
なう。その後全面に第２のゲ−ト材料膜35として多結晶
シリコン膜を、モノシランを反応ガスとするCVD法によ
り膜厚500nm形成する。Next, as shown in FIG.
By performing an oxidation treatment at 1000 ° C., a 40 nm-thick silicon oxide film 49 made of a silicon oxide film is formed on the semiconductor substrate 11 in the element region 13. By this oxidation process, a silicon oxide film 49 is formed also on the side walls and the upper surface of the memory gate electrode 37. The silicon oxide film 49 on the semiconductor substrate 11 becomes the MOS gate insulating film 31 of the MOS transistor, and the silicon oxide film 49 on the side wall of the memory gate electrode 37 and the MOS gate electrode and the memory gate formed in a process described later. Insulation with the electrode 37 is performed. Thereafter, a polycrystalline silicon film is formed as a second gate material film 35 on the entire surface by a CVD method using monosilane as a reaction gas to a thickness of 500 nm.
次に第１図（ｃ）に示すように、第２のゲ−ト材料膜
35を異方性エッチングして、メモリゲ−ト電極37の両側
壁に第２のゲ−ト材料膜35からなるMOSゲ−ト電極39を
形成する。第２のゲ−ト材料膜35である多結晶シリコン
膜の異方性エッチングは、反応性イオンエッチング装置
を用い、エッチングガスとして六フッ化イオウと酸素と
の混合気体を用いる。反応性イオンエッチング装置を用
いた異方性エッチングにおいては、エッチング反応を行
なうイオンが半導体基板11表面に対して垂直に半導体基
板11に入射する。このためメモリゲ−ト電極37側壁の第
２のゲ−ト材料膜35がエッチングされずに残り、メモリ
ゲ−ト電極37の側壁に第２のゲ−ト材料膜35からなるMO
Sゲ−ト電極39を形成する。この異方性エッチングにお
いては、イオンの加速方向にのみ反応してエッチングが
進行するので、第２のゲ−ト材料膜35の膜厚がそのまま
MOSゲ−ト領域27の長さ、すなわちMOSトランジスタのゲ
−ト長となる。すなわち第２のゲ−ト材料膜35の膜厚に
より、メモリトランジスタの側壁に形成するMOSトラン
ジスタのゲ−ト長を制御することができる。このエッチ
ングにより、メモリゲ−ト電極37の両側壁のMOSゲ−ト
領域27に第２のゲ−ト材料膜35からなるMOSゲ−ト電極3
9を形成する。半導体基板11とMOSゲ−ト電極39との間の
酸化シリコン膜49はMOSゲ−ト絶縁膜31となり、メモリ
ゲ−ト電極37の側壁の酸化シリコン膜49はMOSゲ−ト電
極39とメモリゲ−ト電極37との絶縁を行なう。本発明の
MOSゲ−ト電極39の形成は、ホトマスクを用いて感光性
樹脂を露光および現像してパタ−ニングし、このパタ−
ニングした感光性樹脂をエッチングマスクとする従来の
不揮発性メモリの製造方法と異なり、感光性樹脂をエッ
チングのマスクとして用いることなく、メモリゲ−ト電
極37の側壁に自己整合的にMOSゲ−ト電極39を形成して
いる。Next, as shown in FIG. 1C, a second gate material film is formed.
35 is anisotropically etched to form a MOS gate electrode 39 made of the second gate material film 35 on both side walls of the memory gate electrode 37. In the anisotropic etching of the polycrystalline silicon film as the second gate material film 35, a reactive ion etching apparatus is used, and a mixed gas of sulfur hexafluoride and oxygen is used as an etching gas. In anisotropic etching using a reactive ion etching apparatus, ions that cause an etching reaction enter the semiconductor substrate 11 perpendicularly to the surface of the semiconductor substrate 11. Therefore, the second gate material film 35 on the side wall of the memory gate electrode 37 remains without being etched, and the MO of the second gate material film 35 is formed on the side wall of the memory gate electrode 37.
An S gate electrode 39 is formed. In this anisotropic etching, since the etching proceeds only by reacting in the direction of acceleration of the ions, the thickness of the second gate material film 35 remains unchanged.
This is the length of the MOS gate region 27, that is, the gate length of the MOS transistor. That is, the gate length of the MOS transistor formed on the side wall of the memory transistor can be controlled by the thickness of the second gate material film 35. As a result of this etching, the MOS gate electrodes 3 made of the second gate material film 35 are formed in the MOS gate regions 27 on both side walls of the memory gate electrode 37.
Form 9 The silicon oxide film 49 between the semiconductor substrate 11 and the MOS gate electrode 39 becomes the MOS gate insulating film 31, and the silicon oxide film 49 on the side wall of the memory gate electrode 37 becomes the MOS gate electrode 39 and the memory gate electrode. The electrode 37 is insulated. Of the present invention
The MOS gate electrode 39 is formed by exposing and developing a photosensitive resin using a photomask and patterning the same.
Unlike the conventional method of manufacturing a non-volatile memory using the etched photosensitive resin as an etching mask, the MOS gate electrode is self-aligned with the side wall of the memory gate electrode 37 without using the photosensitive resin as an etching mask. Form 39.
次に第１図（ｄ）に示すように、メモリゲ−ト電極37
とMOSゲ−ト電極39との整合した領域の素子領域13に、
半導体基板11の導電型と逆導電型のＮ型の不純物を導入
して、ソ−スドレイン領域41を形成する。このソ−スド
レイン領域41の形成は、イオン注入装置を用いてリンを
50keVの加速エネルギ−で、3.5×1015cm-2のイオン注入
量でイオン注入することによって形成する。Next, as shown in FIG. 1 (d), the memory gate electrode 37
And the device region 13 in a region where the MOS gate electrode 39 matches
A source drain region 41 is formed by introducing an N-type impurity having a conductivity type opposite to that of the semiconductor substrate 11. The source drain region 41 is formed by using an ion implanter to form phosphorus.
It is formed by ion implantation at an acceleration energy of 50 keV and an ion implantation amount of 3.5 × 10 15 cm −2 .
その後は一般的な方法により、リンを含むシリコン酸
化膜からなる層間絶縁膜を形成し、この層間絶縁膜にコ
ンタクトホ−ルを形成し、さらにアルミニウムとシリコ
ンとの合金膜からなる配線金属を形成して、メモリゲ−
ト領域25にメモリトランジスタ51と、このメモリトラン
ジスタ51の側壁のMOSゲ−ト領域27にMOSトランジスタ53
とを有する不揮発性メモリを形成する。Thereafter, an interlayer insulating film made of a silicon oxide film containing phosphorus is formed by a general method, a contact hole is formed on the interlayer insulating film, and a wiring metal made of an alloy film of aluminum and silicon is formed. And the memory gate
Memory region 51 in the gate region 25 and a MOS transistor 53 in the MOS gate region 27 on the side wall of the memory transistor 51.
Is formed.
以上の説明においては、MONOS型不揮発性メモリを用
いて説明したが、MNOS型不揮発性メモリにおいては、メ
モリゲ−ト絶縁層をシリコン酸化膜からなるメモリ酸化
膜とシリコンナイトライド膜からなる窒化シリコン膜と
で構成すればよい。In the above description, the MONOS type nonvolatile memory has been described. However, in the MNOS type nonvolatile memory, the memory gate insulating layer is formed of a memory oxide film made of a silicon oxide film and a silicon nitride film made of a silicon nitride film. What is necessary is just to comprise.
以上の説明で明らかなように、メモリトランジスタの
側壁に自己整合的にMOSトランジスタを設ける本発明の
半導体不揮発性メモリの製造方法よれば、MOSトランジ
スタ形成の際のホトマスクアライメントにおける合わせ
溶融を設ける必要はない。したがってMOSトランジスタ
の微細化が可能となり、高集積化した半導体不揮発性メ
モリが得られる。As is apparent from the above description, according to the method for manufacturing a semiconductor nonvolatile memory of the present invention in which a MOS transistor is self-aligned on the side wall of a memory transistor, it is not necessary to provide alignment melting in photomask alignment when forming a MOS transistor. Absent. Therefore, the size of the MOS transistor can be reduced, and a highly integrated semiconductor nonvolatile memory can be obtained.
さらに本発明の半導体不揮発性メモリにおいては、従
来より表面の平坦化が達成できる。これは以下に記載す
る理由による。従来の半導体不揮発性メモリにおいて
は、メモリゲ−ト電極上とこのメモリゲ−ト電極の側面
とにMOSゲ−ト電極を形成している。このため従来の半
導体不揮発性メモリの表面段差は、メモリゲ−ト電極の
厚さに加えてMOSゲ−ト電極の厚さ分の表面段差があ
る。これに対して本発明の半導体不揮発性メモリにおい
ては、メモリゲ−ト電極の側壁にのみMOSゲ−ト電極を
形成している。このため本発明の半導体不揮発性メモリ
の表面段差は、メモリゲ−ト電極の厚さだけの表面段差
となる。すなわち従来と比較して表面段差は、ほぼ半分
となっている。この結果段差部における配線金属の断
線、および段差部において配線金属の厚さが薄くなるこ
とによる配線金属の抵抗値が大きくなることを防止する
ことができる。さらに表面段差が低減することによっ
て、感光性樹脂の露光工程における焦点位置の差が小さ
くなり、ホトマスクのパタ−ン寸法に忠実な感光性樹脂
パタ−ンが得られ、高精度なパタ−ン寸法を有する半導
体不揮発性メモリが得られる。Further, in the semiconductor nonvolatile memory of the present invention, the surface can be made flatter than before. This is for the reasons described below. In a conventional semiconductor non-volatile memory, a MOS gate electrode is formed on a memory gate electrode and on a side surface of the memory gate electrode. For this reason, the surface step of the conventional semiconductor nonvolatile memory has a surface step corresponding to the thickness of the MOS gate electrode in addition to the thickness of the memory gate electrode. On the other hand, in the semiconductor nonvolatile memory according to the present invention, the MOS gate electrode is formed only on the side wall of the memory gate electrode. Therefore, the surface step of the semiconductor non-volatile memory of the present invention is a surface step corresponding to the thickness of the memory gate electrode. That is, the surface step is almost half as compared with the conventional case. As a result, it is possible to prevent disconnection of the wiring metal at the stepped portion and increase in the resistance value of the wiring metal due to the reduced thickness of the wiring metal at the stepped portion. Further, by reducing the surface step, the difference in the focal position in the photosensitive resin exposure step is reduced, and a photosensitive resin pattern faithful to the pattern size of the photomask is obtained, and the pattern size with high precision is obtained. Is obtained.
さらにメモリトランジスタの両側壁に形成する２つの
MOSトランジスタのチャネル長が同一寸法となり、この
２つのMOSトランジスタ特性が均一となる。これは以下
に記載の理由による。従来の半導体不揮発性メモリの製
造方法においては、第１のポリシリコン膜からなるメモ
リゲ−ト電極を形成後、第２のポリシリコン膜を形成
し、その後この第２のポリシリコン膜上に感光性樹脂を
形成し、その後所定のホトマスクを用いて露光および現
像を行ない感光性樹脂パタ−ニングし、その後このパタ
−ニングした感光性樹脂をエッチングのマスクとして第
２のポリシリコン膜をエッチングしてMOSゲ−ト電極を
形成している。このため前述の露光工程において、ホト
マスクの合せずれがどうしても発生する。このためメモ
リゲ−ト電極の両側面の２つのMOSトランジスタのゲ−
ト長は、それぞれ異なる寸法になってしまう。これに対
して本発明の半導体不揮発性メモリにおけるMOSトラン
ジスタは、MOSゲ−ト電極形成のための感光性樹脂の露
光工程を必要とせず、自己整合的にメモリゲ−ト電極の
側壁にMOSゲ−ト電極を形成している。このためメモリ
ゲ−ト電極の両側壁に形成する２つのMOSトランジスタ
のゲ−ト長は同一寸法となり、それぞれMOSトランジス
タ特性は均一となる。さらに従来のMOSトランジスタに
おける第２のポリシリコン膜上に形成する感光性樹脂の
露光および現像工程を省略することができるという効果
ももつ。Furthermore, the two formed on both side walls of the memory transistor
The channel lengths of the MOS transistors are the same, and the characteristics of the two MOS transistors are uniform. This is for the reasons described below. In a conventional method for manufacturing a semiconductor nonvolatile memory, a memory gate electrode made of a first polysilicon film is formed, a second polysilicon film is formed, and then a photosensitive film is formed on the second polysilicon film. After forming a resin, exposure and development are performed using a predetermined photomask, photosensitive resin patterning is performed, and then the second polysilicon film is etched using the patterned photosensitive resin as an etching mask to form a MOS. A gate electrode is formed. For this reason, in the above-described exposure process, misalignment of the photomask is inevitably generated. Therefore, the gates of the two MOS transistors on both sides of the memory gate electrode are
G lengths are different from each other. On the other hand, the MOS transistor in the semiconductor nonvolatile memory of the present invention does not require a photosensitive resin exposure step for forming the MOS gate electrode, and the MOS gate is self-aligned on the side wall of the memory gate electrode. Electrodes are formed. Therefore, the gate lengths of the two MOS transistors formed on both side walls of the memory gate electrode are the same, and the MOS transistor characteristics are uniform. Further, there is an effect that the step of exposing and developing the photosensitive resin formed on the second polysilicon film in the conventional MOS transistor can be omitted.
第１図（ａ）〜（ｄ）は本発明の半導体不揮発性メモリ
の構造を製造するための製造方法を工程順に示す断面
図、第２図（ａ）〜（ｃ）は従来の半導体不揮発性メモ
リの製造方法を工程順に示す断面図である。 29……メモリゲ−ト絶縁層、 31……MOSゲ−ト絶縁層、 32……メモリゲ−ト電極、 39……MOSゲ−ト電極、 41……ソ−スドレイン領域、 51……メモリトランジスタ、 53……MOSトランジスタ。1 (a) to 1 (d) are sectional views showing a manufacturing method for manufacturing a structure of a semiconductor nonvolatile memory according to the present invention in the order of steps, and FIGS. 2 (a) to 2 (c) are conventional semiconductor nonvolatile memories. FIG. 4 is a cross-sectional view illustrating a method for manufacturing the memory in the order of steps. 29: Memory gate insulating layer, 31: MOS gate insulating layer, 32: Memory gate electrode, 39: MOS gate electrode, 41: Source drain region, 51: Memory transistor, 53 ... MOS transistor.
フロントページの続き (56)参考文献 特開 平３−112166（ＪＰ，Ａ) 特開 平２−228075（ＪＰ，Ａ) 特開 平２−114674（ＪＰ，Ａ) 特開 平２−25076（ＪＰ，Ａ) 特開 平２−23672（ＪＰ，Ａ) 特開 平１−304784（ＪＰ，Ａ) 特開 平１−248670（ＪＰ，Ａ) 特開 昭64−35962（ＪＰ，Ａ) 特開 昭63−99574（ＪＰ，Ａ) 特開 昭62−136880（ＪＰ，Ａ) 特開 昭62−109367（ＪＰ，Ａ) 特開 昭61−241966（ＪＰ，Ａ) 特開 昭58−151066（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 Continuation of the front page (56) References JP-A-3-112166 (JP, A) JP-A-2-22875 (JP, A) JP-A-2-114467 (JP, A) JP-A-2-25076 (JP) JP-A-2-23672 (JP, A) JP-A-1-304784 (JP, A) JP-A-1-248670 (JP, A) JP-A-64-35962 (JP, A) JP-A-62-136880 (JP, A) JP-A-62-109367 (JP, A) JP-A-61-241966 (JP, A) JP-A-58-151066 (JP, A) A) (58) Field surveyed (Int. Cl. 7 , DB name) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
素子分離領域に素子分離絶縁膜を選択酸化処理によって
形成する工程と、 酸素と窒素との混合気体中で酸化処理を行ないシリコン
酸化膜からなるメモリ酸化膜と、そのメモリ酸化膜上に
シリコンナイトライド膜からなる窒化シリコン膜とを、
上記半導体基板上に順次形成する工程と、 全面に第１のゲート材料膜を形成する工程と、 ホトエッチングにより上記第１のゲート材料膜をエッチ
ングして、メモリゲート領域にメモリゲート電極、およ
び上記メモリ酸化膜と窒化シリコン膜からなるメモリゲ
ート絶縁膜を形成する工程と、 酸化処理を行なうことにより、上記素子領域の上記半導
体基板上と、上記メモリゲート電極の上面および側壁面
とに酸化シリコン膜を形成する工程と、 全面に第２のゲート材料膜を形成する工程と、 上記第２のゲート材料膜の異方性エッチングを行ない上
記メモリゲート電極の側壁部に上記酸化シリコン膜を介
して、その第２のゲート材料膜の膜厚とほぼ同じゲート
長寸法を有するMOSゲート電極を形成する工程と、 上記メモリゲート電極と上記MOSゲート電極との整合す
る領域の上記素子領域に第２導電型からなるソースドレ
イン領域を形成する工程とを有する ことを特徴とする半導体不揮発性メモリの製造方法。A step of forming an element isolation insulating film in an element isolation region around an element region of a semiconductor substrate of a first conductivity type by a selective oxidation process; and performing an oxidation process in a mixed gas of oxygen and nitrogen to form a silicon oxide film. A memory oxide film made of a film, and a silicon nitride film made of a silicon nitride film on the memory oxide film,
Forming a first gate material film on the entire surface; forming a first gate material film on the entire surface; etching the first gate material film by photoetching to form a memory gate electrode in a memory gate region; Forming a memory gate insulating film composed of a memory oxide film and a silicon nitride film; and performing an oxidation process to form a silicon oxide film on the semiconductor substrate in the element region and on the upper surface and the side wall surface of the memory gate electrode. Forming a second gate material film on the entire surface; performing anisotropic etching of the second gate material film on the side wall of the memory gate electrode via the silicon oxide film; Forming a MOS gate electrode having a gate length substantially equal to the thickness of the second gate material film; The method of manufacturing a semiconductor nonvolatile memory, characterized by a step of forming a source drain region of the second conductivity type in the element region of the alignment region of the electrode.
素子分離領域に素子分離絶縁膜を選択酸化処理によって
形成する工程と、 酸素と窒素との混合気体中で酸化処理を行ないシリコン
酸化膜からなるメモリ酸化膜と、そのメモリ酸化膜上に
シリコンナイトライド膜からなる窒化シリコン膜と、酸
素と水素との混合気体中で酸化処理を行ないその窒化シ
リコン膜上にシリコン酸化膜からなる二酸化シリコン膜
とを、上記半導体基板上に順次形成する工程と、 全面に第１のゲート材料膜を形成する工程と、 ホトエッチングにより上記第１のゲート材料膜をエッチ
ングして、メモリゲート領域にメモリゲート電極、およ
び上記メモリ酸化膜と窒化シリコン膜と二酸化シリコン
膜からなるメモリゲート絶縁膜を形成する工程と、 酸化処理を行なうことにより、上記素子領域の上記半導
体基板上と、上記メモリゲート電極の上面および側壁面
とに酸化シリコン膜を形成する工程と、 全面に第２のゲート材料膜を形成する工程と、 上記第２のゲート材料膜の異方性エッチングを行ない上
記メモリゲート電極の側壁部に上記酸化シリコン膜を介
して、その第２のゲート材料膜の膜厚とほぼ同じゲート
長寸法を有するMOSゲート電極を形成する工程と、 上記メモリゲート電極と上記MOSゲート電極との整合す
る領域の上記素子領域に第２導電型からなるソースドレ
イン領域を形成する工程とを有する ことを特徴とする半導体不揮発性メモリの製造方法。2. A step of forming an element isolation insulating film in an element isolation region around an element region of a semiconductor substrate of a first conductivity type by a selective oxidation process, and performing an oxidation process in a mixed gas of oxygen and nitrogen. A memory oxide film composed of a film, a silicon nitride film composed of a silicon nitride film on the memory oxide film, and an oxidation treatment performed in a mixed gas of oxygen and hydrogen, and a silicon dioxide film composed of a silicon oxide film on the silicon nitride film. Forming a silicon film sequentially on the semiconductor substrate; forming a first gate material film on the entire surface; etching the first gate material film by photoetching; Forming a gate electrode and a memory gate insulating film including the memory oxide film, the silicon nitride film, and the silicon dioxide film; and performing an oxidation process. A step of forming a silicon oxide film on the semiconductor substrate in the element region and an upper surface and a side wall surface of the memory gate electrode; a step of forming a second gate material film on the entire surface; Anisotropic etching of the gate material film is performed to form a MOS gate electrode having a gate length substantially equal to the thickness of the second gate material film on the side wall of the memory gate electrode via the silicon oxide film. And forming a source / drain region of a second conductivity type in the element region in a region where the memory gate electrode and the MOS gate electrode are aligned with each other. Method.
素子分離領域に素子分離絶縁膜を選択酸化処理によって
形成する工程と、 酸素と窒素との混合気体中で酸化処理を行ないシリコン
酸化膜からなるメモリ酸化膜と、そのメモリ酸化膜上に
シリコンナイトライド膜からなる窒化シリコン膜とを、
上記半導体基板上に順次形成する工程と、 全面に第１のゲート材料膜を形成する工程と、 ホトエッチングにより上記第１のゲート材料膜をエッチ
ングして、メモリゲート領域にメモリゲート電極、およ
び上記メモリ酸化膜と窒化シリコン膜からなるメモリゲ
ート絶縁膜を形成する工程と、 酸化処理を行なうことにより、上記素子領域の上記半導
体基板上と、上記メモリゲート電極の上面および側壁面
とに酸化シリコン膜を形成する工程と、 全面に第２のゲート材料膜を形成する工程と、 上記第２のゲート材料膜の異方性エッチングを行ない上
記メモリゲート電極の側壁部に上記酸化シリコン膜を介
して、その第２のゲート材料膜の膜厚とほぼ同じゲート
長寸法を有するMOSゲート電極を形成する工程と、 上記メモリゲート電極と上記MOSゲート電極との整合す
る領域の上記素子領域に第２導電型からなるソースドレ
イン領域を形成する工程とを具備し、 上記MOSゲート電極の上記ゲート長寸法は、上記第２の
ゲート材料膜の膜厚によって制御する ことを特徴とする半導体不揮発性メモリの製造方法。3. A step of forming an element isolation insulating film in an element isolation region around an element region of a semiconductor substrate of a first conductivity type by a selective oxidation process, and performing an oxidation process in a mixed gas of oxygen and nitrogen. A memory oxide film made of a film, and a silicon nitride film made of a silicon nitride film on the memory oxide film,
Forming a first gate material film on the entire surface; forming a first gate material film on the entire surface; etching the first gate material film by photoetching to form a memory gate electrode in a memory gate region; Forming a memory gate insulating film composed of a memory oxide film and a silicon nitride film; and performing an oxidation process to form a silicon oxide film on the semiconductor substrate in the element region and on the upper surface and the side wall surface of the memory gate electrode. Forming a second gate material film on the entire surface; performing anisotropic etching of the second gate material film on the side wall of the memory gate electrode via the silicon oxide film; Forming a MOS gate electrode having a gate length substantially equal to the thickness of the second gate material film; Forming a source / drain region of a second conductivity type in the element region in a region matching the electrode, wherein the gate length of the MOS gate electrode is equal to the thickness of the second gate material film. A method for manufacturing a semiconductor nonvolatile memory.
素子分離領域に素子分離絶縁膜を選択酸化処理によって
形成する工程と、 酸素と窒素との混合気体中で酸化処理を行ないシリコン
酸化膜からなるメモリ酸化膜と、そのメモリ酸化膜上に
シリコンナイトライド膜からなる窒化シリコン膜と、酸
素と水素との混合気体中で酸化処理を行ないその窒化シ
リコン膜上にシリコン酸化膜からなる二酸化シリコン膜
とを、上記半導体基板上に順次形成する工程と、 全面に第１のゲート材料膜を形成する工程と、 ホトエッチングにより上記第１のゲート材料膜をエッチ
ングして、メモリゲート領域にメモリゲート電極、およ
び上記メモリ酸化膜と窒化シリコン膜と二酸化シリコン
膜からなるメモリゲート絶縁膜を形成する工程と、 酸化処理を行なうことにより、上記素子領域の上記半導
体基板上と、上記メモリゲート電極の上面および側壁面
とに酸化シリコン膜を形成する工程と、 全面に第２のゲート材料膜を形成する工程と、 上記第２のゲート材料膜の異方性エッチングを行ない上
記メモリゲート電極の側壁部に上記酸化シリコン膜を介
して、その第２のゲート材料膜の膜厚とほぼ同じゲート
長寸法を有するMOSゲート電極を形成する工程と、 上記メモリゲート電極と上記MOSゲート電極との整合す
る領域の上記素子領域に第２導電型からなるソースドレ
イン領域を形成する工程とを具備し、 上記MOSゲート電極の上記ゲート長寸法は、上記第２の
ゲート材料膜の膜厚によって制御する ことを特徴とする半導体不揮発性メモリの製造方法。4. A step of forming an element isolation insulating film in an element isolation region around an element region of a semiconductor substrate of a first conductivity type by a selective oxidation process, and performing an oxidation process in a mixed gas of oxygen and nitrogen to form a silicon oxide film. A memory oxide film composed of a film, a silicon nitride film composed of a silicon nitride film on the memory oxide film, and an oxidation treatment performed in a mixed gas of oxygen and hydrogen, and a silicon dioxide film composed of a silicon oxide film on the silicon nitride film. Forming a silicon film sequentially on the semiconductor substrate; forming a first gate material film on the entire surface; etching the first gate material film by photoetching; Forming a gate electrode and a memory gate insulating film including the memory oxide film, the silicon nitride film, and the silicon dioxide film; and performing an oxidation process. A step of forming a silicon oxide film on the semiconductor substrate in the element region and an upper surface and a side wall surface of the memory gate electrode; a step of forming a second gate material film on the entire surface; Anisotropic etching of the gate material film is performed to form a MOS gate electrode having a gate length substantially equal to the thickness of the second gate material film on the side wall of the memory gate electrode via the silicon oxide film. And forming a source / drain region of a second conductivity type in the element region in a region where the memory gate electrode and the MOS gate electrode match, wherein the gate length dimension of the MOS gate electrode is provided. A method for manufacturing a semiconductor nonvolatile memory, characterized in that the method is controlled by the thickness of the second gate material film.
Priority Applications (1)
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|---|---|---|---|
| JP02051504A JP3073215B2 (en) | 1990-03-02 | 1990-03-02 | Manufacturing method of semiconductor nonvolatile memory |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP02051504A JP3073215B2 (en) | 1990-03-02 | 1990-03-02 | Manufacturing method of semiconductor nonvolatile memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03254160A JPH03254160A (en) | 1991-11-13 |
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Family Applications (1)
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|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3073215B2 (en) |
-
1990
- 1990-03-02 JP JP02051504A patent/JP3073215B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03254160A (en) | 1991-11-13 |
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