JP3070095B2 - I / O protection circuit - Google Patents
I / O protection circuitInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路に関し、特に、半導体集積
回路の入出力保護回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to an input / output protection circuit for a semiconductor integrated circuit.
従来の技術 従来におけるこの種の入出力保護回路は、第４図に示
すように、入力端子１と電源VDD間にPch CMOSトランジ
スタ（Tr）12を挿入、そのゲ−トと電源VDDを接続し、
又入力端子１と電源VSS間にNch CMOSトランジスタ（T
r）13を挿入し、そのゲ−トと電源VSSを接続したもの
と、第５図に示すように、入力端子１にポリシリコン又
は拡散によって形成した抵抗３を接続し、この抵抗３の
もう一端に電源VDDとVSSに対しツェナダイオード14を接
続したものと、第６図に示すように、入力端子１と電源
VSS又はVDDの間にショクレーダイオ−ド15を挿入して形
成されていた。2. Description of the Related Art As shown in FIG. 4, this type of input / output protection circuit in the related art inserts a Pch CMOS transistor (Tr) 12 between an input terminal 1 and a power supply V DD, and connects its gate and the power supply V DD . connection,
The input terminal 1 and the power source V SS between the Nch CMOS transistor (T
r) 13 Insert the the gate - to that connected the door and the power supply V SS, as shown in FIG. 5, and a resistor 3 which is formed of polysilicon or diffusion to the input terminal 1, the resistor 3 At the other end, a zener diode 14 is connected to the power supply V DD and V SS, and as shown in FIG.
Sucrose clay diode between V SS or V DD - was formed by inserting the leads 15.
発明が解決しようとする課題 このような従来の入力出力保護回路では例えば保護さ
れるゲ−トの酸化膜厚が700Åのとき（ゲ−トブレーク
ダウン電圧は約70V）最大許容ゲ−ト電圧を約20Vに設定
したとすると、Pch、Nch MOS Trを用いた第４図の場合
には、トランジスタのディメンジョンを変えるなどして
パンチスルー電圧を調整しなければならず、又大電流が
流れることからこれらのPch、Nch MOS Tr（第４図の1
2、13、）の大きさも大きくしなければならないという
課題があった。In such a conventional input / output protection circuit, for example, when the oxide film thickness of the protected gate is 700 mm (gate breakdown voltage is about 70 V), the maximum allowable gate voltage is reduced. Assuming that it is set to about 20 V, in the case of FIG. 4 using Pch and Nch MOS Trs, the punch-through voltage must be adjusted by changing the dimensions of the transistor, and a large current flows. These Pch and Nch MOS Trs (1 in FIG. 4)
There was a problem that the size of (2, 13) had to be increased.
又第５図、第６図に示す様なツェナダイオード（第５
図の14）、ショックレーダイオ−ド（第６図の15）を用
いた場合でもこれらのブレークダウン電圧を拡散層を追
加する等してコントロ−ルしなければならず、拡散プロ
セスが複雑となるという課題があった。Also, a Zener diode as shown in FIG. 5 and FIG.
Even when a Shockley diode (15 in FIG. 6) is used, these breakdown voltages must be controlled by adding a diffusion layer or the like, which makes the diffusion process complicated. There was a problem of becoming.
本発明は従来の上記実情に鑑みてなされたものであ
り、従って本発明の目的は、従来の技術に内在する上記
諸課題を解決することを可能とした新規な入出力保護回
路を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned conventional circumstances, and an object of the present invention is to provide a novel input / output protection circuit capable of solving the above-mentioned problems inherent in the conventional technology. It is in.
課題を解決するための手段 上記目的を達成する為に、本発明に係る入出力保護回
路は、入力又は出力端子（第１図の１）と電源（第１図
のVss）との間にPUT（第１図の２）を挿入し、このPUT
のゲ−トを保護入力電圧端子（第１図の９）として設け
ることを特徴としている。更に詳しくは、本発明に係る
入出力保護回路は、保護すべき内部回路に接続された入
力端子又は出力端子と電源との間にアノード及びカソー
ドが接続されたPUTを有し、このPUTのゲートには前記電
源の電圧以上で、前記内部回路のブレークダウン電圧以
下の電位を印加している。Means for Solving the Problems In order to achieve the above object, an input / output protection circuit according to the present invention comprises an input / output terminal (1 in FIG. 1) and a power supply (V ss in FIG. 1). Insert the PUT (2 in Fig. 1)
Is provided as a protection input voltage terminal (9 in FIG. 1). More specifically, the input / output protection circuit according to the present invention includes a PUT having an anode and a cathode connected between an input terminal or an output terminal connected to an internal circuit to be protected and a power supply, and a gate of the PUT. Is applied with a potential not lower than the voltage of the power supply and not higher than the breakdown voltage of the internal circuit.
実施例 次に本発明をその好ましい一実施例について図面を参
照して具体的に説明する。Next, a preferred embodiment of the present invention will be specifically described with reference to the drawings.
第１図は本発明による第１の実施例を示す等価回路図
である。FIG. 1 is an equivalent circuit diagram showing a first embodiment according to the present invention.
第１図を参照するに、入力端子１にPUT2のアノード側
（又はカソード側）を接続し、カソード側を電源V
SS（又はアノード側を電源VDD）に接続し、ゲ−トを接
続した端子を保護電圧入力端子９として設ける。ゲート
には外部より電源電圧以上で、内部回路のゲ−トブレー
クダウン電圧以下の任意の正電圧（電源VDDに接続の場
合には負電圧）を印加する。Referring to FIG. 1, the input terminal 1 is connected to the anode side (or cathode side) of the PUT 2 and the cathode side is connected to a power supply V.
SS (or the anode side is connected to the power supply V DD ), and the terminal connected to the gate is provided as the protection voltage input terminal 9. An arbitrary positive voltage (negative voltage when connected to the power supply VDD ) that is higher than the power supply voltage and lower than the gate breakdown voltage of the internal circuit is applied to the gate from the outside.
このことにより、もしICの入力端子にゲ−トに印加し
た電圧よりも大きな正（VDD接続の場合には負）電圧が
加えられた場合には入力端子−電源間のPUT2が“ON"
し、内部回路が保護される。As a result, if a positive (negative in the case of VDD connection) voltage larger than the voltage applied to the gate is applied to the input terminal of the IC, PUT2 between the input terminal and the power supply is turned "ON".
And the internal circuit is protected.
又、入力端子に負（VDD接続の場合には正）の電圧が
加えられた場合には、第２図に示された本発明の半導体
チップ断面図の内、Ｐ型拡散層５とＮ型半導体基板４の
PN接合のブレークダウン電圧とＮ型拡散層６とＰ型拡散
層５のPN接合のブレークダウン電圧を足した電圧以上で
ブレークダウンが起き、内部回路が保護される。もしこ
のブレークダウン電圧がゲートブレークダウン電圧より
高い場合には、電源VSSとVDDの両方の電源に対しPUTを
挿入する。When a negative voltage (positive in the case of VDD connection) is applied to the input terminal, the P-type diffusion layer 5 and the N-type diffusion layer 5 in the sectional view of the semiconductor chip of the present invention shown in FIG. Type semiconductor substrate 4
The breakdown occurs when the breakdown voltage of the PN junction and the breakdown voltage of the PN junction of the N-type diffusion layer 6 and the P-type diffusion layer 5 are added to each other, and the internal circuit is protected. If this breakdown voltage is higher than the gate breakdown voltage, a PUT is inserted for both power supplies V SS and V DD .
第３図は本発明による第２の実施例を示す等価回路図
である。FIG. 3 is an equivalent circuit diagram showing a second embodiment according to the present invention.
第３図を参照するに、入力端子１にPUT2のアノード側
（又はカソード側）を接続し、PUT2のカソード側（アノ
ード側）と電源VSS（又は電源VDD）を接続し、PUT2のゲ
−トを保護電圧入力端子９として設ける。又、PUT2のゲ
−トと入力端子間にポリシリコン又は拡散で形成した抵
抗10を設ける。Referring to FIG. 3, the anode side (or cathode side) of PUT2 is connected to input terminal 1, the cathode side (anode side) of PUT2 is connected to the power supply V SS (or power supply V DD ), and the PUT 2 Is provided as the protection voltage input terminal 9. Further, a resistor 10 made of polysilicon or diffusion is provided between the gate of the PUT 2 and the input terminal.
この時のPUT2の耐圧は、内部回路のゲートブレークダ
ウン電圧よりも低くなる様に設定し（ゲート酸化膜が70
0Åの場合には、ゲートブレークダウン電圧は約70Vであ
るからPUT2の耐圧は50Vとする）。At this time, the withstand voltage of PUT2 is set to be lower than the gate breakdown voltage of the internal circuit (when the gate oxide film is 70
In the case of 0 °, the breakdown voltage of the PUT 2 is 50 V because the gate breakdown voltage is about 70 V).
もし入力端子に高い電圧が印加されてもショックレイ
ダイオードの様に動作し、ゲ−ト酸化膜を保護する。動
作中は、CPU2のゲ−ト（即ち保護電圧入力端子９）に最
大許容ゲ−ト電圧（例えば20V）を印加した場合には例
えば20V以上の入力電圧で保護回路が動作する様にコン
トロ−ルする 発明の効果 以上説明したように、本発明によれば、入出力保護回
路にCPUを用い保護電圧入力端子（第１図の９）を設け
たことにより、保護回路のディメンジョン又はブレーク
ダウン電圧を細かく調整することなしに、最適の最大許
容ゲ−ト電圧を保護電圧入力端子（CPU2のゲ−ト）に印
加するだけで、素子が動作している間は最大許容ゲ−ト
電圧以上の弾圧が入出力端子に印加されても入出力回路
が動作し、内部回路を保護することが出来るという効果
が得られる。If a high voltage is applied to the input terminal, it operates like a Shockley diode and protects the gate oxide film. During operation, when a maximum allowable gate voltage (for example, 20 V) is applied to the gate of CPU 2 (that is, protection voltage input terminal 9), the control circuit operates so that the protection circuit operates at an input voltage of, for example, 20 V or more. As described above, according to the present invention, by providing a protection voltage input terminal (9 in FIG. 1) using a CPU for an input / output protection circuit, the dimension or breakdown voltage of the protection circuit can be reduced. By simply applying the optimum maximum allowable gate voltage to the protection voltage input terminal (gate of CPU2) without fine adjustment of the voltage, the maximum allowable gate voltage may be higher than the maximum allowable gate voltage while the device is operating. Even if the repression is applied to the input / output terminal, the input / output circuit operates and the effect that the internal circuit can be protected can be obtained.
第１図は本発明による第１の実施例を示す等価回路図、
第２図は第１の実施例の半導体チップ断面図、第３図は
本発明による第２の実施例を示す等価回路図、第４図は
従来技術による第１の例としてPch、Nch MOS Trを用い
た場合の等価回路図、第５図は従来技術による第２の例
としてツェナダイオ−ドを用いた場合の等価回路図、第
６図は従来技術による第３の例としてショックレーダイ
オ−ドを用いた場合の等価回路図である。 １……入力端子、２……PUT、３……抵抗、４……Ｎ型
半導体基板、５……Ｐ型拡散層、６……Ｎ型拡散層、７
……N+拡散層、８……酸化膜、９……保護電圧入力端
子、10……抵抗、12……Pch MOS Tr、13……Nch MOS T
r、14……ツェナダイオ−ド、15……ショックレーダイ
オ−ドFIG. 1 is an equivalent circuit diagram showing a first embodiment of the present invention,
FIG. 2 is a sectional view of a semiconductor chip of the first embodiment, FIG. 3 is an equivalent circuit diagram showing a second embodiment of the present invention, and FIG. 4 is a first example of a Pch and Nch MOS transistor according to the prior art. FIG. 5 is an equivalent circuit diagram using a Zener diode as a second example of the prior art, and FIG. 6 is a Shockley diode as a third example of the prior art. FIG. 6 is an equivalent circuit diagram when using. DESCRIPTION OF SYMBOLS 1 ... Input terminal, 2 ... PUT, 3 ... Resistance, 4 ... N-type semiconductor substrate, 5 ... P-type diffusion layer, 6 ... N-type diffusion layer, 7
… N + diffusion layer, 8… Oxide film, 9… Protection voltage input terminal, 10… Resistance, 12… Pch MOS Tr, 13… Nch MOS T
r, 14 ... Zena diode, 15 ... Shockley diode
Claims (2)
又は出力端子と電源との間にアノード及びカソードが接
続されたPUTを有し、該PUTのゲートには前記電源の電圧
以上で、前記内部回路のブレークダウン電圧以下の電位
を印加することを特徴とする入出力保護回路。1. A PUT having an anode and a cathode connected between an input terminal or an output terminal connected to an internal circuit to be protected and a power supply, and a gate of the PUT having a voltage equal to or higher than the voltage of the power supply. An input / output protection circuit, wherein a potential lower than a breakdown voltage of the internal circuit is applied.
間にポリシリコン又は拡散で形成された抵抗を設けたこ
とを更に特徴とする請求項（１）に記載の入出力保護回
路。2. The input / output protection circuit according to claim 1, further comprising a resistor formed of polysilicon or diffusion between the gate of the PUT and an input or output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305346A JP3070095B2 (en) | 1990-11-09 | 1990-11-09 | I / O protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305346A JP3070095B2 (en) | 1990-11-09 | 1990-11-09 | I / O protection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177756A JPH04177756A (en) | 1992-06-24 |
| JP3070095B2 true JP3070095B2 (en) | 2000-07-24 |
Family
ID=17944009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2305346A Expired - Lifetime JP3070095B2 (en) | 1990-11-09 | 1990-11-09 | I / O protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070095B2 (en) |
-
1990
- 1990-11-09 JP JP2305346A patent/JP3070095B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04177756A (en) | 1992-06-24 |
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