JP3066048B2 - Semiconductor device - Google Patents

Semiconductor device

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JP3066048B2
JP3066048B2 JP2210119A JP21011990A JP3066048B2 JP 3066048 B2 JP3066048 B2 JP 3066048B2 JP 2210119 A JP2210119 A JP 2210119A JP 21011990 A JP21011990 A JP 21011990A JP 3066048 B2 JP3066048 B2 JP 3066048B2
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エルウィン、ポール、マイケル、ウェークフィールド
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エスジーエス―トムソン、マイクロエレクトロニクス、リミテッド
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は少くとも１個の半導体チップを囲むパッケー
ジを含む半導体装置、そのような半導体装置を製造する
方法、および夫々が複数の半導体チップを含む複数のパ
ッケージを含む半導体組立体を組立てる方法に関する。
特に本発明は多チップRAM組立体のパッケージに関す
る。Description: FIELD OF THE INVENTION The present invention relates to a semiconductor device including a package surrounding at least one semiconductor chip, a method of manufacturing such a semiconductor device, and a method for manufacturing a plurality of semiconductor chips. The present invention relates to a method of assembling a semiconductor assembly including a plurality of packages.
In particular, the present invention relates to a package for a multi-chip RAM assembly.

〔従来の技術〕[Conventional technology]

半導体産業においては異なる種類の半導体要素をパッ
ケージとするための多くの進歩がなされつつある。出力
要素およびピン数の大きい要素は新しいパッケージを備
えつつあり、そしてランダムアクセスメモリ（RAM）に
ついてのパッケージでは比較的範囲は狭いが同様に開発
されつつある。RAMはシステムの電子部分のコストの大
きな部分を占めるのであるからRAMのパッケージの進歩
が非常に望ましい。一般に容易に構成することが出来、
冷却が容易であり単位体積当りの性能が高いシステムを
構成することが望まれる。本出願人は処理チップをメモ
リと周辺チップに対してインタフェースするに必要な
「グルー（glue）」ロジック量を最少にすることにより
これら問題に対措する、１個のチップ上のマイクロコン
ピュータをすでに開発している（トランスピュータ（イ
ンモス（INMOS）リミテッドの登録商標）として知られ
ている）。これは単位体積当りの処理能力という点で著
しく有利である。このシングルチップマイクロコンピュ
ータ開発の改良の効果は、マイクロコンピュータシステ
ムの物理的なサイズと電力消費がこのシステムに用いら
れるRAMの数によりきまる傾向があるということであ
る。一般に、マイクロコンピュータとグルーロジックは
印刷回路板面積の15％を占めるにすぎず、残りの面積は
このシステムに必要なRAMにより占められる。Many advances are being made in the semiconductor industry to package different types of semiconductor elements. Output components and high pin count components are being provided with new packages, and packages for random access memory (RAM) are also being developed to a lesser extent but similarly. Advances in RAM packaging are highly desirable, as RAM accounts for a large portion of the cost of the electronic portion of the system. In general, it can be easily configured,
It is desired to configure a system that is easy to cool and has high performance per unit volume. Applicants have addressed these problems by minimizing the amount of "glue" logic required to interface the processing chip to memory and peripheral chips. Developed (known as Transputer (registered trademark of INMOS Limited)). This is a significant advantage in terms of throughput per unit volume. The benefit of this improved single-chip microcomputer development is that the physical size and power consumption of a microcomputer system tends to be dictated by the number of RAMs used in the system. In general, microcomputers and glue logic occupy only 15% of the printed circuit board area, with the remaining area occupied by the RAM required for this system.

多くのRAMパッケージが知られている。例えばデュア
ル−インラインパッケージ（DIP）、ジガザグパッケー
ジ（ZIP）、サーフェースマウントパッケージ（SOICま
たはSOJ）およびいわゆる「フリップチップ」ダイスか
ら知られている。そのようなパッケージの特別の例は印
刷回路板の25％以上のシリコン面積となるパッキング密
度を達成しており、このような密度は通常、薄膜または
厚膜フィルムと印刷回路技術を組合せるハイブリッドパ
ッケージング技術を用いてのみ達成される。Many RAM packages are known. For example, they are known from dual-in-line packages (DIP), zigzag packages (ZIP), surface mount packages (SOIC or SOJ) and so-called "flip chip" dies. A particular example of such a package achieves a packing density that is more than 25% of the silicon area of the printed circuit board, and such densities are typically found in hybrid packages that combine thin or thick film with printed circuit technology. This can only be achieved with the use of technics.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

フリップチップパッケージを除き、これら周知のパッ
ケージのすべては、チップからのリードのファンアウト
に大きな面積が必要であるという欠点を有する。更にRA
Mは両端にボンディングパッドを有する矩形のチップと
なる傾向があり、他方パッケージはその両側にリードを
有する傾向があるから、これらリードを直角にまわすに
はかなりの面積が必要である。フリップチップの設計で
はチップボンディングパッドからのファンアウトはチッ
プの面積内で行われるが、このパッケージの欠点は、そ
れがサーフェースマウントではなく、そのためパッケー
ジが印刷回路板の両側で組立てることが出来ないという
ことである。現在のサーフェースマウントパッケージで
あっても厚さを有するから板の両側のマウントには常に
理想的であるわけではない。この厚さは部分的にはリー
ドを本体の下に回しそしてまたパッケージの機械的な強
度を与えるためにパッケージに用いられるプラスチック
材料に充分な厚さを与えるために必要なものである。非
常に小型のいわゆる「VSOP」シングルRAMチップが三菱
により製造されており、パッケージの両端の微小なピッ
ト上に短いリードを有し、そしてその厚さは1mmであ
る。しかしながらVSOPパッケージは非常に小さいから殆
どのRAMチップはそれにフィットさせるには大きすぎ
る。またその薄いことによりチップとパッケージの外面
との間の熱的な通路が非常に短いという利点はあるがそ
の表面積のためにパッケージからの熱消散が大きいパッ
ケージよりも小さい。With the exception of flip-chip packages, all of these known packages have the disadvantage of requiring a large area for fanout of leads from the chip. Further RA
Since M tends to be rectangular chips with bonding pads at both ends, while packages tend to have leads on both sides, turning these leads at right angles requires a significant area. In a flip-chip design, fan-out from the chip bonding pads is done within the area of the chip, but the disadvantage of this package is that it is not a surface mount, so the package cannot be assembled on both sides of the printed circuit board That's what it means. Even current surface mount packages are not always ideal for mounting on both sides of the board because of their thickness. This thickness is necessary in part to allow the leads to be routed under the body and also to provide sufficient thickness to the plastic material used in the package to provide mechanical strength to the package. A very small so-called "VSOP" single RAM chip is manufactured by Mitsubishi, has short leads on tiny pits at both ends of the package, and is 1 mm thick. However, VSOP packages are so small that most RAM chips are too large to fit. It also has the advantage of having a very short thermal path between the chip and the outer surface of the package due to its thinness, but due to its surface area it dissipates less heat from the package than large packages.

本発明の目的は従来のこれら問題を解決すること、お
よび従来のパッケージより体積が小さく、従来と比較し
て改良された熱放散を行うことの出来るパッケージを提
供することである。It is an object of the present invention to solve these conventional problems and to provide a package which is smaller in volume than conventional packages and which can provide improved heat dissipation as compared with the conventional ones.

〔課題を解決するための手段〕[Means for solving the problem]

本発明は、少なくとも一部が複数のチップボンディン
グパッド（36）を有する少なくとも一つの半導体チップ
（４）と、少なくとも一つの半導体チップ（４）を収納
するパッケージ（6,14）と、パッケージ（6,14）の外側
方向に延び複数のアウターリード（12）に接続される第
１レベルのインターコネクトと、少なくとも一つの半導
体チップ（４）上に配置され前記第１レベルのインター
コネクト上に形成されたコンタクト（30）の中から選択
されたコンタクト（30）をチップボンディングパッド
（36）を電気的に接続する手段（38）を構成する第２レ
ベルのインターコネクトと、を備えた半導体装置におい
て、 前記第２レベルのインターコネクトは、前記第１レベル
のインターコネクトの上方に配置され、 前記第１レベルのインターコネクトは、パッケージ
（6,14）内の少なくとも一つの半導体チップ（４）を覆
うとともに、絶縁材料からなる２つの層（24,26）の間
に形成された複数の導電トラック（20）を有する印刷回
路（８）を有し、 前記複数の導電トラック（20）は、前記印刷回路
（８）の相対する両端部のアウターリード列の間に延在
し、 少なくとも一つの前記半導体チップ（４）から離れた
位置にあり、絶縁材料からなる２層のうち１層（26）
は、導電トラック（20）のボンディングパッドを有する
前記コンタクト（30）を露出させる孔（28）か、あるい
は、前記コンタクト（30）の形成のために延在する導電
トラック（92）の導電ビア（96）を有し、 前記電気的に接続する手段（38）のそれぞれは、絶縁
材料からなる前記層（26）上に延在して、対応するボン
ディングパッド（30）と対応するチップボンディングパ
ッド（36）とを接続する複数の前記ボンディングワイヤ
（38）か、あるいは、絶縁材料からなる前記層（44）上
に延在して、対応するビア（96）と対応するチップボン
ディングパッド（98）とを接続する導電リード列（10
0）を有することを特徴とする半導体装置である。The present invention relates to at least one semiconductor chip (4) having at least a part of a plurality of chip bonding pads (36), a package (6, 14) containing at least one semiconductor chip (4), and a package (6). , 14) extending outward and connected to the plurality of outer leads (12), and a contact disposed on at least one semiconductor chip (4) and formed on the first level interconnect. A second level interconnect forming a means (38) for electrically connecting a contact (30) selected from (30) to the chip bonding pad (36); A level interconnect is located above the first level interconnect, wherein the first level interconnect comprises: A printed circuit (20) covering at least one semiconductor chip (4) in a package (6, 14) and having a plurality of conductive tracks (20) formed between two layers (24, 26) of insulating material; 8), wherein the plurality of conductive tracks (20) extend between outer lead rows at opposite ends of the printed circuit (8) and are separated from at least one of the semiconductor chips (4). One of two layers of insulating material in place (26)
Is a hole (28) exposing said contact (30) having a bonding pad of a conductive track (20) or a conductive via (92) of a conductive track (92) extending to form said contact (30). 96), wherein each of the means for electrically connecting (38) extends on the layer (26) made of an insulating material to correspond to a corresponding bonding pad (30) and a corresponding chip bonding pad ( 36) or a plurality of said bonding wires (38) or extending over said layer (44) of insulating material to form a corresponding via (96) and a corresponding chip bonding pad (98). To connect the conductive lead rows (10
0).

〔実施例〕〔Example〕

第１図は本発明の第１実施例による半導体チップパッ
ケージ２を示す。半導体チップパッケージ２は４個のRA
Mチップ４列を含む。夫々のチップ４の下側はパッケー
ジ２のベースをなす熱伝導性シート６に接続される。一
般にベース６は金属である。この明細書では「印刷回
路」とは絶縁材料上に支持される複数の導電性トラック
を意味する。この実施例では印刷回路８はフレキシブル
であり、例えばポリイミドまたはエポキシである２層の
絶縁層間に挟まれた、例えば銅のトラック20のアレイの
ような回路の導電層を含む。フレキシブルな印刷回路８
の両端には外側リード12が設けてあり、これらリードは
パッケージを装着する印刷回路板（図示せず）への接続
のためのものであってフレキシブルな印刷回路８の導電
トラック20の露出により形成される。リッド14が印刷回
路８に重なりそしてベース６と同じ寸法を有する。ベー
ス６とリッド14は周辺フランジを有し、これらフランジ
は相補的な整合用のペグ16と孔18を有し、これらがベー
ス６とリッド14を互いに整合して正確に配置しうるよう
にしてシールされたパッケージ２を形成する。ベース６
とリッド14はその整合した周辺の表面に沿ってシリコン
接着剤で互いに接着されてパッケージのシールを行う。
パッケージ２の内部はその電気的接続を覆いチップへの
湿気の侵入に対する保護を与える材料（図示せず）を含
むことが出来る。そのような材料は例えばハイブリッド
パッケージに用いられる「グローブトップ（glov to
p）」エポキシあるいは非ハーメチック容器に含まれる
自己ヒール（heal）ゲルのような従来のモールド材料で
ある。FIG. 1 shows a semiconductor chip package 2 according to a first embodiment of the present invention. The semiconductor chip package 2 has four RAs
Includes 4 rows of M chips. The lower side of each chip 4 is connected to a heat conductive sheet 6 forming the base of the package 2. Generally, the base 6 is a metal. As used herein, "printed circuit" refers to a plurality of conductive tracks supported on an insulating material. In this embodiment, the printed circuit 8 is flexible and includes a conductive layer of a circuit, such as an array of copper tracks 20, for example, sandwiched between two insulating layers, for example, polyimide or epoxy. Flexible printed circuit 8
Are provided at both ends with outer leads 12 for connection to a printed circuit board (not shown) on which the package is mounted and formed by exposing the conductive tracks 20 of the flexible printed circuit 8. Is done. A lid 14 overlaps the printed circuit 8 and has the same dimensions as the base 6. The base 6 and the lid 14 have peripheral flanges which have complementary alignment pegs 16 and holes 18 so that they can align the base 6 and the lid 14 accurately with one another. Form a sealed package 2. Base 6
The lid 14 and the lid 14 are adhered to each other with a silicone adhesive along their aligned peripheral surfaces to seal the package.
The interior of the package 2 can include a material (not shown) that covers its electrical connections and provides protection against the ingress of moisture into the chip. Such materials are used, for example, in glove tops (glov to
p) "A conventional molding material such as an epoxy or a self-heal gel contained in a non-hermetic container.

第２〜５図はフレキシブル印刷回路８に対するチップ
４の電気的接続を示す。印刷回路８は導電性トラック20
のアレイを含み、その夫々が１個以上のチップ４へと横
にそして両側のリード12間に伸びている。夫々のトラッ
ク20はその機能によりパッケージ２の端部の１個の外側
リード12に、あるいは両端の一対の外側リード12に接続
する。これらトラック20は、フレキシブル回路８の、チ
ップ４の行列の上の部分に並列にそしてその両端が拡が
り他の外側リード12に接続しうるようになっている。１
列16個の外側リード12が印刷回路８の夫々の端部10に設
けてある。他の実施例では１列20個の外側リードが夫々
の端部に設けられる。印刷回路８の夫々の端部10は更い
整合孔22を有し外側リード12が印刷回路板（図示せず）
の夫々のコンタクトに正確に整合しうるようにしてい
る。上記した印刷回路８は導電性トラック20を含み、こ
れらトラックは下側絶縁層24と上側絶縁層26の間に挟ま
れており、この層24はトラック20とチップ４の間であ
り、層26はトラック20をカバーする。上側層26は多数の
開口28を有し、夫々の開口がボンディングパッド30を露
出させている。各チップ４の端部32,34は夫々周知のよ
うに一列のチップボンディンクパッド36を有する。各チ
ップボンディングパッド36はこのフレキシブルな回路の
ボンディングパッド30の夫々に、両ボンディングパッド
36,30に両端で接続するワイヤ38により接続する。ボン
ディングワイヤ38は、第２レベルのインターコネクトを
構成し、この第２レベルのインターコネクトは、フレキ
シブルな印刷回路８で構成される第１レベルのインター
コネクトの上方に配設される。印刷回路８は、トラック
20、下側絶縁層24、および上側絶縁層26を有する。これ
らインタコネクトは、短絡を回避するためにボンディン
グワイヤ38の上には他のボンディングワイヤ38が重なら
ないようになっている。更に、トラックが回路８の上側
絶縁層26でカバーされるから、トラック20に偶発的に接
触することによりボンディングワイヤ38の短絡の可能性
はない。図示の例ではフレキシブルな印刷回路８の幅は
それに充分な機械的強度を与えるために夫々のチップ４
の長さより大とされている。第４図に示すように、フレ
キシブルな印刷回路８の絶縁層24,26中のチップボンデ
ィングパッド36の各列を覆う位置に方形の孔40,42,44が
形成される。これらの孔40,42,44を介して上方にボンデ
ィングワイヤ36が延び、これにより、フレキシブルな印
刷回路８の上方にボンディングワイヤ36が延びて各ボン
ディングパッド30に接続される。他の実施例ではチップ
ボンディングパッドの上に一群の間隔をとった孔または
スロットが設けられる。これは機械的により安定なフレ
キシブル印刷回路をつくるものである。更にそのような
間隔をもった孔は、本発明を、四辺のすべてにチップボ
ンディングパッドを有する集積回路のパッケージに用い
るときに必要なものである。2 to 5 show the electrical connection of the chip 4 to the flexible printed circuit 8. FIG. The printed circuit 8 is a conductive track 20
, Each extending laterally into one or more chips 4 and between the leads 12 on each side. Each track 20 is connected by its function to one outer lead 12 at the end of the package 2 or to a pair of outer leads 12 at both ends. These tracks 20 extend in parallel with the upper part of the matrix of chips 4 of the flexible circuit 8 and extend at both ends so that they can be connected to other outer leads 12. 1
Sixteen rows of outer leads 12 are provided at each end 10 of the printed circuit 8. In another embodiment, 20 outer leads in a row are provided at each end. Each end 10 of the printed circuit 8 has a further alignment hole 22 and the outer leads 12 are connected to a printed circuit board (not shown).
To accurately match each of the contacts. The printed circuit 8 described above includes conductive tracks 20, which are sandwiched between a lower insulating layer 24 and an upper insulating layer 26, which is between the track 20 and the chip 4, Covers truck 20. The upper layer 26 has a number of openings 28, each opening exposing a bonding pad 30. The ends 32, 34 of each chip 4 each have a row of chip bonding pads 36, as is well known. Each chip bonding pad 36 is connected to each bonding pad 30 of this flexible circuit,
36 and 30 are connected by wires 38 connected at both ends. The bonding wires 38 constitute a second level interconnect, which is disposed above the first level interconnect comprising the flexible printed circuit 8. The printed circuit 8 is a track
20, a lower insulating layer 24, and an upper insulating layer 26. In these interconnects, another bonding wire 38 is not overlapped on the bonding wire 38 to avoid a short circuit. Furthermore, since the tracks are covered by the upper insulating layer 26 of the circuit 8, there is no possibility of a short circuit of the bonding wire 38 by accidental contact with the tracks 20. In the example shown, the width of the flexible printed circuit 8 is different for each chip 4 to give it sufficient mechanical strength.
It is larger than the length. As shown in FIG. 4, rectangular holes 40, 42, 44 are formed in the insulating layers 24, 26 of the flexible printed circuit 8 at positions covering the respective rows of the chip bonding pads 36. The bonding wires 36 extend upward through these holes 40, 42, 44, whereby the bonding wires 36 extend above the flexible printed circuit 8 and are connected to the respective bonding pads 30. In another embodiment, a group of spaced holes or slots are provided above the chip bonding pads. This creates a mechanically more stable flexible printed circuit. Further, such spaced holes are necessary when the present invention is used in integrated circuit packages having chip bonding pads on all four sides.

第５図はチップ４への接続前の薄いフレキシブルな印
刷回路８を含む長いストリップ45の一部のレイアウトを
概略的に示す。説明の便宜上、この印刷回路に形成され
る孔は示していない。しかしながら、この印刷回路はそ
れのパッケージベースに対する整合を可能にするための
整合孔を備えてもよい。このストリップはトラック20と
ボンディングパッド30を含む中央領域46からなる。この
ストリップ45はまたその両端に外側リード12を含む。こ
のストリップ45の部分の両端でリード12に接続している
のはテスト回路48の領域であり、これら領域は印刷回路
８がボンディングワイヤ38によりチップ４に接続されて
いるときパッケージとなった半導体装置の動作をテスト
するために用いられる。中央領域46は更にそれを機械的
に支持する銅の対向する長い領域50を含む。この中央お
よびテスト領域46,48の両横側は支持領域54までとなっ
ており、これら支持領域54は送り孔56の列を有し、これ
ら列56により印刷回路８が連続製造プロセスにおける製
造ラインに沿って送られうるようになっている。一般に
一列の印刷回路８を有する長いストリップが設けられ
る。チップ４がパッケージされてテストされた後に、テ
スト領域48と支持領域54が除去されて第２図に示す最終
の印刷回路８が得られるようにする。FIG. 5 schematically shows the layout of a part of a long strip 45 containing a thin flexible printed circuit 8 before connection to the chip 4. Holes formed in the printed circuit are not shown for convenience of explanation. However, the printed circuit may be provided with alignment holes to allow its alignment to the package base. This strip consists of a central area 46 containing the tracks 20 and the bonding pads 30. The strip 45 also includes outer leads 12 at its ends. Connected to the leads 12 at both ends of this strip 45 is the area of the test circuit 48, which is the semiconductor device that was packaged when the printed circuit 8 was connected to the chip 4 by the bonding wires 38. Used to test the operation of The central region 46 further includes opposing long regions 50 of copper that mechanically support it. The central and both lateral sides of the test areas 46, 48 extend to support areas 54, which have rows of perforations 56, by means of which the printed circuit 8 can be used in a production line in a continuous manufacturing process. It can be sent along. Generally a long strip with a row of printed circuits 8 is provided. After the chip 4 has been packaged and tested, the test area 48 and the support area 54 are removed so that the final printed circuit 8 shown in FIG. 2 is obtained.

第６〜８図は本発明の第２実施例による半導体チップ
パッケージを示す。半導体パッケージ70は例えば金属の
ベース72からなり、このベースに一列の半導体チップ74
が接着される。図示の例では４個のRAMチップ74からな
る列が与えられれいる。印刷回路76はこのチップ74の列
に重なる。このフレキシブルな印刷回路76は矩形の支持
部材78により支持され、この部材はパッケージ70内でそ
の周辺側壁を構成する。リッド80がこの側壁78とベース
72に重なる。このベース72とリッド80は側壁78にシール
接着してパッケージ70の内側のチップ74をシールする。
この薄いフレキシブルな印刷回路76はパッケージ70の長
手方向の両端から外向きに伸びており、そしてその両端
82に一列の上向きの外側リード84を有する。印刷回路76
の端部82は更にパッケージ70を印刷回路板（図示せず）
に正確に装着しうるようにするための整合孔86を有す
る。この実施例においては印刷回路76は第１の実施例と
は異なる構成を有し、そしてチップボンディングパッド
を印刷回路76に電気的に接続するためには異なった手段
が用いられる。第７、第８図に示すように、印刷回路76
は多層テープを用いる。印刷回路76はチップ74の上面90
に対して配置される下側絶縁層88を含む。例えば銅の導
電性トラック92の平行アレイが下側絶縁層88の上に配置
される。トラック92は第１の実施例におけるトラック20
と同様であり、印刷回路76の端部82で夫々の外側リード
84に接続する。選ばれた位置において夫々のトラック92
は上向きの導電路96を有し、この電路は上側絶縁層94を
貫通する。夫々の電路96のテープキャリアボンディング
（TAB）内側リード100により夫々のチップボンディング
パッド98に接続する。この内側リード100は夫々の電路9
6から上側絶縁層94にわたり伸びており、チップボンデ
ィングパッド98に接合される。フレキシブルな印刷回路
76の絶縁層88,94には、チップボンディングパッド98の
位置に対応して孔が設けられ、これらの孔は、第１の実
施形態の孔40,42,44と同様の目的で用いられる。第７図
はトラック92とチップボンディングパッド98の間の接続
を概略的に示している。但し、これらTAB内側リードは
第７図に示す細いワイヤ状のコネクタを必要とせず、チ
ップボンディングパッド98に接合するその端部が充分な
機械的強度をもつように狭いストリップからなってい
る。第７図から明らかなように印刷回路76の絶縁層88,9
4はパッケージの全幅にわたり伸びて印刷回路76の機械
的強度を増加させるものである。6 to 8 show a semiconductor chip package according to a second embodiment of the present invention. The semiconductor package 70 includes, for example, a metal base 72, and a row of semiconductor chips 74
Are adhered. In the illustrated example, a row of four RAM chips 74 is provided. The printed circuit 76 overlaps this row of chips 74. The flexible printed circuit 76 is supported by a rectangular support member 78, which in package 70 constitutes its peripheral side wall. Lid 80 is the side wall 78 and base
Overlaps 72. The base 72 and the lid 80 are sealed to the side wall 78 to seal the chip 74 inside the package 70.
This thin flexible printed circuit 76 extends outwardly from the longitudinal ends of the package 70 and
82 has a row of upwardly directed outer leads 84. Printed circuit 76
The end 82 further connects the package 70 to a printed circuit board (not shown).
It has an alignment hole 86 so that it can be accurately mounted on the device. In this embodiment, the printed circuit 76 has a different configuration than the first embodiment, and different means are used to electrically connect the chip bonding pads to the printed circuit 76. As shown in FIG. 7 and FIG.
Uses a multilayer tape. The printed circuit 76 is the upper surface 90 of the chip 74
And a lower insulating layer 88 disposed with respect to A parallel array of, for example, copper conductive tracks 92 is disposed on lower insulating layer 88. The track 92 is the track 20 in the first embodiment.
And the outer leads at the end 82 of the printed circuit 76.
Connect to 84. Each track 92 at a selected location
Has an upwardly directed conductive path 96, which passes through the upper insulating layer 94. Each electrical path 96 is connected to a respective chip bonding pad 98 by a tape carrier bonding (TAB) inner lead 100. This inner lead 100 is
It extends from 6 to the upper insulating layer 94 and is joined to the chip bonding pad 98. Flexible printed circuit
Holes are provided in the insulating layers 88, 94 of 76 corresponding to the positions of the chip bonding pads 98, and these holes are used for the same purpose as the holes 40, 42, 44 of the first embodiment. FIG. 7 schematically shows the connection between the track 92 and the chip bonding pad 98. However, these TAB inner leads do not require the thin wire-shaped connector shown in FIG. 7, and are formed of narrow strips so that the ends joined to the chip bonding pads 98 have sufficient mechanical strength. As is apparent from FIG. 7, the insulating layers 88 and 9 of the printed circuit 76 are formed.
4 extends over the entire width of the package to increase the mechanical strength of the printed circuit 76.

本発明による半導体チップパッケージに関連する技術
例を第９図により説明する。第９図は第８図と同様に、
チップボンディングパッド116に電気的に接続する導電
性トラック114を有するフレキシブルな印刷回路112を支
持するチップ110の側面を概略的に示す。印刷回路112は
第６図に示すと同様にパッケージに装着される。印刷回
路112は第７図の第２実施例と同様にその端部にボンデ
ィングパッドと整合孔（図示せず）を有する。印刷回路
112はチップ110の上面に対向して配置される下側絶縁層
118からなる。上側絶縁層122は下側絶縁層118の上にあ
って、その上面に一連の銅のような導電材料からなる長
手方向に伸びた平行のトラック114を支持する。トラッ
ク114の選ばれた位置に電路124が設けられ、これが上側
絶縁層122を通り下向きに伸びる。電路124は、印刷回路
112の長手方向の縁まで伸びる、横方向の導電状コネク
タ126の一端に接続する。コネクタ126の自由端128には
半田盛上げ部（以下半田部という）130が設けられ、こ
の半田が夫々のチップボンディングパッド116に半田づ
けされる。上側絶縁層122は下側絶縁層118よりも横方向
に長く延び、この上側絶縁層122は、対応するチップボ
ンディングパッド116の上方に配置されるコネクタ126の
端部128と半田部130とで機械的に支持される。第９図の
構成は「フリップチップ」構成である。A technical example related to the semiconductor chip package according to the present invention will be described with reference to FIG. FIG. 9 is similar to FIG.
1 schematically illustrates a side view of a chip 110 supporting a flexible printed circuit 112 having conductive tracks 114 that electrically connect to chip bonding pads 116; The printed circuit 112 is mounted on the package as shown in FIG. The printed circuit 112 has a bonding pad and an alignment hole (not shown) at its end, as in the second embodiment of FIG. Printed circuit
112 is a lower insulating layer disposed opposite the upper surface of the chip 110
Consists of 118. The upper insulating layer 122 is on the lower insulating layer 118 and supports on its upper surface a series of longitudinally extending parallel tracks 114 of a conductive material such as copper. An electric path 124 is provided at a selected position of the track 114, and extends downward through the upper insulating layer 122. The electric circuit 124 is a printed circuit
It connects to one end of a lateral conductive connector 126 that extends to the longitudinal edge of 112. The free end 128 of the connector 126 is provided with a solder raised portion (hereinafter referred to as a solder portion) 130, and this solder is soldered to each chip bonding pad 116. The upper insulating layer 122 extends laterally longer than the lower insulating layer 118, and the upper insulating layer 122 is mechanically connected to the end 128 of the connector 126 and the solder portion 130 disposed above the corresponding chip bonding pad 116. Supported. The configuration of FIG. 9 is a "flip chip" configuration.

第１、６図で述べたベースとリッドの構造は第３、
８、９図で示すように、印刷回路とそれとチップとの間
の電気的接続の構成に直接依存するものではない。従っ
て、第１図のベース／リッド組立体は第２の実施例およ
び第９図に示す関連技術例ではオプションとして使用出
来、第６図のベース／リッド組立体は第１および第９図
に示す関連技術例にオプションとして使用出来る。The structure of the base and lid described in FIGS.
As shown in FIGS. 8 and 9, it does not depend directly on the configuration of the printed circuit and the electrical connection between it and the chip. Accordingly, the base / lid assembly of FIG. 1 can be used as an option in the second embodiment and the related art example shown in FIG. 9, and the base / lid assembly of FIG. 6 is shown in FIGS. 1 and 9. Can be used as an option for related technology examples.

上記した夫々の実施例において、フレキシブルな印刷
回路は他の導電層および絶縁層を更に有してチップ列の
上に伸びる電力供給および接地のための面を与えてもよ
い。この接地面はRAMを薄い印刷回路にまたがる信号に
より生じるノイズに対してシールドすると共にロジック
の基準および電源電圧に対する低インダクタンスの電路
を与えるように作用する。第５図ではこの印刷回路の接
地面のアウトラインを140で示してある。必要であれば
第１の実施例におけるボンディングワイヤは米国特許第
4744008号に示されるようにパッケージ内のコンデンサ
のデカップリングを可能にするように配置しうる。In each of the embodiments described above, the flexible printed circuit may further include other conductive and insulating layers to provide power and ground planes extending over the chip rows. This ground plane serves to shield the RAM from noise caused by signals across thin printed circuits and to provide a low inductance path to the logic reference and supply voltages. In FIG. 5, the outline of the ground plane of the printed circuit is indicated by 140. If necessary, the bonding wire in the first embodiment may be
It can be arranged to allow decoupling of capacitors in the package as shown in US Pat. No. 4,744,008.

以上第１〜９図に示す二つの実施例と関連技術例の夫
々において、夫々のチップの下側はパッケージのベース
となる熱伝導性のシートに接着される。このシートはチ
ップ間の熱を拡散させてすべてのチップの温度差が２〜
３度以内となるようにしている。このシートはまたパッ
ケージの外面に対し極めて短い熱伝導路を与える。この
シート用の材料としては金属が好適であり、この場合に
はすぐれた機械的な強度が与えられ、それにより従来の
パッケージ用のプラスチックを用いて達成しうるよりも
薄い、機械的に安定なパッケージが与えられる。一般
に、パッケージのベースは約0.038cmの厚さのアルミニ
ウムでつくることが出来る。このベースを構成する熱伝
導性のシートはパッケージが印刷回路板に組み付けられ
るときのパッケージの頂部として実際に扱われる。前述
したようにフレキシブルな印刷回路上の外側リードは印
刷回路板に接続され、その結果、チップの接着するパッ
ケージベースはパッケージの印刷回路板から離れた側に
配置されることになる。パッケージの外面は空気に直接
触れそして隣接する冷却手段の表面に熱を放散すること
が出来るから、これはチップからその外面への短い熱伝
導路を与えるものである。従来のヒートシンクを用いる
場合のごとくして熱伝導性シートのブラック陽極酸化ま
たは塗布すること、およびそのシートへのフィンの付加
によるごとくして大きな表面積を与えることにより熱放
射を改善しうる。このパッケージの構成は印刷回路の外
側リードの向きを印刷回路の絶縁積層体を除去すること
なく印刷回路板に半田づけしうるようなものとする。こ
れにより、パッケージのリードが互いに正確に整合し、
従来のパッケージリードのもろさの問題を解決する。更
に、、１つのパッケージに多数のチップを組込むから、
パッケージはそれらチップからの熱を放散するのに充分
な大きさのものである。通常、回路装置はパッケージ内
の１個または２個のチップが一つの与えられた時点で活
性となり、それら活性のチップに対し４個のチップの有
効ヒートシンク容量を与えうるように構成される。In each of the two embodiments shown in FIGS. 1 to 9 and the related art example, the lower side of each chip is bonded to a heat conductive sheet serving as a package base. This sheet spreads the heat between the chips so that the temperature difference between all chips
It is within 3 degrees. This sheet also provides a very short heat conduction path to the outer surface of the package. The preferred material for the sheet is metal, which provides excellent mechanical strength, thereby providing a thinner, mechanically stable material than can be achieved with conventional packaging plastics. Package is given. Generally, the base of the package can be made of about 0.038cm thick aluminum. The thermally conductive sheet making up this base is actually treated as the top of the package when the package is assembled to a printed circuit board. As described above, the outer leads on the flexible printed circuit are connected to the printed circuit board, so that the package base to which the chip adheres is located on the side of the package remote from the printed circuit board. This provides a short heat conduction path from the chip to its outer surface, since the outer surface of the package can directly contact air and dissipate heat to the surface of the adjacent cooling means. Thermal radiation may be improved by black anodizing or coating the thermally conductive sheet as with a conventional heat sink, and by providing a large surface area as by the addition of fins to the sheet. The configuration of the package is such that the orientation of the outer leads of the printed circuit can be soldered to the printed circuit board without removing the insulating laminate of the printed circuit. This ensures that the package leads align exactly with each other,
Solving the problem of fragility of conventional package leads. Furthermore, because many chips are incorporated in one package,
The packages are large enough to dissipate the heat from the chips. Typically, the circuit arrangement is configured such that one or two chips in the package become active at a given time and provide the active chips with an effective heat sink capacity of four chips.

従来の技術と比較しての本発明によるパッケージの熱
特性の改善を定量的に示すことは困難であるが、チップ
とそのまわりの冷却空気との間に温度差に著しい改善が
ある。この熱の拡散からより大きな効果が得られるので
あり、すなわち、RAMの内の１個が100％デューティサイ
クルでアクセスされ他がスタンバイとなるとすると、連
続的にアクセスされているこのRAMの温度は、単独にパ
ッケージされたRAMが25％のデューティサイクルで動作
するときとほぼ同じになることになる。その理由は熱が
４個のRAMチップ全体に拡散するためである。チップ温
度が僅かに低下してもそのチップの信頼性は大きく改善
されることになる。すなわち動作温度が高くなる程チッ
プの寿命が短くなるからであり、従って、本発明のパッ
ケージはRAMの信頼性を改善するものである。この熱的
は改善はまた、MOS回路が低速になり、そして増大した
温度における漏れ電流が大きくなるから、コストそして
または性能において利点を与える。従って、本発明のパ
ッケージは改善されたヒートシンク容量を与えることが
出来るから、RAMの性能は従来技術と比較して改善され
る。Although it is difficult to quantify the improvement in the thermal properties of the package according to the invention compared to the prior art, there is a significant improvement in the temperature difference between the chip and the cooling air around it. The greater effect is obtained from this heat spreading, i.e., if one of the RAMs is accessed at 100% duty cycle and the other is in standby, the temperature of the continuously accessed RAM is: This would be about the same as when a separately packaged RAM operates at a 25% duty cycle. The reason for this is that heat spreads throughout the four RAM chips. Even if the temperature of the chip is slightly lowered, the reliability of the chip is greatly improved. That is, the higher the operating temperature, the shorter the life of the chip. Therefore, the package of the present invention improves the reliability of the RAM. This thermal improvement also offers advantages in cost and / or performance since MOS circuits are slower and the leakage current at increased temperatures is greater. Therefore, the performance of the RAM is improved compared to the prior art, because the package of the present invention can provide improved heat sink capacity.

本発明のパッケージではチップの活性回路に重なる薄
い印刷回路により互いにそして外側リードに接続する。
これはパッケージが印刷回路板上に組込まれるときにパ
ッケージをそれに接続するに必要なリードの数を大幅に
減少させる。例えば、従来技術では、４個の夫々24本の
リードを有するパッケージからなる４個のラムの組立体
に必要なリードの数は96個であるが本発明では４個のRA
Mを含む１個のパッケージについて32個のリードでよ
い。更に、このリード数の減少は、回路板上の半田付点
の数が本発明の多チップRAMパッケージを用いると減少
するから従来技術と比較して信頼性を向上させる。The package of the present invention is connected to each other and to the outer leads by a thin printed circuit that overlies the active circuit of the chip.
This greatly reduces the number of leads required to connect the package to a package when it is mounted on a printed circuit board. For example, in the prior art, the number of leads required for an assembly of four rams consisting of four packages each having twenty-four leads is 96, but in the present invention four RAs are required.
Only 32 leads are required for one package including M. Furthermore, the reduction in the number of leads improves the reliability compared to the prior art because the number of solder points on the circuit board is reduced when the multi-chip RAM package of the present invention is used.

図示の実施例の夫々において、パッケージのリードの
正確な整合が、必要であれば利用してもよいがパターン
認識装置を必要とせずに印刷回路板との整合をもたらす
ように、パッケージのリードに隣接して機械的な整合孔
（tooling hole）が設けてある。この薄い印刷回路の絶
縁積層体を、支持のないリードを与えるべく除去すると
すれば、これらの整合孔が銀にさし込まれ、電力および
接地端子用に特に適した幅の広いリードが実際上得られ
る。In each of the illustrated embodiments, precise alignment of the package leads is provided to the package leads so as to provide alignment with the printed circuit board, which may be utilized if desired, but without the need for a pattern recognizer. An adjacent mechanical tooling hole is provided. If the insulating laminate of the thin printed circuit were to be removed to provide unsupported leads, these matching holes would be plugged into the silver, making a wide lead practically suitable for power and ground terminals. can get.

更に、本発明のパッケージはパッケージサイズの減少
という従来技術に対する大きな利点を与える。図示の実
施例では４個のRAMがパッケージ内に密接して組込まれ
ており、そして、印刷回路はこれらRAMに重なるから、
これがパッケージの全体の寸法を著しく小さくする。例
えば第１、２図の実施例では2.64cm×1.30cm×0.19cmの
パッケージに、組合わされて256K×４のスタチックRAM
となる４個の64K×４スタチックRAMが組込まれる64K×4
RAMについて従来の最少のものはいわゆるSOJサーフェー
マウントパッケージであり、その寸法は1.54cm×0.86cm
×0.33cmであって、そのようなもの４個が3.18cm×1.84
cmの印刷回路面積（要素間に最小ギャップを与えるもの
として）を占めることになる。このように、本発明によ
るパッケージはそのような従来のパッケージに比較し
て、約1.7倍の面積的改善を与える。この面積における
改善はいわゆる「ガルウィング」形のリード（すなわち
リードがパッケージの端部から出てPCBのレベルに向け
て折り下げられるがパッケージの下には折り返されな
い）を使用するにも拘らず達成される。本発明に用いら
れる「ガルウィング」形のリードはSOJパッケージと比
較して簡単に検査しうる半田付点をもたらす。本発明に
より達成される厚さの減少は従来と比較して約1.7倍の
改善を示し、従来と比較して本発明のパッケージの体積
的な改善は約３倍である。特に、印刷回路板の半田側上
従来の半田付け点の高さである0.254cmより小さい厚さ
における改善により、本発明のパッケージは殆ど任意の
印刷回路板の半田側に組込みうるものとなる。この厚さ
の減少による他の利点は両側に本発明のRAMパッケージ
を有する厚さ0.127cmのメモリ板の厚さが0.508cmになる
ことであり、これは標準的なデュアルインラインパッケ
ージ（DIP）の厚さである。In addition, the package of the present invention offers significant advantages over the prior art, such as reduced package size. In the embodiment shown, four RAMs are closely integrated in the package, and the printed circuit overlaps these RAMs,
This significantly reduces the overall dimensions of the package. For example, in the embodiment shown in FIGS. 1 and 2, a static RAM of 256K × 4 is combined with a package of 2.64 cm × 1.30 cm × 0.19 cm.
64K × 4 with four 64K × 4 static RAMs
The smallest conventional RAM is the so-called SOJ surface mount package, which measures 1.54 cm x 0.86 cm
× 0.33cm, 4 such are 3.18cm × 1.84
It will occupy a printed circuit area of cm (giving the minimum gap between elements). Thus, the package according to the invention provides an area improvement of about 1.7 times compared to such a conventional package. Improvements in this area are achieved despite the use of so-called "gull-wing" shaped leads (ie, the leads exit the package edge and are folded down to the level of the PCB but not under the package) Is done. The "gull wing" type leads used in the present invention provide solder points that are easier to inspect as compared to SOJ packages. The thickness reduction achieved by the present invention represents about a 1.7-fold improvement over the prior art, and the volume improvement of the package of the present invention is about three-fold over the prior art. In particular, the improvement in thickness below the conventional solder point height of 0.254 cm on the solder side of the printed circuit board allows the package of the present invention to be incorporated on the solder side of almost any printed circuit board. Another advantage of this thickness reduction is that the 0.127 cm thick memory plate with the RAM package of the present invention on both sides has a thickness of 0.508 cm, which is the standard dual in-line package (DIP). Is the thickness.

第２の実施例ではテープキャリアボンディング（TA
B）用に用いられるようなフレキシブルな回路テープが
用いられる。本発明のこのパッケージは、TABテープは
チップに重なるために従来のTABプロセスにおけるより
もフレキシブル回路テープの面積のより有効な利用を可
能にする。TABテープが本発明により用いられるとする
と、パッケージはスタチックなバーンインを用いた連続
的な組込みおよびテストによりつくることが出来、最終
製品のコストを減少させる。これについては後述する。In the second embodiment, tape carrier bonding (TA
A flexible circuit tape as used for B) is used. This package of the present invention allows for more efficient utilization of the area of the flexible circuit tape than in conventional TAB processes because the TAB tape overlaps the chips. Assuming that TAB tape is used according to the present invention, the package can be made by continuous assembly and testing using static burn-in, reducing the cost of the final product. This will be described later.

上記二つの実施例と関連技術例では本発明のパッケー
ジ内に複数の半導体メモリチップを用いているが、本発
明のパッケージは任意の形式の集積回路を単独にパッケ
ージしまたは多数の集積回路を１つのパッケージにする
ために用いることが出来る。In the above two embodiments and the related art examples, a plurality of semiconductor memory chips are used in the package of the present invention. However, the package of the present invention may be a single package of an integrated circuit of any type or a single integrated circuit of a large number. Can be used to make one package.

上記二つの実施例と関連技術例は夫々ボンディングワ
イヤ、テープキャリアボンディング（TAB）テープおよ
びフリップチップコネクタ並びに半田部を用いて第２レ
ベルのインタコネクトを形成し、この第２レベルのイン
タコネクトは絶縁層上の印刷回路のトラックにより構成
された第１レベルのインタコネクトから絶縁層により分
離される。従来のボンディングワイヤを使用することに
より半導体パッケージのコストが減少する。しかしなが
ら、単一層の回路を用いそして第２層を孔を通じてのメ
ッキを用いることなく電力および接地用に付加すること
も出来る。そのような孔を介してのメッキは、ボンディ
ングワイヤの代りとなるトラックに接続するため用いら
れるとすれば、約0.02cmのピッチで行わねばならなくな
るが、これは可能ではあるが安価とはならない。The above two embodiments and the related art examples respectively use a bonding wire, a tape carrier bonding (TAB) tape and a flip chip connector and a solder part to form a second level interconnect, and the second level interconnect is insulated. Separated by an insulating layer from the first level interconnects constituted by printed circuit tracks on the layers. The use of conventional bonding wires reduces the cost of the semiconductor package. However, a single layer circuit could be used and the second layer could be added for power and ground without using plating through holes. Plating through such holes would have to be done at a pitch of about 0.02 cm if used to connect to tracks instead of bonding wires, but this is possible but not inexpensive .

それ故本発明のパッケージはRAMパッケージのレベル
および単チップまたは多チップパッケージ並びに他の要
素の組立体であるシステムのレベルにおいて、従来と比
較してコスト、性能および信頼度において多くの利点を
もたらす。Therefore, the package of the present invention offers many advantages in cost, performance and reliability over the prior art at the level of the RAM package and at the level of the system which is an assembly of single or multi-chip packages and other components.

本発明によれば更に多チップ半導体組立体を製造する
ためのプロセスが与えられる。半導体チップの製造にお
いて統計的にチップの或るパーセンテージのみが製造後
に完全に機能するものであることは知られている。１つ
のパッケージに２個以上のチップが組込まれるときには
１個またはそれ以上の不合格チップを含むパッケージが
生じる統計的な可能性は著しく低下する。従って、１つ
のパッケージに２個以上のチップを用いることによる効
果は、完全に機能する最終組立体の収率が最終テスト前
に故障するチップの内の１個により撮影されるというこ
とである。本発明は完全に機能する組立体の製造を可能
にするばかりでなく、部分的に機能するが、それでも市
場価値のある組立体の製造をも可能にする多チップパッ
ケージの組立方法を提供する。第10図は本発明の実施例
によるプロセスの流れを示しており、これは単一チップ
マイクロコンピュータ（例えば「トランスピュータ（イ
ンモスリミテッドの登録商標）」コンピュータ）、第１
〜９図に示すような８個の256K×4RAMパッケージおよび
このマイクロコンピュータがそれらRAMにアクセスする
ためのプログラム可能ロジックアレイからなる半導体チ
ップを印刷回路板に装着したマイクロプロセサ組立体の
製造方法に関するものである。The present invention further provides a process for manufacturing a multi-chip semiconductor assembly. It is known that in the manufacture of semiconductor chips, only a certain percentage of the chips are fully functional after manufacture. When more than one chip is incorporated into a package, the statistical likelihood of a package containing one or more failed chips is significantly reduced. Thus, the advantage of using more than one chip in a package is that the yield of a fully functioning final assembly is taken by one of the failed chips before final testing. The present invention provides a method of assembling a multi-chip package that not only allows for the production of a fully functioning assembly, but also allows for the production of a partially functioning but still marketable assembly. FIG. 10 shows a process flow according to an embodiment of the present invention, which comprises a single-chip microcomputer (eg, a “Transputer (registered trademark of Inmos Limited)” computer),
9 relates to a method of manufacturing a microprocessor assembly in which eight 256K.times.4 RAM packages and a semiconductor chip comprising a programmable logic array for accessing the RAM by the microcomputer are mounted on a printed circuit board. It is.

本方法によれば、個々のRAMチップがパッケージのベ
ースに装着されそしてその後に所要の数のチップ（例え
ば４個）を有するパッケージベースが第５図に示すよう
なストリップ状のフレキシブルな印刷回路上でラインと
して組立てられる。これらチップは次にこの印刷回路に
ワイヤボンディングされて第２図に示すような接続を与
える。このパッケージのリッドが次にパッケージベース
の上に接着される。この多チップパッケージは次にスト
リップ状のテスト回路に適当な接続を行うことでテスト
されそしてこれらストリップを加熱して、早期の故障を
生じさせ、すなわち例えば１年の使用で故障するような
チップをこのプロセス中のバーンイン中に故障させてし
まい、そしてこのシステムから除去する。個々のパッケ
ージをテストすることが出来る。According to the method, the individual RAM chips are mounted on the base of the package, and then the package base with the required number of chips (for example, four) is mounted on a strip-like flexible printed circuit as shown in FIG. Is assembled as a line. The chips are then wire bonded to the printed circuit to provide connections as shown in FIG. The package lid is then glued onto the package base. The multi-chip package is then tested by making the appropriate connections to the test circuit in the form of strips and heating the strips to cause premature failure, i.e., a chip that fails after one year of use, for example. Failure during burn-in during this process and removal from the system. You can test individual packages.

本発明の製造方法によれば、テストの結果をＮ＋１個
の機能グループに区分する。Ｎは夫々のパッケージ内に
組込まれるチップの数である。これらグループの１つは
完全に機能する組立体を含む。すなわちこのパッケージ
内のチップの夫々は完全に機能する。Ｎ個のグループは
１つのチップにつきＮ個の考えられる位置の夫々に１個
の故障チップを有する組立体を含み、そして２以上の故
障チップを有する残りの組立体は無視される。好適には
各グループは１つの物理的な容器内に入れるとよい。次
に印刷回路板組立体が予め選ばれた容器からパッケージ
を選ぶことにより組立てられ、一つの実施例では印刷回
路板組立体は故障したパッケージの第3RAMを有するパッ
ケージのみを含む１個のグループからのパッケージを使
用しうる。使用されるパッケージはすべて同じものであ
り周知のように均一に故障するから、印刷回路板の回路
装置またはプログラム可能なロジックアレイはパッケー
ジの周知の故障に応じて信頼性をもって予め選ぶことが
出来る。組立てられた印刷回路板は最終的にテストされ
出荷される。According to the manufacturing method of the present invention, the test results are divided into N + 1 functional groups. N is the number of chips incorporated in each package. One of these groups includes fully functioning assemblies. That is, each of the chips in this package is fully functional. The N groups include assemblies having one failed chip at each of the N possible locations per chip, and the remaining assemblies having two or more failed chips are ignored. Preferably, each group is contained in one physical container. The printed circuit board assembly is then assembled by selecting a package from a preselected container, and in one embodiment, the printed circuit board assembly is from a group containing only the package with the third RAM of the failed package. Package can be used. Since the packages used are all the same and fail in a uniform manner, as is well known, printed circuit board circuitry or programmable logic arrays can be reliably preselected in response to known failures in the package. The assembled printed circuit board is finally tested and shipped.

〔発明の効果〕〔The invention's effect〕

本発明の方法は部分的に故障したパッケージを印刷回
路板組立体の製造に有効に使用しうるようにするプロセ
スを与える。これはパッケージの製造の利用度を増大さ
せ、従って製造コストを減少させる。The method of the present invention provides a process that allows a partially failed package to be used effectively in the manufacture of printed circuit board assemblies. This increases the manufacturing utilization of the package and therefore reduces the manufacturing costs.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の第１実施例による半導体チップパッケ
ージの部分展開断面図、 第２図は第１図の半導体チップパッケージの部分の平面
図、 第３図は半導体チップと第１、２図のパッケージの印刷
回路との間の電気的接続を示す図、 第４図は第３図の電気的接続、半導体チップおよび印刷
回路の間の関係を詳細に示す図、 第５図は第１〜４図の印刷回路を形成するためのフレキ
シブル回路ストリップの一部を示す図、 第６図は本発明の第２実施例による半導体チップパッケ
ージの部分露出断面図、 第７図は第６図の半導体チップパッケージの部分の平面
図、 第８図は第６、７図のパッケージの半導体チップと二重
側面印刷回路との電気的接続を示す図、 第９図は本発明の関連技術例によるパッケージの半導体
チップと二重側面印刷回路との電気的接続を示す図、 第10図は本発明による半導体組立体を組立てる方法のフ
ロー図である。 ２……パッケージ、４……半導体チップ、６……熱伝導
シート（ベース）、８……印刷回路、12……外側リー
ド、14……リッド、16……整合ペグ、18……整合孔、20
……導電性トラック、22……整合孔、24……下側絶縁
層、26……上側絶縁層、30……ボンディングパッド、36
……チップボンディングパッド、38……ボンディングワ
イヤ。1 is a partially exploded sectional view of a semiconductor chip package according to a first embodiment of the present invention, FIG. 2 is a plan view of a portion of the semiconductor chip package of FIG. 1, and FIG. 3 is a semiconductor chip and FIGS. FIG. 4 shows the electrical connection between the package and the printed circuit of FIG. 4, FIG. 4 is a diagram showing the electrical connection of FIG. 3, the relationship between the semiconductor chip and the printed circuit in detail, and FIG. 4 is a view showing a part of a flexible circuit strip for forming the printed circuit of FIG. 4, FIG. 6 is a partially exposed cross-sectional view of a semiconductor chip package according to a second embodiment of the present invention, and FIG. 7 is a semiconductor of FIG. FIG. 8 is a plan view of a portion of a chip package, FIG. 8 is a diagram showing an electrical connection between a semiconductor chip of the package of FIGS. 6 and 7 and a double side printed circuit, and FIG. 9 is a diagram of a package according to a related art example of the present invention. Semiconductor chip and double side printed circuit Shows an electrical connection, FIG. 10 is a flow diagram of a method for assembling a semiconductor assembly according to the present invention. 2 ... package, 4 ... semiconductor chip, 6 ... thermal conductive sheet (base), 8 ... printed circuit, 12 ... outer lead, 14 ... lid, 16 ... alignment peg, 18 ... alignment hole, 20
... conductive tracks, 22 ... matching holes, 24 ... lower insulating layer, 26 ... upper insulating layer, 30 ... bonding pads, 36
…… chip bonding pads, 38 …… bonding wires.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリストファー、ポール、ハルム、ウォ ーカー イギリス国エイボン、ポーティスヘッ ド、ドレイクス、ウェイ、35 (56)参考文献 特開 昭62−213261（ＪＰ，Ａ) 特開 昭49−112163（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04 H01L 25/18 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventors Christopher, Paul, Halm, Walker Avon, Portishead, Drakes, Way, UK 35 (56) References JP 62-213261 (JP, A) 1979-112163 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 25/04 H01L 25/18

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】少なくとも一部が複数のチップボンディン
グパッド（36）を有する少なくとも一つの半導体チップ
（４）と、少なくとも一つの半導体チップ（４）を収納
するパッケージ（6,14）と、パッケージ（6,14）の外側
方向に延び複数のアウターリード（12）に接続される第
１レベルのインターコネクトと、少なくとも一つの半導
体チップ（４）上に配置され前記第１レベルのインター
コネクト上に形成されたコンタクト（30）の中から選択
されたコンタクト（30）をチップボンディングパッド
（36）に電気的に接続する手段（38）を構成する第２レ
ベルのインターコネクトと、を備えた半導体装置におい
て、 前記第２レベルのインターコネクトは、前記第１レベル
のインターコネクトの上方に配置され、 前記第１レベルのインターコネクトは、パッケージ（6,
14）内の少なくとも一つの半導体チップ（４）を覆うと
ともに、絶縁材料からなる２つの層（24,26）の間に形
成された複数の導電トラック（20）を有する印刷回路
（８）を有し、 前記複数の導電トラック（20）は、前記印刷回路（８）
の相対する両端部のアウターリード列の間に延在し、 少なくとも一つの前記半導体チップ（４）から離れた位
置にある、絶縁材料からなる２層のうち１層（26）は、
導電トラック（20）のボンディングパッドを有する前記
コンタクト（30）を露出させる孔（28）か、あるいは、
前記コンタクト（30）の形成のために延在する導電トラ
ック（92）の複数の導電ビア（96）を有し、 前記電気的に接続する手段（38）のそれぞれは、絶縁材
料からなる前記層（26）上に延在して、対応するボンデ
ィングパッド（30）と対応するチップボンディングパッ
ド（36）とを接続する複数の前記ボンディングワイヤ
（38）か、あるいは、絶縁材料からなる前記層（44）上
に延在して、対応するビア（96）と対応するチップボン
ディングパッド（98）とを接続する導電リード列（10
0）を有することを特徴とする半導体装置。At least one semiconductor chip (4) having at least a part of a plurality of chip bonding pads (36), a package (6, 14) accommodating at least one semiconductor chip (4), and a package (6). A first level interconnect that extends outwardly of (6, 14) and is connected to the plurality of outer leads (12); and is formed on at least one semiconductor chip (4) and formed on the first level interconnect. A second level interconnect forming a means (38) for electrically connecting a contact (30) selected from the contacts (30) to the chip bonding pad (36). The two-level interconnect is located above the first-level interconnect, and the first-level interconnect is , Package (6,
14) a printed circuit (8) covering at least one semiconductor chip (4) and having a plurality of conductive tracks (20) formed between two layers (24, 26) of insulating material. The plurality of conductive tracks (20) are provided on the printed circuit (8).
One of the two layers (26) made of an insulating material, which extends between the outer lead rows at the opposite ends of the two layers and is separated from at least one of the semiconductor chips (4),
A hole (28) exposing said contact (30) having a bonding pad of a conductive track (20), or
A plurality of conductive vias (96) of conductive tracks (92) extending for the formation of said contacts (30), wherein each of said means for electrically connecting (38) comprises said layer of insulating material; (26) a plurality of the bonding wires (38) extending above and connecting the corresponding bonding pads (30) and the corresponding chip bonding pads (36), or the layer (44) made of an insulating material; ) Extending above and connecting the corresponding vias (96) and the corresponding chip bonding pads (98).
(0). 【請求項２】請求項１に記載の半導体装置において、 前記電気的に接続する手段は、少なくとも一つの半導体
チップ（４）の領域内に形成されることを特徴とする半
導体装置。2. The semiconductor device according to claim 1, wherein said means for electrically connecting is formed in a region of at least one semiconductor chip. 【請求項３】請求項１または２に記載の半導体装置にお
いて、 複数のランダムアクセスメモリチップ（RAM）を有する
ことを特徴とする半導体装置。3. The semiconductor device according to claim 1, further comprising a plurality of random access memory chips (RAM). 【請求項４】請求項１〜３のいずれかに記載の半導体装
置において、 前記印刷回路は、フレキシブルであることを特徴とする
半導体装置。4. The semiconductor device according to claim 1, wherein said printed circuit is flexible. 【請求項５】請求項１〜４のいずれかに記載の半導体装
置において、 前記導電リード（100）は、テープ・オートメーティッ
ド・ボンディング（TAB）テープで形成されることを特
徴とする半導体装置。5. The semiconductor device according to claim 1, wherein said conductive lead is formed of a tape automated bonding (TAB) tape. 【請求項６】請求項１〜５のいずれかに記載の半導体装
置において、 前記印刷回路（８）は、前記パッケージ（6,14）の外側
に設けられた前記アウターリード（12）は前記印刷回路
基板に固定可能にするための複数の固定孔（22）を有す
ることを特徴とする半導体装置。6. The semiconductor device according to claim 1, wherein the printed circuit (8) includes an outer lead (12) provided outside the package (6, 14). A semiconductor device having a plurality of fixing holes (22) for enabling fixing to a circuit board.
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