JP3064454B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に流動化（リフロー）処理を用いた金属配線の
形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a metal wiring using a fluidization (reflow) treatment.
【０００２】[0002]
【従来の技術】近年、素子の微細化とともに、コンタク
トホールでのアルミ系配線と拡散層との異常反応，アル
ミ系配線のストレスマイグレーションおよびエレクトロ
マイグレーション等が信頼性上重視されるようになって
きた。これに伴ないアルミ系膜の下に高融点導電体材料
からなる導電体膜を敷き、この積層膜により金属配線を
形成するようになってきた。この導電体膜は、マイグレ
ーション耐性の向上に寄与し、コンタクトホールにおい
てはバリアメタルとして機能している。2. Description of the Related Art In recent years, along with miniaturization of elements, an abnormal reaction between an aluminum-based wiring and a diffusion layer in a contact hole, stress migration and electromigration of an aluminum-based wiring have been emphasized in terms of reliability. . Along with this, a conductor film made of a high-melting-point conductor material has been laid under an aluminum-based film, and a metal wiring has been formed by this laminated film. This conductor film contributes to the improvement of migration resistance, and functions as a barrier metal in the contact hole.
【０００３】図３に示す工程順の断面図を用いて、上述
の金属配線の形成方法を説明する。まず、図３（ａ）に
示すように、拡散層２０２等が所定の領域に形成された
半導体基板２０１上にＢＰＳＧ膜２０３を形成し、例え
ば拡散層２０２等の素子の所定箇所に達するコンタクト
ホールをＢＰＳＧ膜２０３に開口する。次に、図３
（ｂ）に示すように、全面に例えばチタン膜２０４，窒
化チタン膜２０５等のバリアメタルをスパッタ法により
堆積し、続いてアルミ・シリコン・銅合金膜２０６ａを
全面にスパッタ法により堆積する。コンタクトホールの
側壁に被着したアルミ・シリコン・銅合金膜２０６ａは
薄く、この構造ではコンタクト抵抗特性等が低下して信
頼性上問題を引き起す。このため最近では、図３（ｃ）
に示すように、アルミ・シリコン・銅合金膜２０６ａに
エキシマレーザーを照射して一旦これをリフローし、こ
れをアルミ・シリコン・銅合金膜２０６ｂに変換し、コ
ンタクトホールをアルミ・シリコン・銅合金膜２０６ｂ
で埋め込むという方法が採られるようになった。A method for forming the above-described metal wiring will be described with reference to the sectional views in the order of steps shown in FIG. First, as shown in FIG. 3A, a BPSG film 203 is formed on a semiconductor substrate 201 in which a diffusion layer 202 and the like are formed in a predetermined region, and a contact hole reaching a predetermined portion of the element such as the diffusion layer 202 is formed. Is opened in the BPSG film 203. Next, FIG.
As shown in (b), a barrier metal such as a titanium film 204 and a titanium nitride film 205 is deposited on the entire surface by sputtering, and subsequently, an aluminum / silicon / copper alloy film 206a is deposited on the entire surface by sputtering. The aluminum / silicon / copper alloy film 206a deposited on the side wall of the contact hole is thin, and in this structure, contact resistance characteristics and the like are reduced, causing a problem in reliability. For this reason, recently, FIG.
As shown in the figure, the aluminum / silicon / copper alloy film 206a is irradiated with an excimer laser to reflow it once, converted into an aluminum / silicon / copper alloy film 206b, and the contact hole is formed into an aluminum / silicon / copper alloy film. 206b
The method of embedding has come to be adopted.
【０００４】[0004]
【発明が解決しようとする課題】しかしながらコンタク
トホールが微細になると、コンタクトホールを含む領域
におけるアルミ・シリコン・銅合金膜のリフロー性に問
題が生じる。アルミ・シリコン・銅合金膜２０６ａをリ
フローすると、図４に示すように、局所的にアルミ・シ
リコン・銅合金膜２０６ｃのような形状となることがあ
る。これは、コンタクトホールの側壁に被着していた部
分のアルミ・シリコン・銅合金膜が、リフローしてコン
タクトホール外の部分のアルミ・シリコン・銅合金膜に
引き寄せられたことによる。このような形状になると、
コンタクトホール部におけるコンタクト抵抗が上昇し，
ばらつくことになる。すならち、リフロー処理によりこ
れらをかえって悪化させることになる。このような形状
となる原因は、アルミ・シリコン・銅合金自体の物性に
依存すると言うより下地構造および下地形状，コンタク
トホールの分布等のパラメータが錯綜して寄与してい
る。従って、画一的にこのような現象を防ぐことは困難
である。However, when the contact hole becomes fine, a problem arises in the reflow property of the aluminum / silicon / copper alloy film in a region including the contact hole. When the aluminum / silicon / copper alloy film 206a is reflowed, a shape like the aluminum / silicon / copper alloy film 206c may be locally formed as shown in FIG. This is because the portion of the aluminum / silicon / copper alloy film deposited on the side wall of the contact hole is reflowed and drawn to the portion of the aluminum / silicon / copper alloy film outside the contact hole. When it becomes such a shape,
The contact resistance in the contact hole increases,
Will vary. That is, these are rather deteriorated by the reflow process. The reason for such a shape depends not only on the physical properties of the aluminum / silicon / copper alloy itself, but rather on the underlying structure and the underlying shape, the distribution of contact holes, and other parameters, which contribute in a complicated manner. Therefore, it is difficult to prevent such a phenomenon uniformly.
【０００５】また、全面に堆積したアルミ・シリコン・
銅合金膜２０６ａをリフローすることにより、合金を構
成するシリコン，銅等の偏析，析出がリフローされたア
ルミ・シリコン・銅合金膜全面に生じ、金属配線を形成
する後工程でのエッチングにおいて加工上の問題が生じ
ることになる。[0005] Also, aluminum silicon
By reflowing the copper alloy film 206a, segregation and precipitation of silicon, copper, etc. constituting the alloy occur on the entire surface of the reflowed aluminum / silicon / copper alloy film. Problem will arise.
【０００６】[0006]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、高融点導電体材料からなる少なくとも１層の
導電体膜とアルミ系合金膜との積層膜により構成された
金属配線の形成において、導電体膜と第１のアルミ系合
金膜とを全面に堆積した後コンタクトホールを覆う領域
にのみ第１のアルミ系合金膜を局在化させ、これをリフ
ローし、第２のアルミ系合金膜を全面に形成し、エッチ
ンク加工して金属配線を形成する。According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of forming a metal wiring constituted by a laminated film of at least one conductive film made of a high melting point conductive material and an aluminum alloy film. In the above method, after depositing a conductor film and a first aluminum-based alloy film on the entire surface, the first aluminum-based alloy film is localized only in a region covering the contact hole, and is reflowed to form a second aluminum-based alloy film. An alloy film is formed on the entire surface and etched to form metal wiring.
【０００７】[0007]
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の参考例を説明するための工程順の断
面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a sectional view in the order of steps for explaining a reference example of the present invention.
【０００８】まず、図１（ａ）に示すように、拡散層１
０２等が所定の領域に形成された半導体基板１０１上に
膜厚１．０μｍ程度のＢＰＳＧ膜１０３を形成し、拡散
層１０２等の素子の所定箇所に達するコンタクトホール
をＢＰＳＧ膜１０３に開口する。[0008] First, as shown in FIG.
A BPSG film 103 having a thickness of about 1.0 μm is formed on the semiconductor substrate 101 having a predetermined region such as 02, and a contact hole reaching a predetermined portion of the element such as the diffusion layer 102 is opened in the BPSG film 103.
【０００９】次に、図１（ｂ）に示すように、第１の高
融点導電体膜（積層膜）として膜厚３０ｎｍ程度のチタ
ン膜１０４並びに膜厚０．１μｍ程度の窒化チタン膜１
０５，第１のアルミ系合金膜として膜厚０．９μｍ程度
のアルミ・シリコン・銅合金膜１０６ａを順次スパッタ
法により、全面に堆積する。この段階でのアルミ・シリ
コン・銅合金膜１０６ａのコンタクトホールにおける段
差被覆性は、従来と同様（図３（ｂ））になっている。
続いて、フォトリソグラフィ技術により、コンタクトホ
ールを覆う領域以外のアルミ・シリコン・銅合金膜１０
６ａ，窒化チタン膜１０５，チタン膜１０４を順次除去
し、コンタクトホールを覆う領域のみにアルミ・シリコ
ン・銅合金膜１０６ａ，窒化チタン膜１０５，チタン膜
１０４を残す。コンタクトホールを覆う領域は、コンタ
クトホール自身より大きく，金属配線がコンタクトホー
ルを覆う領域に内包されていることが好ましい。Next, as shown in FIG. 1B, a titanium film 104 having a thickness of about 30 nm and a titanium nitride film 1 having a thickness of about 0.1 μm are formed as a first high melting point conductive film (laminated film).
05, an aluminum-silicon-copper alloy film 106a having a thickness of about 0.9 μm is sequentially deposited on the entire surface as a first aluminum-based alloy film by a sputtering method. At this stage, the step coverage of the contact hole of the aluminum / silicon / copper alloy film 106a is the same as the conventional one (FIG. 3B).
Subsequently, the aluminum / silicon / copper alloy film 10 other than the region covering the contact hole is formed by photolithography.
6a, the titanium nitride film 105, and the titanium film 104 are sequentially removed to leave the aluminum / silicon / copper alloy film 106a, the titanium nitride film 105, and the titanium film 104 only in the region covering the contact hole. The region covering the contact hole is larger than the contact hole itself, and it is preferable that the metal wiring is included in the region covering the contact hole.
【００１０】次に、図１（ｃ）に示すように、レーザー
光を照射することによりアルミ・シリコン・銅合金膜１
０６ａを選択的にリフローし、これをアルミ・シリコン
・銅合金膜１０６ｂに変換する。アルミ・シリコン・銅
合金膜１０６ｂの下地である窒化チタン膜１０５，チタ
ン膜１０４は高融点導電体膜であるため、照射エネルギ
ーを選択することによりアルミ系合金膜の選択的なリフ
ローが可能となる。ここでは、ＸｅＣｌパルスエキシマ
レーザーを用い、照射エネルギーは２．９０Ｊ／ｃｍ2
である。Next, as shown in FIG. 1C, the aluminum / silicon / copper alloy film 1 is irradiated with a laser beam.
06a is selectively reflowed and converted into an aluminum / silicon / copper alloy film 106b. Since the titanium nitride film 105 and the titanium film 104, which are the bases of the aluminum-silicon-copper alloy film 106b, are high-melting-point conductor films, it is possible to selectively reflow the aluminum-based alloy film by selecting the irradiation energy. . Here, a XeCl pulse excimer laser is used, and the irradiation energy is 2.90 J / cm 2.
It is.
【００１１】次に、図１（ｄ）に示すように、第２のア
ルミ系合金膜として膜厚０．９μｍ程度のアルミ・シリ
コン・銅合金膜１０７をスパッタ法により全面に堆積す
る。引き続いて、第２の高融点導電体膜として膜厚０．
２μｍ程度のタングステン膜１０８をスパッタ法により
全面に堆積する。なお、第２の高融点導電体膜として
は、タングステン膜に限定されるものではなく、他の高
融点金属膜，高融点金属シリサイド膜，あるいはこれら
の複合膜でもさしつかえない。Next, as shown in FIG. 1D, an aluminum-silicon-copper alloy film 107 having a thickness of about 0.9 μm is deposited on the entire surface as a second aluminum-based alloy film by a sputtering method. Subsequently, a second high-melting-point conductor film having a thickness of 0.1 mm was formed.
A tungsten film 108 of about 2 μm is deposited on the entire surface by a sputtering method. The second high-melting-point conductor film is not limited to the tungsten film, but may be another high-melting-point metal film, a high-melting-point metal silicide film, or a composite film thereof.
【００１２】最後に、フォトリソグラフィ技術により、
タングステン膜１０８，アルミ・シリコン・銅合金膜１
０７を順次エッチング除去し、所望の金属配線を形成
し、本参考例に係わる半導体装置の形成が完了する。ア
ルミ・シリコン・銅合金膜１０６ｂが残留する領域を上
述のように設定しておくことにより、このエッチングの
際に、熱処理により偏析，析出したシリコン，銅を含む
アルミ系合金膜（アルミ・シリコン・銅合金膜１０６
ｂ）のエッチング並びに第１の導電体膜（窒化チタン膜
１０５およびチタン膜１０４からなる積層膜）のエッチ
ングは不要となる。Finally, by photolithography technology,
Tungsten film 108, aluminum / silicon / copper alloy film 1
07 are sequentially removed by etching to form a desired metal wiring, and the formation of the semiconductor device according to this embodiment is completed. By setting the region where the aluminum-silicon-copper alloy film 106b remains as described above, an aluminum-based alloy film (aluminum-silicon-copper) containing silicon and copper segregated and deposited by heat treatment during this etching. Copper alloy film 106
The etching of b) and the etching of the first conductor film (laminated film composed of the titanium nitride film 105 and the titanium film 104) become unnecessary.
【００１３】本参考例においては、コンタクトホールは
一旦流動化されたアルミ・シリコン・銅合金膜１０６ｂ
により充填されているため、コンタクト抵抗の上昇，ば
らつき等が起らない。また、金属配線においてアルミ・
シリコン・銅合金膜１０７の直下には高融点導電体膜が
存在しないが、代りにこれの直上にタングステン膜１０
８が存在するため、ストレスマイグレーション耐性およ
びエレクトロマイグレーション耐性の劣化を招くことは
ない。In this embodiment , the contact hole is formed of the once fluidized aluminum / silicon / copper alloy film 106b.
As a result, the contact resistance does not increase or vary. In metal wiring, aluminum
The high melting point conductor film does not exist directly under the silicon-copper alloy film 107, but instead, the tungsten film 10
8, the deterioration of the stress migration resistance and the electromigration resistance does not occur.
【００１４】図２は本発明の一実施例を説明するための
工程順の断面図である。本実施例は上記参考例と異な
り、図２（ａ）に示すように、コンタクトホールを覆う
領域のみに残すのはアルミ・シリコン・銅合金膜１０６
ａのみであり、窒化チタン膜１０５およびチタン膜１０
４は全面に残しておく。次に、第２図（ｂ）に示すよう
に、上記参考例と同様にレーザー照射を行ない、アルミ
・シリコン・銅合金膜１０６ａを選択的にリフローし、
これをアルミ・シリコン・銅合金膜１０６ｂに変換す
る。続いて、図２（ｃ）に示すように、全面に第２のア
ルミ系合金膜としてアルミ・シリコン・銅合金膜１０７
を堆積し、アルミ・シリコン・銅合金膜１０７，窒化チ
タン膜１０５，およびチタン膜１０４をエッチング加工
して金属配線を形成し、本実施例に係わる半導体装置を
製造する。FIG. 2 is a sectional view in the order of steps for explaining an embodiment of the present invention. In the present embodiment, unlike the above-described reference example , as shown in FIG. 2A, the aluminum-silicon-copper alloy film 106 is left only in the region covering the contact hole.
a only, the titanium nitride film 105 and the titanium film 10
4 is left on the entire surface. Next, as shown in FIG. 2 (b), laser irradiation is performed in the same manner as in the above reference example, and the aluminum / silicon / copper alloy film 106a is selectively reflowed.
This is converted to an aluminum / silicon / copper alloy film 106b. Subsequently, as shown in FIG. 2C, an aluminum-silicon-copper alloy film 107 is formed on the entire surface as a second aluminum-based alloy film.
Is deposited, and the aluminum / silicon / copper alloy film 107, the titanium nitride film 105, and the titanium film 104 are etched to form metal wiring, thereby manufacturing the semiconductor device according to this embodiment.
【００１５】本実施例での金属配線は、コンタクトホー
ルの部分以外は従来と同じ構造であり、上記参考例と同
等の効果を有するが、上記参考例より製造方法が簡単で
ある。The metal wire in the present embodiment, other than the portion of the contact hole is the same structure as conventional, has the same effect as the above Reference Example, the production method from the above reference example is simple.
【００１６】[0016]
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、高融点導電体材料からなる少なくとも１
層の導電体膜とアルミ系合金膜との積層膜により構成さ
れた金属配線の形成において、導電体膜と第１のアルミ
系合金膜とを全面に堆積した後コンタクトホールを覆う
領域にのみ第１のアルミ系合金膜を局在化させ、これを
リフローし、第２のアルミ系合金膜を全面に形成し、エ
ッチンク加工して金属配線を形成する。As described above, the method of manufacturing a semiconductor device according to the present invention employs at least one semiconductor material made of a high melting point conductive material.
In the formation of a metal wiring composed of a laminated film of a layered conductor film and an aluminum-based alloy film, a conductor film and a first aluminum-based alloy film are deposited on the entire surface, and then only in a region covering the contact hole. The first aluminum-based alloy film is localized, reflowed, a second aluminum-based alloy film is formed on the entire surface, and etched to form a metal wiring.
【００１７】このため、従来よりマイグレーション耐性
を劣化させることなく、コンタクト抵抗の上昇，ばらつ
きの発生を抑止し、かつアルミ系合金膜のリフロー処理
に起因する金属配線形成のためのエッチング工程におけ
る困難性も排除することが可能となる。[0017] For this reason, conventionally, it is possible to suppress an increase in contact resistance and the occurrence of variations without deteriorating migration resistance, and it is difficult to perform an etching step for forming metal wiring due to reflow processing of an aluminum-based alloy film. Can also be eliminated.
【図１】本発明の参考例を説明するための断面図であ
る。FIG. 1 is a cross-sectional view for explaining a reference example of the present invention.
【図２】本発明の一実施例を説明するための断面図であ
る。FIG. 2 is a cross-sectional view for explaining one embodiment of the present invention.
【図３】従来の半導体装置の製造方法を説明するための
断面図である。FIG. 3 is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device.
【図４】従来の半導体装置の製造方法における問題点を
説明するための断面図である。FIG. 4 is a cross-sectional view for describing a problem in a conventional method of manufacturing a semiconductor device.
１０１，２０１ 半導体基板 １０２，２０２ 拡散層 １０３，２０３ ＢＰＳＧ膜 １０４，２０４ チタン膜 １０５，２０５ 窒化チタン膜 １０６ａ，１０６ｂ，１０７，２０６ａ，２０６ｂ，２
０６ｃ アルミ・シリコン・銅合金膜 １０８ タングステン膜101, 201 semiconductor substrate 102, 202 diffusion layer 103, 203 BPSG film 104, 204 titanium film 105, 205 titanium nitride film 106a, 106b, 107, 206a, 206b, 2
06c aluminum / silicon / copper alloy film 108 tungsten film
フロントページの続き (56)参考文献 特開 昭62−104165（ＪＰ，Ａ) 特開 昭59−50544（ＪＰ，Ａ) 特開 平２−46731（ＪＰ，Ａ) 特開 昭61−35517（ＪＰ，Ａ) 特開 昭63−288045（ＪＰ，Ａ) 特開 平４−42527（ＪＰ，Ａ) 特開 昭59−61146（ＪＰ，Ａ) 特開 平４−192416（ＪＰ，Ａ) 特開 昭63−9925（ＪＰ，Ａ) 特開 昭63−53949（ＪＰ，Ａ) 特開 平３−139829（ＪＰ，Ａ) 特開 昭59−2352（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 21/3205 H01L 21/768 Continuation of the front page (56) References JP-A-62-104165 (JP, A) JP-A-59-50544 (JP, A) JP-A-2-46731 (JP, A) JP-A-61-35517 (JP) JP-A-63-288045 (JP, A) JP-A-4-42527 (JP, A) JP-A-59-61146 (JP, A) JP-A-4-192416 (JP, A) 63-9925 (JP, A) JP-A-63-53949 (JP, A) JP-A-3-139829 (JP, A) JP-A-59-2352 (JP, A) (58) Fields investigated (Int. Cl. 7, DB name) H01L 21/28 H01L 21/3205 H01L 21/768
Claims (1)
層の導電体膜とアルミ系合金膜との積層膜により構成さ
れた金属配線を有する半導体装置の製造方法において、 所定の素子が形成された半導体基板上に絶縁膜を形成す
る工程と、 前記素子の所定位置に達するコンタクトホールを、前記
絶縁膜に開口する工程と、 全面に前記導電体膜を形成する工程と、 全面に第１のアルミ合金膜を形成する工程と、 前記コンタクトホールを覆う領域以外の領域の前記第１
のアルミ合金膜を除去する工程と、 熱処理により前記第１のアルミ合金膜を流動化させる工
程と、 全面に第２のアルミ合金膜を形成する工程と、 有することを特徴とする半導体装置の製造方法。At least one of a high melting point conductive material
A method of manufacturing a semiconductor device having a metal wiring constituted by a laminated film of a layered conductor film and an aluminum-based alloy film, comprising: forming an insulating film on a semiconductor substrate on which a predetermined element is formed; Opening a contact hole reaching the predetermined position in the insulating film; forming the conductive film on the entire surface; forming a first aluminum alloy film on the entire surface; and a region covering the contact hole. Other than the first area
Manufacturing a semiconductor device, comprising: a step of removing the aluminum alloy film of step (a), a step of fluidizing the first aluminum alloy film by heat treatment, and a step of forming a second aluminum alloy film over the entire surface. Method.
Priority Applications (1)
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|---|---|---|---|
| JP3062288A JP3064454B2 (en) | 1991-03-27 | 1991-03-27 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04298029A JPH04298029A (en) | 1992-10-21 |
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ID=13195785
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| JP3062288A Expired - Lifetime JP3064454B2 (en) | 1991-03-27 | 1991-03-27 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064454B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3104409B2 (en) | 1992-06-25 | 2000-10-30 | 日本電気株式会社 | Method for manufacturing semiconductor device |
Families Citing this family (2)
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|---|---|---|---|---|
| KR960010056B1 (en) * | 1992-12-10 | 1996-07-25 | 삼성전자 주식회사 | Semiconductor device and menufacturing method thereof |
| KR20010077743A (en) * | 2000-02-08 | 2001-08-20 | 박종섭 | Bit line and manufacturing method thereof |
-
1991
- 1991-03-27 JP JP3062288A patent/JP3064454B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3104409B2 (en) | 1992-06-25 | 2000-10-30 | 日本電気株式会社 | Method for manufacturing semiconductor device |
Also Published As
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| JPH04298029A (en) | 1992-10-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000411 |