JP3062158B2 - Lead frame for semiconductor integrated circuit - Google Patents

Lead frame for semiconductor integrated circuit

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JP3062158B2 JP10303945A JP30394598A JP3062158B2 JP 3062158 B2 JP3062158 B2 JP 3062158B2 JP 10303945 A JP10303945 A JP 10303945A JP 30394598 A JP30394598 A JP 30394598A JP 3062158 B2 JP3062158 B2 JP 3062158B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路用
リードフレームＬ／Ｆ（Lead Frame）に関するものであ
り、特に詳しくは、大容量化、高機能化に対応する半導
体集積回路用リードフレームの構造に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lead frame L / F (Lead Frame) for a semiconductor integrated circuit, and more particularly to a lead frame for a semiconductor integrated circuit corresponding to a large capacity and a high function. It is about structure.

【０００２】[0002]

【従来の技術】一般に、半導体集積回路の大容量化、高
機能化が進むにつれ半導体素子サイズは拡大している。
この為、従来の電源線の配線方法では電源線の負荷は増
大する。この対策として、電源線幅を広げる方法が最も
一般的であるが半導体素子全体のサイズは拡大してしま
う。また、電源の供給位置がＩＣのピンコネクションに
より制限をうけるため、電源線が半導体集積回路を一周
または縦断あるいは横断してしまうレイアウトとならざ
るを得ないという問題があった。こうなると、他の信号
線の引き回しが困難となり、別の配線層に打ち換えて配
線しなければならない。この場合、打ち換え用のコンタ
クト領域の確保やコンタクト抵抗の増大という悪影響が
新たに生じていた。2. Description of the Related Art In general, the size of a semiconductor device has been increasing as the capacity and function of a semiconductor integrated circuit have been increased.
Therefore, the load on the power supply line increases in the conventional power supply line wiring method. As a countermeasure, the method of widening the power supply line width is the most common, but the size of the entire semiconductor element is increased. In addition, since the power supply position is restricted by the pin connection of the IC, there is a problem that the power supply line must have a layout in which the power supply line goes around, longitudinally or across the semiconductor integrated circuit. In such a case, it is difficult to route other signal lines, and it is necessary to replace the wiring with another wiring layer. In this case, the adverse effect of securing a contact region for replacement and increasing the contact resistance has newly occurred.

【０００３】図４は、従来の半導体集積回路用リードフ
レームの一例を示す説明図である。ここで、リードフレ
ーム（Ｌ／Ｆ）のアイランド１は、対称位置に配置され
たアイランド吊りピン１１、12によって保持されてい
る。また、アイランド１には、アイランド電源供給用リ
ード２から電源電圧、例えばＶｃｃが供給されている。
この電源電圧が供給されているアイランド電源供給用リ
ード２からワイヤーボンディングＷ５によってパッドＰ
５へ電源電圧が供給される。また、他のパッドＰ６にも
ワイヤーボンディングＷ６によって別の電位、例えばＧ
ＮＤを供給する。この様にして、一つの電源からアイラ
ンド１の複数のパッドに電位を供給する事が出来るが、
１電源のみとなる為に、他の電源線の負荷は、チップサ
イズが拡大する程増大し、それに伴い動作特性が劣化し
ていくと云う問題があった。FIG. 4 is an explanatory view showing an example of a conventional lead frame for a semiconductor integrated circuit. Here, the island 1 of the lead frame (L / F) is held by island suspending pins 11 and 12 arranged at symmetric positions. The island 1 is supplied with a power supply voltage, for example, Vcc from the island power supply lead 2.
The pad P is supplied from the island power supply lead 2 to which the power supply voltage is supplied by wire bonding W5.
5 is supplied with a power supply voltage. Another potential, for example, G, is also applied to the other pad P6 by wire bonding W6.
Supply ND. In this way, a single power supply can supply a plurality of pads of the island 1 with a potential.
Since there is only one power supply, there is a problem that the load on other power supply lines increases as the chip size increases, and the operating characteristics deteriorate accordingly.

【０００４】図５は、従来の半導体集積回路用リードフ
レームを用いた他のレイアウト例を示すものである。つ
まり、図４の例においては、ＶｃｃリードＶ１’より電
位Ｖｃｃを半導体回路素子５に供給するパッド４はＶｃ
ｃリードＶ１’の近傍になければならい。従って、Ｖｃ
ｃパッド４の対辺にある回路素子５’にＶｃｃ電位を供
給するためには、どうしてもチップの搭載位置を電源線
６が縦断する必要がある。また、ＧＮＤ1 ７には、回路
素子５’からアース線９が配線されており、他の回路素
子５からは、アース線１０がＧＮＤ2 ８に配線されてい
る。これらの、アース線９，１０は、半導体集積回路用
リードフレームの周囲に沿って配線されることとなる。
この為、電源線が縦断する分だけチップサイズ及び電源
の負荷は増大する傾向にあった。FIG. 5 shows another layout example using a conventional lead frame for a semiconductor integrated circuit. That is, in the example of FIG. 4, the pad 4 for supplying the potential Vcc to the semiconductor circuit element 5 from the Vcc lead V1 'is Vc
Must be near c-lead V1 '. Therefore, Vc
In order to supply the Vcc potential to the circuit element 5 ′ on the opposite side of the c-pad 4, the power supply line 6 has to cross the mounting position of the chip. Further, the GND 1 7 is wired ground wire 9 from the circuit element 5 ', from other circuit elements 5, the ground wire 10 is wired to GND 2 8. These ground wires 9 and 10 are wired along the periphery of the semiconductor integrated circuit lead frame.
For this reason, the chip size and the load of the power supply tend to increase by the length of the power supply line.

【０００５】また、別の従来例として、特開平８−７０
０５９号に示すように分離されたダイパッドを非電導性
の結合手段で結合し、リードフレームのインダクタンス
成分を減らす例が開示されている。更に、別の従来例と
して、特開平８−６４７４７号に示すように、リードフ
レームのステージを主ステージと副ステージに分離し、
電源ラインの幅を大きくすると共に、その厚さを厚くし
て電気抵抗を低くする例が開示されている。Another conventional example is disclosed in Japanese Patent Application Laid-Open No. 8-70.
No. 059 discloses an example in which separated die pads are connected by non-conductive connecting means to reduce the inductance component of the lead frame. Further, as another conventional example, as shown in JP-A-8-64747, a lead frame stage is separated into a main stage and a sub-stage.
There is disclosed an example in which the width of a power supply line is increased and the thickness thereof is increased to reduce the electric resistance.

【０００６】[0006]

【発明が解決しようとする課題】然しながら、上述のよ
うな従来の半導体集積回路用リードフレームでは、それ
ぞれ問題点を有している。即ち、第１の問題点は、Ｖｃ
ｃが接続されるアイランドが一個であり、一の電源Ｖｃ
ｃのみであるため、他の電源ＧＮＤと接続する部分が一
部分離されても、ＧＮＤ線の負荷は半導体素子サイズが
拡大するほど増大し、それに伴い、動作特性が劣化して
いくという問題があった。第２の問題点は、図５に示す
従来のリードフレームを用いたレイアウト例のように、
ＧＮＤ電位を供給するためにどうしてもチップ内部又
は、チップ搭載領域を電源線６が縦断する必要がある。
この為、電源線６が縦断する分だけ半導体素子サイズが
拡大すると共に、電源線６の負荷は増大するという欠点
が存在した。However, the conventional lead frames for semiconductor integrated circuits as described above have problems. That is, the first problem is that Vc
c is connected to one island, and one power supply Vc
However, even if a portion connected to another power supply GND is partially separated, the load on the GND line increases as the size of the semiconductor element increases, and the operating characteristics deteriorate accordingly. Was. The second problem is that, as in the layout example using the conventional lead frame shown in FIG.
In order to supply the GND potential, the power supply line 6 must traverse the inside of the chip or the chip mounting area.
For this reason, there are disadvantages that the semiconductor element size is increased by the length of the power supply line 6 and the load on the power supply line 6 is increased.

【０００７】また、特開平８−７００５９号に示すリー
ドフレームにおいては、分離されたダイパッドの一方に
電源電圧Ｖｃｃを供給すると共に、他方に接地電圧Ｖｓ
ｓを付加し、インダクタンス成分を減らしてノイズを減
少させる事を目的とするものである。したがって、電源
線領域を削減して電源線の負荷を軽減して半導体素子の
サイズを縮小するという技術思想がない。更に、特開平
８−６４７４７号に示すリードフレームでは、電源線の
リード幅と厚さを大きくし、且つ短くする事により、低
抵抗を実現するものである。したがって、半導体素子の
パッド位置を考慮したレイアウトによって、チップサイ
ズの縮小を達成する事ができない。In the lead frame disclosed in Japanese Patent Application Laid-Open No. H8-70059, the power supply voltage Vcc is supplied to one of the separated die pads and the ground voltage Vs is supplied to the other.
The purpose is to add s to reduce the inductance component and reduce noise. Therefore, there is no technical idea that the power supply line area is reduced, the load on the power supply line is reduced, and the size of the semiconductor element is reduced. Further, in the lead frame disclosed in JP-A-8-64747, a low resistance is realized by increasing and shortening the lead width and thickness of the power supply line. Therefore, a reduction in chip size cannot be achieved by a layout that takes into account the pad positions of the semiconductor elements.

【０００８】本発明の目的は、上記した従来の技術の欠
点を改良し、半導体集積回路用リードフレームのアイラ
ンド部分を複数に分割し、その分割されたアイランドの
それぞれに合った複数の電位を与え、その分割されたア
イランド部分から、半導体素子内の複数個所に電位を供
給することにより、半導体素子内の電源線領域を削減
し、半導体素子サイズの縮小と電源線の負荷を軽減した
半導体集積回路用リードフレームを提供するものであ
る。An object of the present invention is to improve the above-mentioned drawbacks of the prior art, divide an island portion of a lead frame for a semiconductor integrated circuit into a plurality of islands, and apply a plurality of potentials corresponding to each of the divided islands. A semiconductor integrated circuit that reduces the power supply line area in the semiconductor element, reduces the size of the semiconductor element, and reduces the load on the power supply line by supplying a potential to a plurality of locations in the semiconductor element from the divided island portions. The present invention provides a lead frame for use.

【０００９】[0009]

【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明は、半導体集積回路用リー
ドフレームにおいて、リードフレームのアイランドを、
２枚の櫛の歯状に分割し、相互の櫛の歯を接触しないよ
うに噛み合わせて配置すると共に、双方の櫛歯状アイラ
ンド部分が当該リードフレーム上に搭載される半導体素
子領域を縦断または、横断しうるような長さを有し、且
つ該櫛歯状アイランド部の各先端部が半導体素子領域か
ら突出している事を特徴とする半導体集積回路用リード
フレームである。In order to achieve the above-mentioned object, the present invention employs the following basic technical structure. That is, according to the present invention, in a semiconductor integrated circuit lead frame,
It is divided into two comb teeth, and the teeth of the two combs are arranged so as not to be in contact with each other, and both of the comb teeth island portions vertically cut or extend through the semiconductor element region mounted on the lead frame. Has a length that can be traversed, and
Whether each tip of the comb-shaped island portion is a semiconductor element region
A semiconductor integrated circuit lead frame, characterized in that protrudes al.

【００１０】[0010]

【発明の実施の形態】本発明の半導体集積回路用リード
フレームは、上記した従来技術に於ける問題点を解決す
る為、半導体集積回路用リードフレームのアイランド部
分を複数に分割し、その分割されたアイランド部分にそ
れぞれに合った互いに異なった電位または等しい電位を
与え、その分割されたアイランド部分から、半導体素子
内の複数個所に電位を供給することにより、半導体素子
内の電源線領域を削減し、半導体素子サイズの縮小と電
源線の負荷を軽減したものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS A lead frame for a semiconductor integrated circuit according to the present invention divides an island portion of a lead frame for a semiconductor integrated circuit into a plurality of parts to solve the above-mentioned problems in the prior art. Different potentials or equal potentials are applied to the island portions, and a potential is supplied to a plurality of portions in the semiconductor device from the divided island portions, thereby reducing a power supply line region in the semiconductor device. In addition, the size of the semiconductor element is reduced and the load on the power supply line is reduced.

【００１１】[0011]

【発明の実施例】本発明の実施例を図面を用いながら説
明する図１は、本発明の半導体集積回路用リードフレー
ムの上に半導体集積回路を載せた、本発明の第一の実施
例を示し、パッドとリード部との接続状態を示す平面図
である。本発明の半導体集積回路用リードフレームのも
っとも基本的な例である。リードフレーム１３は、複数
アイランド部分１４ａ、１４ｂに分割されている。分割
された各アイランド部分１４ａ、１４ｂは、所定の空隙
Ｄを有しており、電気的に絶縁されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a first embodiment of the present invention in which a semiconductor integrated circuit is mounted on a semiconductor integrated circuit lead frame of the present invention. FIG. 4 is a plan view showing a connection state between a pad and a lead portion. This is the most basic example of the lead frame for a semiconductor integrated circuit of the present invention. The lead frame 13 is divided into a plurality of island portions 14a and 14b. Each of the divided island portions 14a and 14b has a predetermined gap D and is electrically insulated.

【００１２】その分割されたアイランド部分１４ａに
は、アイランド電源供給用リード１５が接続されてお
り、電位Ｖ１が供給される。アイランド部分１４ａに
は、ひげＴ２が形成されている。また、アイランド電源
供給用リード１５からリード１５ａが分岐している。更
に、アイランド部分１４ｂは、図中で上下にアイランド
吊りピン１７，１８が配設されており、アイランドを保
持している。The divided island portion 14a is connected to an island power supply lead 15, and is supplied with a potential V1. A beard T2 is formed in the island portion 14a. A lead 15a branches from the island power supply lead 15. Further, the island portion 14b is provided with island suspending pins 17, 18 at the top and bottom in the figure to hold the island.

【００１３】更に、アイランド部分１４ｂには、アイラ
ンド電源供給用リード１６が接続されており、これと近
接して配されたその一部とチップ上のパッドＰ１とが接
続され、分岐部１６’がアイランド１４ｂに接続されて
いる。そして電位Ｖ２が供給される。また、アイランド
部分１４ｂには、ひげＴ１が形成されている。Further, an island power supply lead 16 is connected to the island portion 14b, and a part of the lead 16 which is arranged close to the island portion 14b is connected to a pad P1 on a chip, and a branch portion 16 'is formed. It is connected to the island 14b. Then, the potential V2 is supplied. A beard T1 is formed in the island portion 14b.

【００１４】以上の様に構成された半導体集積回路用リ
ードフレームを使用した半導体装置の製造方法について
説明する。先ず、リードフレーム１３のアイランド部に
相当するステージ部分に半導体素子１９が搭載される。
半導体素子１９は、接合剤によってステージ上に固定さ
れる。A method of manufacturing a semiconductor device using the semiconductor integrated circuit lead frame configured as described above will be described. First, the semiconductor element 19 is mounted on a stage portion corresponding to an island portion of the lead frame 13.
The semiconductor element 19 is fixed on the stage by a bonding agent.

【００１５】アイランド部分１４ａ、１４ｂ部分には、
夫々に適合した複数の電位Ｖ１，Ｖ２が与えられてお
り、該アイランド部分から半導体素子内にの複数箇所に
電位が供給される。本実施例では、アイランド電源供給
用リード１５から分岐したリード１５ａから半導体素子
１９のパッドＰ２にワイヤーボンディングＷ２によって
電源電圧Ｖ１が供給される。また、アイランド部分１４
ａに形成されたひげＴ２からは、パッドＰ２と対辺に配
設されたパッドＰ４に電位電圧Ｖ１が供給される。この
様に、本発明では、分割されたアイランド部分に電位を
与えたので、所望電位をあたえられたアイランド部分に
面していれば領域の許す限り、多数の電源パッドを設け
る事ができ、半導体素子内に電位を供給することができ
る。これにより、半導体素子内の電源線が強化でき動作
特性の向上が図れる。In the island portions 14a and 14b,
A plurality of potentials V1 and V2 suitable for each are applied, and the potential is supplied from the island portion to a plurality of locations in the semiconductor element. In this embodiment, the power supply voltage V1 is supplied from the lead 15a branched from the island power supply lead 15 to the pad P2 of the semiconductor element 19 by the wire bonding W2. In addition, the island part 14
The potential voltage V1 is supplied from the whiskers T2 formed on the pad a2 to the pad P2 and the pad P4 disposed on the opposite side. As described above, in the present invention, since the potential is applied to the divided island portion, as many as the power supply pads can be provided as long as the region can face the island portion given the desired potential, the semiconductor can be provided. A potential can be supplied to the element. Thereby, the power supply line in the semiconductor element can be strengthened, and the operation characteristics can be improved.

【００１６】アイランド部分１４ｂには、アイランド電
源供給用リード１６から電位Ｖ２が供給されており、こ
の電源を必要とする半導体素子１９上のパッドＰ１へワ
イヤーボンディングによって電位が与えられる。また半
導体素子１９上のパッドＰ３へもアイランド部分１４ｂ
に延設されたひげＴ１からも、ワイヤーボンディングＷ
１によって、電位が供給される。また、Ｖ１をＶｃｃ、
Ｖ２をＧＮＤ又はその逆としてもよい。A potential V2 is supplied to the island portion 14b from an island power supply lead 16, and a potential is applied by wire bonding to a pad P1 on a semiconductor element 19 requiring this power supply. Further, the island portion 14b is also connected to the pad P3 on the semiconductor element 19.
Wire bonding W from beard T1
1 supplies the potential. V1 is Vcc,
V2 may be GND or vice versa.

【００１７】アイランド部分１４ａ，１４ｂはそれぞれ
リード１６、リード１５よりＶｃｃ、ＧＮＤ電位がそれ
ぞれ供給されている。このアイランド部分１４ａ、１４
ｂより半導体素子内に複数個所ボンディングすれば、半
導体素子内を縦断または横断していた電源線は不要とな
り、半導体素子サイズの縮小が図れる。また、半導体素
子内部の電源線が除去された分だけ、電源線の負荷を軽
減でき、ＩＣ半導体素子の動作特性の向上をはかれると
いう効果が得られる。The island portions 14a and 14b are supplied with Vcc and GND potential from the leads 16 and 15, respectively. This island portion 14a, 14
By bonding at a plurality of positions in the semiconductor element from the point b, the power supply line that has traversed or traversed the inside of the semiconductor element becomes unnecessary, and the size of the semiconductor element can be reduced. In addition, the load on the power supply line can be reduced by the amount corresponding to the removal of the power supply line inside the semiconductor element, and the effect of improving the operating characteristics of the IC semiconductor element can be obtained.

【００１８】また、図１のごとく本発明のリードフレー
ムをもちいれば、電源供給位置を電源ピンの対辺にも設
けられるので、電源線が縦断または横断する必要がなく
なるため半導体素子サイズは縮小し、電源線の負荷の軽
減もはかれる。When the lead frame of the present invention is used as shown in FIG. 1, the power supply position is provided also on the opposite side of the power supply pin, so that the power supply line does not need to be traversed or traversed, so that the semiconductor element size is reduced. In addition, the load on the power supply line can be reduced.

【００１９】図２は、本発明の半導体集積回路用リード
フレームの第二の実施例を示す平面図である。図２は、
Ｖｃｃピン２０が１ピン、ＧＮＤがＧＮＤ２１、ＧＮＤ
２２の２ピンの電源線を有する半導体素子の本発明のリ
ードフレームをもちいたレイアウトの例である。本実施
例では、アイランド２３が平行な短冊状のアイランド部
分２４，２５，２６に３分割されている。FIG. 2 is a plan view showing a second embodiment of the lead frame for a semiconductor integrated circuit according to the present invention. FIG.
Vcc pin 20 is 1 pin, GND is GND21, GND
21 is an example of a layout using a lead frame of the present invention of a semiconductor element having 22 2-pin power supply lines. In this embodiment, the island 23 is divided into three parallel strip-shaped island portions 24, 25, and 26.

【００２０】そして、アイランド部分２４には、ＧＮＤ
１からのリード２７が接続されている。また、アイラン
ド部分２４には、リード２７と同電位を呈するひげ２４
ａが延設されている。また、アイランド部分２５には、
Ｖｃｃからのリード２８が接続されている。更に、アイ
ランド部分２５の対辺には、ひげ２９が延設されてい
る。アイランド部分２６には、ＧＮＤ２からのリード３
０が接続されると共に、図中の下端側にアイランド部分
２６からのひげ３１が延設されている。The island portion 24 has GND
The lead 27 from No. 1 is connected. The island portion 24 has a beard 24 having the same potential as the lead 27.
a is extended. Also, in the island portion 25,
Lead 28 from Vcc is connected. Further, a beard 29 extends on the opposite side of the island portion 25. The island portion 26 has a lead 3 from GND2.
0 is connected, and a beard 31 from the island portion 26 extends at the lower end side in the figure.

【００２１】以上の様に構成された半導体集積回路用リ
ードフレームのステージ部分に半導体素子を搭載し、接
合剤によってステージ上に固定する。本実施例では、半
導体素子中の回路群１のＧＮＤ用パッド２１とアイラン
ド部分２４に延設したひげ２４ａとをワイヤーボンディ
ングによって接続する。また、アイランド部分２５のひ
げ２９と回路群１中のＶｃｃ用パッド３２をワイヤーボ
ンディングによって接続する。更に、回路群３中のＶｃ
ｃピン２０とＶｃｃ用リード２８とをワイヤーボンディ
ングによって接続する。また、回路群３中のＧＮＤ用パ
ッド２２とアイランド部分２６からのひげ３１とをワイ
ヤーボンディングによって接続する。A semiconductor element is mounted on the stage portion of the lead frame for a semiconductor integrated circuit configured as described above, and is fixed on the stage with a bonding agent. In this embodiment, the GND pad 21 of the circuit group 1 in the semiconductor element is connected to the whiskers 24a extending on the island portions 24 by wire bonding. Further, the whiskers 29 of the island portions 25 and the Vcc pads 32 in the circuit group 1 are connected by wire bonding. Further, Vc in the circuit group 3
The c-pin 20 and the Vcc lead 28 are connected by wire bonding. Further, the GND pad 22 in the circuit group 3 and the beard 31 from the island portion 26 are connected by wire bonding.

【００２２】本実施例は、半導体素子のパッドを図中の
上下の２辺に配置されており、アイランド部分を２４，
２５，２６の３分割にしたものである。したがって、本
発明のリードフレームが最も効果を発揮すると考えられ
るものである。例えば、回路群１は入力系の回路であ
り、回路群２，３は出力系の回路（ｅｘ．出力ドライバ
ー）とする。ＧＮＤ１のリード２７、ＧＮＤ２からのリ
ード３１はそれぞれ入力系を表し、出力系のＧＮＤと分
離されており、Ｖｃｃもリード分割により出力用と入力
用と分離されているため、出力のノイズが入力側に回り
込みにくくなっている。特に、アイランドの分のインダ
クタンスも含まれるため、通常のリード分割よりも分割
効果は大きい。しかも、上下に縦断する電源線がないた
め、その分半導体素子サイズが縮小できる。また、半導
体素子内の電源線の配線長も短くなるため、電源線の負
荷を軽減でき、動作特性が向上する。In this embodiment, the pads of the semiconductor element are arranged on the upper and lower sides in FIG.
25 and 26. Therefore, the lead frame of the present invention is considered to be most effective. For example, the circuit group 1 is an input circuit, and the circuit groups 2 and 3 are output circuits (ex. Output drivers). The lead 27 of GND1 and the lead 31 from GND2 each represent an input system and are separated from the GND of the output system. Vcc is also separated for output and input by splitting the leads. It is difficult to get around. In particular, since the inductance corresponding to the island is included, the dividing effect is larger than that of the normal lead division. In addition, since there is no power line extending vertically, the semiconductor element size can be reduced accordingly. Further, since the wiring length of the power supply line in the semiconductor element is also reduced, the load on the power supply line can be reduced, and the operation characteristics are improved.

【００２３】図３は、本発明の半導体集積回路用リード
フレームの第三の実施例を示す平面図である。本実施例
において、アイランドは櫛の歯状に形成されたアイラン
ド部分３３，３４に２分割されている。アイランド部分
３３は、三本の平行配置された歯状部３３ａ、３３ｂ、
３３ｃに分割されている。また、アイランド部分３３に
は、吊りピン３５が接続されている。更に、歯状部３３
ａには、アイランド電位１用リード３６が接続されてお
り、電位Ｖ１が供給されている。FIG. 3 is a plan view showing a third embodiment of the lead frame for a semiconductor integrated circuit according to the present invention. In the present embodiment, the island is divided into two island portions 33 and 34 formed in a comb tooth shape. The island portion 33 includes three parallel-arranged toothed portions 33a, 33b,
33c. In addition, a suspension pin 35 is connected to the island portion 33. Further, the teeth 33
a is connected to the lead 36 for the island potential 1 and is supplied with the potential V1.

【００２４】アイランド部分３４には、アイランド吊り
ピン３７が接続されると共に、アイランド電位２用リー
ド３８が接続されている。また、アイランド部分３４
は、三本の平行配置された歯状部３４ａ、３４ｂ、３４
ｃに分割されている。ここで、アイランド電位１用リー
ド３６，アイランド電位２用リード３８から第１の電位
１、第２の電位２（例えば電位１はＶｃｃ，電位２はＧ
ＮＤ）が供給されている。また、アイランドの周囲に
は、通常のリード２９，３９が複数配置されている。An island suspension pin 37 is connected to the island portion 34, and an island potential 2 lead 38 is connected to the island portion 34. In addition, the island portion 34
Are three parallelly arranged teeth 34a, 34b, 34
c. Here, the first potential 1 and the second potential 2 (for example, the potential 1 is Vcc and the potential 2 is G) from the lead 36 for the island potential 1 and the lead 38 for the island potential 2.
ND). A plurality of ordinary leads 29 and 39 are arranged around the island.

【００２５】以上のように構成された半導体集積回路用
リードフレームは、図３に示すごとくアイランド部分３
３，３４が櫛の歯状に配置されているので、必ず半導体
素子サイズが半導体素子１あるいは、半導体素子２の範
囲の大きさであれば半導体素子領域を２つのアイランド
部分が縦断または横断する事となる。従って、半導体素
子側部は必ず電位１、２の両方のアイランド部分に面し
ており、対向辺同士であっても、同一電位の供給パッド
を設けられる。The lead frame for a semiconductor integrated circuit constructed as described above has an island portion 3 as shown in FIG.
Since the semiconductor elements 3 and 34 are arranged in a comb-teeth shape, if the semiconductor element size is in the range of the semiconductor element 1 or the semiconductor element 2, the two island portions must traverse or traverse the semiconductor element region. Becomes Therefore, the semiconductor element side portion always faces both island portions of the potentials 1 and 2, and supply pads of the same potential can be provided even on opposing sides.

【００２６】また、本発明の半導体集積回路用リードフ
レームを特定の半導体素子サイズの半導体素子に適応し
たが、本発明の半導体集積回路用リードフレームを応用
すれば、パッケージおよび組み立て技術の許す範囲内
で、１つのリードフレームで複数の半導体素子サイズの
半導体素子に適応できるリードフレームを実現できる。Although the lead frame for a semiconductor integrated circuit of the present invention is adapted to a semiconductor element having a specific semiconductor element size, if the lead frame for a semiconductor integrated circuit of the present invention is applied, the lead frame for a package and an assembling technique is within the allowable range. Thus, a lead frame that can be applied to semiconductor elements of a plurality of semiconductor element sizes can be realized with one lead frame.

【００２７】このように、本発明のリードフレームによ
れば製作の量産効率向上によりリードフレームのコスト
減少を見込め、製品原価を削減でき、新規製品の開発Ｔ
ＡＴの短縮を実現できる。尚、櫛の歯状のアイランド部
分の幅やピッチに関しては、ファミリー品の展開計画や
プロセスのシュリンク率を考慮して容易に決定できる。As described above, according to the lead frame of the present invention, cost reduction of the lead frame can be expected by improving the mass production efficiency of the production, the product cost can be reduced, and the development of a new product can be achieved.
AT can be shortened. The width and pitch of the comb-shaped island portions can be easily determined in consideration of the family product development plan and the shrinkage rate of the process.

【００２８】尚、本発明は以上の実施例に限ることなく
本発明の技術思想に基づいて種々の設計変更が可能であ
る。The present invention is not limited to the above-described embodiment, and various design changes can be made based on the technical concept of the present invention.

【００２９】[0029]

【発明の効果】第１の効果は、半導体集積回路用リード
フレームのアイランド部分を分割し、分割した複数のア
イランド部分に互いに異なる複数の電位を各別に印加
し、それぞれのアイランド部分から半導体集積回路の複
数箇所に電位を供給するので、従来ピンコネクションに
依存していた半導体素子内部の電源供給用パッド位置の
制限を緩和できる。この為、従来、回路ブロックに電源
を供給するために半導体素子内を縦断または横断あるい
は一周していた電源線の分断が可能となる。これによ
り、半導体素子内の電源線の配線領域を削減でき、半導
体素子のサイズ縮小が図れるレイアウトとする事が出来
る。第２の効果は、電源線の負荷を軽減でき半導体素子
の動作特性の向上をはかれるという効果がある。また、
電源線の負荷を軽減する事ができる。その理由は、電源
線の配線長が短くなるからである。The first effect is that the island portion of the lead frame for a semiconductor integrated circuit is divided, and a plurality of potentials different from each other are separately applied to the plurality of divided island portions. Since the potential is supplied to a plurality of locations, the limitation of the position of the power supply pad inside the semiconductor element, which has conventionally depended on the pin connection, can be relaxed. For this reason, it is possible to cut off the power supply line which has conventionally been longitudinally or traversing or crossing the inside of the semiconductor element in order to supply power to the circuit block. Thus, the wiring area of the power supply line in the semiconductor element can be reduced, and the layout can be reduced so that the size of the semiconductor element can be reduced. The second effect is that the load on the power supply line can be reduced and the operating characteristics of the semiconductor element can be improved. Also,
The load on the power supply line can be reduced. The reason is that the wiring length of the power supply line is shortened.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は、本発明の半導体集積回路用リードフレ
ームの上に半導体集積回路を載せた、本発明の第一の実
施例を示し、パッドとリード部との接続状態を示す平面
図である。FIG. 1 is a plan view showing a first embodiment of the present invention in which a semiconductor integrated circuit is mounted on a lead frame for a semiconductor integrated circuit of the present invention, showing a connection state between a pad and a lead portion. It is.

【図２】図２は、本発明の半導体集積回路用リードフレ
ームの第二の実施例を示す平面図である。FIG. 2 is a plan view showing a second embodiment of the lead frame for a semiconductor integrated circuit according to the present invention.

【図３】図３は、本発明の半導体集積回路用リードフレ
ームの第三の実施例を示す平面図である。FIG. 3 is a plan view showing a third embodiment of the lead frame for a semiconductor integrated circuit according to the present invention.

【図４】図４は、従来の半導体集積回路用リードフレー
ムの一例を示す説明図である。FIG. 4 is an explanatory view showing an example of a conventional lead frame for a semiconductor integrated circuit.

【図５】図５は、従来の半導体集積回路用リードフレー
ムにおける、レイアウト例を示す説明図である。FIG. 5 is an explanatory diagram showing a layout example of a conventional semiconductor integrated circuit lead frame.

【符号の説明】[Explanation of symbols]

１ アイランド ２ アイランド電源供給用リード ３ 半導体集積回路 ４ Ｖｃｃピン ５ 回路素子 ６ 電源線 ７ ＧＮＤ1 ８ ＧＮＤ2 ９ アース線 １０ アース線 １１ アイランド吊りピン １２ アイランド吊りピン １３ リードフレーム １４ａ アイランド部分 １４ｂ アイランド部分 １５ アイランド電源供給用リード １５ａ リード １６ アイランド電源供給用リード １７ アイランド吊りピン １８ アイランド吊りピン １９ 半導体素子 ２０ Ｖｃｃピン ２１ ＧＮＤ ２２ ＧＮＤ ２３ アイランド ２４ アイランド部分 ２５ アイランド部分 ２６ アイランド部分 ２７ リード ２８ リード ２９ ひげ ３０ リード ３１ ひげ ３２ Ｖｃｃ用パッド ３３ アイランド部分 ３４ アイランド部分 ３５ 吊りピン ３６ アイランド電位１用リード線 ３７ アイランド吊りピン ３８ アイランド電位２用リード線 ３９ リードREFERENCE SIGNS LIST 1 island 2 island power supply lead 3 semiconductor integrated circuit 4 Vcc pin 5 circuit element 6 power line 7 GND 1 8 GND 2 9 ground line 10 ground line 11 island suspension pin 12 island suspension pin 13 lead frame 14a island portion 14b island portion 15 Island Power Supply Lead 15a Lead 16 Island Power Supply Lead 17 Island Suspension Pin 18 Island Suspension Pin 19 Semiconductor Element 20 Vcc Pin 21 GND 22 GND 23 Island 24 Island Part 25 Island Part 26 Island Part 27 Lead 28 Lead 29 Whisker 30 Lead 31 Beard 32 Vcc pad 33 Island part 34 Island part 35 Hanging pin 36 Lead wire for island potential 1 37 Island Hanging pin 38 islands potential 2 for the lead wire 39 lead

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−216309（ＪＰ，Ａ) 特開 平２−114544（ＪＰ，Ａ) 特開 平１−282853（ＪＰ，Ａ) 特開 平７−312404（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-6-216309 (JP, A) JP-A-2-114544 (JP, A) JP-A 1-282853 (JP, A) JP-A-7- 312404 (JP, A) (58) Fields surveyed (Int. Cl. 7 , DB name) H01L 23/50

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体集積回路用リードフレームにおい
て、リードフレームのアイランドを、２枚の櫛の歯状に
分割し、相互の櫛の歯を接触しないように噛み合わせて
配置すると共に、双方の櫛歯状アイランド部分が当該リ
ードフレーム上に搭載される半導体素子領域を縦断また
は、横断しうるような長さを有し、且つ該櫛歯状アイラ
ンド部の各先端部が半導体素子領域から突出している事
を特徴とする半導体集積回路用リードフレーム。In a lead frame for a semiconductor integrated circuit, an island of a lead frame is divided into two comb teeth, and the teeth of the two combs are engaged with each other so as not to contact with each other. The comb-shaped islander has a length such that the tooth-like island portion can vertically or traverse the semiconductor element region mounted on the lead frame;
A lead frame for a semiconductor integrated circuit, wherein each end of a lead portion protrudes from a semiconductor element region . 【請求項２】 前記２枚の櫛の歯状に分割されたアイラ
ンド部分には、夫々別のアイランド電位用リード線が接
続され、それぞれに同一もしくは異なる別の電位を与え
る事を特徴とする請求項１記載の半導体集積回路用リー
ドフレーム。2. An island potential lead wire is connected to each of the island portions divided into the teeth of the two combs, and the same or different potentials are respectively applied to the island portions.
2. The lead frame for a semiconductor integrated circuit according to claim 1, wherein: 【請求項３】 分割されたアイランド部分の少なくとも
一つが第一の電位に、他のアイランド部分が第二の電位
に印加された事を特徴とする請求項１または２記載の半
導体集積回路用リードフレーム。3. The semiconductor integrated circuit lead according to claim 1, wherein at least one of the divided island portions is applied to a first potential and the other island portion is applied to a second potential. flame. 【請求項４】 少なくとも２つのアイランド間を最短距
離で接続する配線群が設けられている事を特徴とする請
求項１記載の半導体集積回路用リードフレーム。4. The lead frame for a semiconductor integrated circuit according to claim 1, wherein a wiring group for connecting at least two islands with the shortest distance is provided. 【請求項５】 前記アイランド部分は、所定の空隙を有
して電気的に絶縁されている事を特徴とする請求項１か
ら４のいずれかに記載の半導体集積回路用リードフレー
ム。5. The lead frame for a semiconductor integrated circuit according to claim 1, wherein the island portion has a predetermined gap and is electrically insulated.
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