JP3057277B2 - パルス検出装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス信号の有無又は
パルス数若しくはパルスの時間間隔等を利用して情報を
伝達するシステム装置に用いられるパルス検出回路に関
するものである。

【０００２】

【従来の技術】図４は、送信側と受信側を伝送線路で接
続し、情報の伝達をパルス信号により行うシステム装置
を示す図である。送信器１は、コンピュータ２から加え
られた情報S1に応じて、例えば変調を施したパルス信号
S3を伝送線路３に出力する。変調には、例えばＦＳＫ変
調などが良く用いられる。一方、受信器５は、伝送線路
３からパルス信号S3を受け取り、このパルス信号S3を内
蔵するパルス検出回路７によって検出する。そして復調
器８にてこの検出した信号S5に必要な復調等を施して、
情報S1を再生し、これをコンピュータ６に出力する。伝
送線路３を伝播する信号形態は、電圧、光、電波など多
様なものが用いられる。

【０００３】図５は図４の受信器５に内蔵された従来の
パルス検出回路７の構成例を示す図であり、図６は図５
の各部の信号波形を示す図である。図５で示すパルス検
出回路は、パルス信号が高い周波数成分を持つことを利
用して、パルス成分と、それ以外の低周波ノイズ成分
（オフセット、ドリフトなど）とをハイパスフィルタ９
を用いて分離する構成である。

【０００４】例えば図６(1)に示すようなオフセット電
圧Ｖ_offを有するパルス信号S3が、ハイパスフィルタ９
に加えられたとする。ハイパスフィルタ９は、低周波成
分であるオフセット電圧Ｖ_offを著しく減衰させ、図６
(2)に示すような高周波成分（パルス信号S4）のみを通
過させる。このハイパスフィルタ９の出力信号S4は、コ
ンパレータ11に導かれ、ここで電圧源13の電圧V1と比較
される。その結果、コンパレータ11の出力として、図６
(3)に示すようなパルス信号S5が得られる。このパルス
信号S5の周期は、入力信号S3の周期と等しいので、この
信号S5が得られたことで、入力信号S3が検出されたと言
える。

【０００５】ここで図５の構成では、ハイパスフィルタ
９の肩周波数f1とコンパレータ11の閾値V1が、入力信号
S3のパルス成分を抽出するためのパラメータとなってい
る。即ち、パルス送信器１の特性（パルスの波高値、オ
フセットＶ_off、パルスの周波数成分等）及び伝送線路
３の伝達特性を考慮して、肩周波数f1と、閾値V1の値を
調節している。例えば、肩周波数f1を適正な値より高い
値に設定してしまうと、伝送されてくるパルス信号S3に
含まれる低周波ノイズ成分のみならずパルス成分（信号
成分）も減衰させてしまうので、入力信号S3を検出する
ことができなくなる。一方、肩周波数f1を適正な値より
低い値に設定してしまうと低周波ノイズ成分も通過させ
てしまい、このノイズのため入力信号S3を検出すること
が出来なくなる。

【０００６】また、ハイパスフィルタ９を通過したパル
ス信号S4の波高値と比べて、高い閾値V1を設定してしま
うと、これまた入力信号S3を検出できなくなる。また、
上記の事態を避けるため、閾値V1を低すぎる値に設定す
ると、僅かなノイズによりコンパレータ11が動作してし
まい、これまた入力信号S3を検出できなくなる。

【０００７】

【発明が解決しようとする課題】以上の説明のように図
５のパルス検出回路で設定する２つのパラメータのう
ち、ハイパスフィルタ９の肩周波数f1は、伝送されるパ
ルス信号S3の持つ周波数成分に関し、コンパレータ11の
閾値V1は、伝送されるパルス信号S3の持つ周波数成分と
パルス振幅に関係する。ここでパルス検出回路７におけ
る肩周波数f1と閾値V1の最適値は、受信器５に接続され
る送信器１と伝送線路３が変わる毎に異なる。その理由
は、

【０００８】 一般に送信器１は、機器毎にその特性
（パルスの波高値、オフセットＶ_off、周波数成分等）
が異なる。 伝送線路３に用いられる媒体の種類、長さによって
その伝達特性が異なる。 設置される系によってノイズレベルが異なる。 従って、従来の（図５）のパルス検出回路７は、接続さ
れる送信器１と伝送線路３等が変わる毎に、肩周波数f1
と閾値V1の設定を行わなければならず、煩わしい問題が
あった。

【０００９】本発明の目的は、接続される送信器１と伝
送線路３等が変わっても、パラメータを再設定すること
なく伝送されるパルス信号を的確に検出できるパルス検
出回路を提供することである。

【００１０】

【課題を解決するための手段】第１の発明は、パルス状
のアナログ信号をデジタルコード信号へ変換するＡＤ変
換器と、前記デジタルコード信号を導入し、この信号の
最大値を保持するとともに後述する第２コンパレータ(3
3)がアクティブとなった時点に同期してその内容がリセ
ットされる第１レジスタ手段(23)と、前記デジタルコー
ド信号を導入し、この信号の最小値を保持するとともに
後述する第１コンパレータ(27)がアクティブとなった時
点に同期してその内容がリセットされる第２レジスタ手
段(29)と、前記デジタルコード信号に或るコード値(E)
を加算した信号(D4)と、前記第１レジスタの出力(D2)と
を比較し、前記加算した信号(D4)が減少して第１レジス
タの出力信号(D2)を横切った時点(t2,t4,…)でアクティ
ブとなる第１コンパレータ手段(27)と、前記デジタルコ
ード信号(D1)と、前記第２レジスタの出力に或るコード
値(E)を加算した信号(D5)とを比較し、前記デジタルコ
ード信号(D1)が増加して前記加算した信号(D5)を横切っ
た時点(t1,t3,…）でアクティブとなる第２コンパレー
タ手段(33)と、を備えるようにしたものである。

【００１１】第２の発明は、前記第１コンパレータ手段
(27)が、前記デジタルコード信号(D1)と、前記第１レジ
スタ(23)の出力に或るコード値(E)を減算した信号(D8)
とを比較し、前記デジタルコード信号(D1)が減少して前
記減算した信号(D8)を横切った時点でアクティブとなる
コンパレータ手段とし、前記第２コンパレータ手段(33)
が、前記デジタルコード信号(D1)に或るコード値(E)を
減算した信号(D9)と、前記第２レジスタ(29)の出力(D3)
とを比較し、前記減算した信号(D9)が増加して第２レジ
スタの出力信号(D3)を横切った時点でアクティブとなる
第２コンパレータ手段としたものである。

【００１２】

【作用】本発明は、入力信号パルスの最大値と最小値を
第１レジスタ（最大値）と第２レジスタ（最小値）に保
持しておく。そして入力信号パルスの値が最大値を下回
った時に、入力信号パルスの立ち下がりエッジが発生し
たと認識する。また、入力信号パルスの値が最小値を上
回った時に、入力信号パルスの立ち上がりエッジが発生
したと認識する。

【００１３】

【実施例】図１は本発明に係るパルス検出回路の構成例
を示す図、図２は本発明に係るパルス検出回路の別の構
成例を示す図、図３は図１の装置における各部の信号の
タイムチャートである。

【００１４】図１において、信号S3は図４で説明した伝
送線路３を伝わって送信器１から送られてきた入力のパ
ルス信号である。本発明の回路は、このパルス信号S3を
導入し、この信号S3の周期と同じ周期の信号S5を出力す
るものである。即ち、一般にはこの入力信号S3には、オ
フセットＶ_offやノイズが重畳されているが、本発明の
回路は、この影響を受けることなく、入力信号S3に含ま
れているパルス信号成分を取り出すものである。

【００１５】21は、ＡＤ変換器であり、導入したパルス
信号S3の電圧値をデジタルコード信号D1へ変換するもの
である。図３の(1)と(3)には、このデジタルコード信号
D1をアナログ的に表現した波形（つまり、この波形は入
力パルス信号S3の波形である）を示している。23は、レ
ジスタであり、デジタルコード信号D1を導入し、この信
号の最大値を保持するとともに後述するコンパレータ33
がアクティブとなった時点t1,t3,…（図３の(3)参照）
に同期して、その内容がリセットされるものである。こ
のように導入したデジタル値の最大値を保持するレジス
タは、極めてありふれた機能のものであり、本明細書で
は、このような機能を実現するための構成の説明は、省
略する。このレジスタ23の出力信号D2をアナログ的に表
現した波形を、図３(1)に示す。

【００１６】25は、デジタル加算器（以下、単に加算器
と言う）であり、デジタルコード信号D1へ或るコード値
Ｅの信号を加算して、信号D4（＝D1＋Ｅ）を出力するも
のである。このコード値Ｅは、入力のパルス信号S3の振
幅以下で、且つこの信号S3に含まれるノイズのレベル以
上の値に固定される。この加算器25の出力信号D4をアナ
ログ的に表現した波形を、図３(1)に示す。

【００１７】27は、コンパレータであり、加算器25の出
力信号D4と、レジスタ23の出力D2とを比較し、加算器25
の出力信号D4が減少した結果、レジスタ23の出力信号D2
を横切った時点t2,t4,…（図３(1)参照）でアクティブ
となるものである。図１の回路例では、コンパレータ27
が、lowレベルの期間をアクティブとしている。このコ
ンパレータ27の出力信号D6をアナログ的に表現した波形
を、図３(2)に示す。

【００１８】29は、レジスタであり、デジタルコード信
号D1を導入し、この信号の最小値を保持するとともにコ
ンパレータ27がアクティブとなった時点t2,t4,…（図３
の(2)参照）に同期して、その内容がリセットされるも
のである。このように導入したデジタル値の最小値を保
持するレジスタは、極めてありふれた機能のものであ
り、本明細書では、このような機能を実現するための構
成の説明は、省略する。このレジスタ29の出力信号D3を
アナログ的に表現した波形を、図３(3)に示す。

【００１９】31は、加算器であり、レジスタ29の出力信
号D3へ或るコード値Ｅの信号を加算して、信号D5（＝D3
＋Ｅ）を出力するものである。コード値Ｅの信号につい
ては、上述した。この加算器31の出力信号D5をアナログ
的に表現した波形を、図３(3)に示す。33は、コンパレ
ータであり、加算器31の出力信号D5と、ＡＤ変換器21が
出力するデジタルコード信号D1とを比較し、デジタルコ
ード信号D1が増加して加算器31の出力信号D5を横切った
時点t1,t3,…（図３(3)参照）でアクティブとなるもの
である。図１の回路例では、コンパレータ33が、highレ
ベルの期間をアクティブとしている。このコンパレータ
33の出力信号D7をアナログ的に表現した波形を、図３
(4)に示す。

【００２０】35は、パルス発生器であり、コンパレータ
27の立ち下がりエッジが発生する毎に、パルス信号を発
生させ、これをレジスタ29に加えるものである。その結
果、レジスタ29は、このパルス発生器35からのパルス信
号が加えられる度に、今まで保持していた最小値をリセ
ットし、加えられているデジタルコード信号D1の現実の
値を保持する。37は、パルス発生器であり、コンパレー
タ33の立ち上がりエッジが発生する毎に、パルス信号を
発生させ、これをレジスタ23に加えるものである。その
結果、レジスタ23は、このパルス発生器37からのパルス
信号が加えられる度に、今まで保持していた最大値をリ
セットし、加えられているデジタルコード信号D1の現実
の値を保持する。

【００２１】39は、出力回路であり、２つのコンパレー
タ27,33から信号D6,D7を導入し、信号D6の立ち下がりエ
ッジで立ち下がり、信号D7の立ち上がりエッジで立ち上
がる信号S5を出力するものである。この出力回路39の出
力信号S5をアナログ的に表現した波形を、図３(5)に示
す。

【００２２】このように構成された図１の回路の動作を
図３を参照して説明する。なお、図３の(1)〜(5)に示す
波形の時間軸は共通である。伝送線路３を伝播してきた
パルス信号S3の波形は、図３(1)に示すD1の波形である
とする。この信号D1は、ＡＤ変換器21のデジタルコード
信号であるが、この信号D1は信号S3の電圧値をデジタル
コードに変換したものであり、この信号D1をアナログ的
に表現した図３(1)のD1波形は、入力のパルス信号S3の
波形であると言える。この図３(1)に示すように入力の
パルス信号S3には、オフセット電圧Ｖ_{o ff}が含まれてお
り、且つ波形も鈍っている。

【００２３】図１の回路は、このようなオフセットＶ
_offや波形の鈍りに影響されず、入力パルス信号S3と同
一の周期の信号S5を取り出すことができる。まず、入力
パルス信号S3の立ち下がりエッジを検出する動作を説明
する。これを検出する作用を果たすものが、コンパレー
タ27である。コンパレータ27には、図３(1)に示す信号D
2とD4が加えられる。

【００２４】ここで信号D2は、デジタルコード信号D1の
最大値をトレースしたものである。例えば、時刻t0の直
前におけるデジタルコード信号D1の最大値が、M1である
と仮定する。従って、時刻t0の時点では、信号D2の値
は、M1である。そして時刻t0〜t1の区間では、図３(1)
に示すように M1＜D1 であるから、レジスタ23の出力
D2は、M1がホールドされる。そして時刻t1になると、コ
ンパレータ33がアクティブになる。その結果、レジスタ
23には、パルス発生器37からリセットパルスが加えられ
るので、レジスタ23は、この時刻t1の時点で、デジタル
コード信号D1の現実の値m2（図３(1)参照）になる。

【００２５】そして時刻t1〜t2の区間では、デジタルコ
ード信号D1の値は、増加傾向にあるので、信号D2は、こ
のデジタルコード信号D1の最大値をトレースしながら図
３(1)の如く増加する。そして時刻t2の少し前の時点
で、デジタルコード信号D1が最大値M1をピークとしてそ
の後減少傾向に反転しても、信号D2は、ピーク値M1をホ
ールドする。以上の結果、信号D2は、図３(1)に示す波
形となる。

【００２６】一方、信号D4は、デジタルコード信号D1に
コード値Ｅを加算したものであるから、図３(1)の点線D
4で示すように、デジタルコード信号D1を＋Ｅだけ平行
移動した波形となる。コンパレータ27は、図３(1)に示
す信号D2とD4の大小を比較し、 D4 ＜ D2 となった時
点である時刻t2,t4,t6,…にて、highレベル→lowレベル
へ変化してアクティブとなる（図３(2)参照）。なお、
コンパレータ27は、時刻t1,t3,t5の時点で、レジスタ23
がコンパレータ33の立ち上がりエッジに起因してリセッ
トされるので、図３(2)に示すようにhighレベルに移行
する。つまり、コンパレータ27からは、入力のパルス信
号S3の立ち下がりエッジに対応した信号D6が得られる。

【００２７】次に、入力パルス信号S3の立ち上がりエッ
ジを検出する動作を説明する。これを検出する作用を果
たすものが、コンパレータ33である。コンパレータ33に
は、図３(3)に示す信号D1とD5が加えられる。図３(3)に
示す信号D3は、デジタルコード信号D1の最小値をトレー
スしたものである。例えば、時刻t0の直前の期間も含め
てこの区間における最小値が、N1であると仮定する。そ
して時刻t1の直前からデジタルコード信号D1は、増加し
始めるが、図３(3)に示すように N1＜D1 であるか
ら、レジスタ29の出力D3は、N1にホールドされる。

【００２８】そして時刻t2になると、コンパレータ27が
アクティブになる。その結果、レジスタ29には、パルス
発生器35からリセットパルスが加えられるので、レジス
タ29は、この時刻t2の時点で、デジタルコード信号D1の
現実の値n2（図３(3)参照）になる。そして時刻t2以降
の区間では、デジタルコード信号D1の値は、減少傾向に
あるので、信号D3は、このデジタルコード信号D1の最小
値をトレースしながら図３(3)の如く減少する。そして
時刻t3の少し前の時点で、デジタルコード信号D1が最小
値N1をボトムとしてその後増加傾向に反転しても、信号
D3は、ボトム値N1をホールドする。以上の結果、信号D3
は、図３(3)に示す波形となる。

【００２９】一方、信号D5は、信号D3にコード値Ｅを加
算したものであるから、図３(3)の点線D5で示すよう
に、信号D3を＋Ｅだけ平行移動した波形となる。コンパ
レータ33は、図３(3)に示す信号D1とD5の大小を比較
し、 D5 ＜ D1 となった時点である時刻t1,t3,t5,…
にて、lowレベル→highレベルへ変化してアクティブと
なる（図３(4)参照）。なお、コンパレータ33は、時刻t
2,t4,t6の時点で、レジスタ29がコンパレータ27の立ち
下がりエッジに起因してリセットされるので、図３(4)
に示すようにlowレベルに移行する。つまり、コンパレ
ータ33からは、入力のパルス信号S3の立ち上がりエッジ
に対応した信号D7が得られる。

【００３０】出力回路39は、２つのコンパレータ27,33
から信号D6,D7を導入し、信号D6の立ち下がりエッジで
立ち下がり、信号D7の立ち上がりエッジで立ち上がる信
号S5を出力する。なお、図３の(2)と(4)から明らかなよ
うに、２つのコンパレータ27,33の出力信号D6,D7も、結
果的に図３(5)の信号S5と同期した波形となるので、出
力回路39は、本発明の必須の構成要素ではない。以上
が、第１の発明の説明である。

【００３１】次に第２の発明について説明する。なお、
図１の回路は、コンパレータ27において、デジタルコー
ド信号D1をプラスＥ方向にシフトした信号D4と、デジタ
ルコード信号D1の最大値をトレースした信号D2との大小
を比較して、入力パルス信号S3の立ち下がりエッジを検
出するようにした。

【００３２】ここで、信号D1と信号D4のどちらをシフト
させるかは、相対的なものであるから、図１と逆に、最
大値をトレースした信号D2をマイナスＥ方向にシフトさ
せた信号（図示せず）と、デジタルコード信号D1の大小
を比較しても、図１と全く同様な効果、即ち、入力パル
ス信号S3の立ち下がりエッジを検出することができる。
同様に、図１と逆に、デジタルコード信号D1をマイナス
Ｅ方向にシフトさせた信号（図示せず）と、最小値をト
レースした信号D3の大小を比較しても、図１と全く同様
な効果、即ち、入力パルス信号S3の立ち上がりエッジを
検出することができる。このような構成を図２へ示す。
なお、図２の回路の動作は、図１の動作とほぼ同じであ
るため、その説明は省略する。

【００３３】

【発明の効果】以上説明したように本発明は、入力信号
パルスの最大値と最小値を第１レジスタ（最大値）と第
２レジスタ（最小値）に保持しておく。そして入力信号
パルスの値が、前記最大値及び最小値と交差するよう
に、或るコード値Ｅを入力信号パルス値・最大値・最小
値のいずれの値から加算又は減算する。そして最大値を
下回った時に、入力信号パルスの立ち下がりエッジが発
生したと認識する。また、入力信号パルスの値が最小値
を上回った時に、入力信号パルスの立ち上がりエッジが
発生したと認識する。ここで、前記コード値Ｅを入力パ
ルス信号の振幅以下で、かつノイズのレベル以上に固定
しておけば、入力パルス信号の振幅以外の要素（即ち、
直流オフセットＶ_off、パルスの繰り返し周波数、パル
スの立ち上がり波形等）の影響を受けずにパルスを検出
できる。従って、本発明によれば、パルス検出器の調整
を大幅に簡素化できる。

【図面の簡単な説明】

【図１】本発明に係るパルス検出回路の構成例を示す図

【図２】本発明に係るパルス検出回路の別の構成例を示
す図

【図３】図１の装置における各部の信号のタイムチャー
ト

【図４】情報の伝達をパルス信号により行うシステム装
置を示す図

【図５】従来のパルス検出回路の構成例を示す図

【図６】図５の装置における各部の信号のタイムチャー
ト

【符号の説明】

21 ＡＤ変換器 23,29 レジスタ 25,31 加算器 27,33 コンパレータ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】パルス状のアナログ信号をデジタルコード
   信号へ変換するＡＤ変換器と、 前記デジタルコード信号を導入し、この信号の最大値を
   保持するとともに後述する第２コンパレータ(33)がアク
   ティブとなった時点に同期してその内容がリセットされ
   る第１レジスタ手段(23)と、 前記デジタルコード信号を導入し、この信号の最小値を
   保持するとともに後述する第１コンパレータ(27)がアク
   ティブとなった時点に同期してその内容がリセットされ
   る第２レジスタ手段(29)と、 前記デジタルコード信号に或るコード値(E)を加算した
   信号(D4)と、前記第１レジスタの出力(D2)とを比較し、
   前記加算した信号(D4)が減少して第１レジスタの出力信
   号(D2)を横切った時点(t2,t4,…)でアクティブとなる第
   １コンパレータ手段(27)と、 前記デジタルコード信号(D1)と、前記第２レジスタの出
   力に或るコード値(E)を加算した信号(D5)とを比較し、
   前記デジタルコード信号(D1)が増加して前記加算した信
   号(D5)を横切った時点(t1,t3,…）でアクティブとなる
   第２コンパレータ手段(33)と、 を備えたことを特徴とするパルス検出装置。
2. 【請求項２】前記第１コンパレータ手段(27)が、 前記デジタルコード信号(D1)と、前記第１レジスタ(23)
   の出力に或るコード値(E)を減算した信号(D8)とを比較
   し、前記デジタルコード信号(D1)が減少して前記減算し
   た信号(D8)を横切った時点でアクティブとなるコンパレ
   ータ手段とし、 前記第２コンパレータ手段(33)が、 前記デジタルコード信号(D1)に或るコード値(E)を減算
   した信号(D9)と、前記第２レジスタ(29)の出力(D3)とを
   比較し、前記減算した信号(D9)が増加して第２レジスタ
   の出力信号(D3)を横切った時点でアクティブとなる第２
   コンパレータ手段としたことを特徴とするパルス検出装
   置。