JP3055980B2 - マルチプロセッサ又はパイプラインプロセッサシステムにおいてデータの完全性を確保する方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタルコンピュータに
係り、より詳細には、簡略化した命令セットを実行する
高性能プロセッサに係る。

【０００２】

【従来の技術】複雑な命令セットのプロセッサ、即ちＣ
ＩＳＣプロセッサは、それらの命令セットに非常に多数
の命令を有していることを特徴とするもので、複雑なメ
モリアクセスモードを伴うメモリ−メモリ命令をしばし
ば含んでいる。これらの命令は通常は可変長さのもので
あり、単純な命令はおそらく長さが１バイトしかない
が、その長さは数十バイトに達することもある。ＶＡＸ
（登録商標）命令セットはＣＩＳＣの主たる例で、１又
は２バイトのオペレーションコードと０ないし６個のオ
ペランド指定子とを有する命令を使用しており、各オペ
ランド指定子は長さが１バイトから多数バイトまで達す
る。オペランド指定子のサイズは、アドレスモード、変
位のサイズ（バイト、ワード又はロングワード）等によ
って異なる。オペランド指定子の第１バイトは、そのオ
ペランドに対するアドレスモードを記述するもので、一
方、オペレーションコードは、オペランドの数１、２又
は３を定める。しかしながら、オペレーションコード自
体がデコードされるときは、オペランド指定子がまだデ
コードされていないために命令の全長がまだプロセッサ
に分からない。ＶＡＮ型のプロセッサの別の特徴は、ク
オドワード又はロングワード参照に加えてバイト又はバ
イトストリングのメモリ参照を用いていることであり、
即ちメモリ参照は１バイトから多ワードまでの可変長さ
のものであり、不整列のバイト参照を含んでいる。

【０００３】簡略命令セットのプロセッサ即ちＲＩＳＣ
プロセッサは、命令の数が少なくて簡単にデコードでき
ることを特徴とすると共に、全ての演算／論理オペレー
ションをレジスタ対レジスタで行わねばならないことを
特徴とする。別の特徴は、複雑なメモリアクセスができ
ないことで、全てのメモリアクセスはレジスタロード／
記憶オペレーションであり、そして少数の比較的簡単な
アドレスモード、即ちオペランドアドレスを指定する若
干の方法しかないことである。命令は１つの長さしかな
く、メモリアクセスは通常整列された標準データ幅のも
のである。命令の実行はマイクロコーデイングとは異な
る直接固定布線式のものである。命令サイクルタイムは
固定であり、命令は比較的単純に定められ、それらは全
て１つの短いサイクルで実行される（平均的に、という
のは、パイプラインが実際の実行を数サイクルに分散す
るからである）。

【０００４】ＣＩＳＣプロセッサの１つの利点は書き込
みソースコードにある。種々のパワフルな命令、メモリ
アクセスモード及びデータ形式により、コードの各ライ
ンに対してより多くの作業が行われるはずであるが（実
際には、コンパイラはこの利点を完全に活用するコード
を発生しない）、ソースコードのコンパクトさにおいて
得られるものは、実行時間を犠牲として得られるもので
ある。特に、現在システムに要求される性能レベルを実
現するために命令実行のパイプライン化が必要となると
きには、次々の命令のデータ又は状態の依存性と、メモ
リアクセス時間対マシンサイクルタイムの大きな相違と
によって、著しいストール及び例外が生じ、実行速度が
低下する。ＲＩＳＣプロセッサの利点はコードの実行速
度にあるが、コードの各ラインによって実行される作業
が少なくそしてあるタスクを実行するためのコードが非
常に長くなるという欠点がある。ＶＡＸコードの１つの
ラインは、ＲＩＳＣコードの多数のラインと同じものを
実行できる。

【０００５】ＣＰＵがメモリよりも相当に速かったとき
には、１命令当たりに多くの作業を行なうのが効果的で
あった。というのは、もしそうでなければ、ＣＰＵはメ
モリが命令を送り出すのを常に待機することになるから
であり、このファクタは、命令をより複雑化し、サブル
ーチンとして実行されるであろうものを覆ってしまうこ
とになる。ＣＰＵ及びメモリの速度のバランスがとれる
ようになってくると、メモリシステムが各サイクル中に
１つの命令とあるデータを送り出せるという仮定のもと
に、ＲＩＳＣ方式のような単純な解決策を実現できるよ
うになった。ハイアラーキメモリ技術及び高速アクセス
サイクルがこれらのより速いメモリ速度をもたらした。
ＣＩＳＣ対ＲＩＳＣの選択に影響を及ぼす別のファクタ
は、ＶＬＳＩ構造のＣＰＵによってオフチップ対オンチ
ップ相互接続部の相対的なコストが変わることである。
ボードではなくチップの構造により経済性が変化し、即
ちまず、１つのチップ上で充分なほどアーキテクチャを
簡単にし、次いで、メモリ参照のためにオフチップにな
るのを回避するようにより多くのオンチップメモリが可
能（そして必要）になった。比較においての更に別のフ
ァクタは、ＣＩＳＣ解決策の場合のようにより複雑な命
令及びアドレスモードを加えると、命令実行プロセスの
段階が複雑化する（従って低速化する）ことである。複
雑なファンクションは、単純な命令の同等のシーケンス
よりもファンクションの実行をより高速化するが、命令
のサイクルタイムを長くし、全ての命令の実行速度を下
げ、従って、追加されるファンクションは、命令実行速
度の低下を補償するに充分なほど全性能を高めるもので
なければならない。

【０００６】

【発明が解決しようとする課題】ＲＩＳＣプロセッサの
性能利点は、これら及び他のファクタを考慮しても、そ
の欠点に勝るものであると考えられ、既存のソフトウエ
アベースに対してそれがないとすれば、ほとんどの新し
いプロセッサはおそらくＲＩＳＣの特徴を用いて設計さ
れることになろう。問題は、多くの会社が、過去１０年
ないし１５年に最も広く使用されてきたＣＩＳＣ型プロ
セッサを用いてアプリケーションプログラムやデータ構
造においてオペレータのトレーニングやコード自体のコ
ストを含む長年のオペレーション背景に既に多大な資本
を投資していることである。新たなプロセッサアーキテ
クチャを受け入れるために全てのコード及びデータ構造
を書き直す作業に要する経費及び障害は、最終的に実現
できると予想される性能利点が顕著なものであったとし
ても、計り知れないものである。

【０００７】従って、本発明の目的は、ＲＩＳＣ型プロ
セッサアーキテクチャの全ての性能利点を達成し、しか
も、既存のＣＩＳＣ型プロセッサに対してこれまでに形
成されているデータ構造及びコードを高性能プロセッサ
に使用するように変換できるようにすることである。

【０００８】

【課題を解決するための手段】本発明の一実施例によれ
ば、標準化された固定命令サイズを用いたＲＩＳＣ型の
高性能プロセッサであって、簡単なアドレスモードを用
いて簡単化されたメモリアクセスデータ幅のみを許すプ
ロセッサが提供される。命令セットは、レジスタ−レジ
スタオペレーション（ＡＬＵ等を用いた演算論理型オペ
レーション）と、メモリを参照するレジスタロード／記
憶オペレーションとに限定され、メモリ−メモリオペレ
ーションは行われないし、ＡＬＵや他の論理機能を実行
するレジスタ−メモリオペレーションも行われない。こ
れら命令によって実行されるファンクションは、デコー
ドが簡単で且つ短いサイクルで実行する非マイクロコー
ド実施を許すように限定される。１つの実施例では，オ
ンチップのフローティングポイント処理が行われ，オン
チップの命令及びデータキャッシュが使用される。

【０００９】既に確立されているデータ構造を使用でき
るようにするためにバイト操作命令が含まれる。これら
の命令は、非整列ロード及び記憶命令と共に、レジスタ
内バイト抽出、挿入及びマスキングを行う構成体を含ん
でいて、たとえ実際のメモリオペレーションが整列クオ
ドワードの性質であっても、バイトアドレスを使用でき
るようにする。

【００１０】ロード／ロック及び記憶／条件命令を設け
ることにより、アトミックバイト書き込みを実施するこ
とができる。多バイト（例えば、クオドワード）整列メ
モリにバイトアドレスを書き込むために、ＣＰＵは、ク
オドワード（又はロングワード）をロードしそしてこの
位置をロックし、クオドワードの残り部分が妨げられな
いようにしつつレジスタのバイトアドレスに書き込みを
行い、次いで、クオドワードがロード／ロックオペレー
ション以来別のプロセッサによって書き込まれたかどう
かに基づいて、更新したクオドワードを条件に応じてメ
モリに記憶する。

【００１１】本発明の１つの特徴による別のバイト操作
命令は、バイト比較命令である。レジスタ内のクオドワ
ードの全てのバイトが別のレジスタ内の対応するバイト
と比較される。その結果、単一バイト（比較された各バ
イトごとに１ビット）が第３レジスタに入れられる。こ
のオペレーションは汎用レジスタに対して行われるので
（特殊なハードウェア位置ではくなくて）、多数のバイ
ト比較を順次に行うことができ、割り込み等に対して追
加の状態を考慮する必要はない。このバイト比較はバイ
トゼロ化命令と共に効果的に使用することができ、バイ
トゼロ化命令ではクオドワードの選択されたバイトがゼ
ロにされ、レジスタの下位バイトのビットによってバイ
トが選択される。即ち、バイト比較の結果を用いて別の
レジスタのバイトをゼロにすることができる。

【００１２】実行の速度は，命令流のシーケンスに強く
依存しており、フェッチした命令流がフラッシュされて
新たなシーケンスが始まる間には分岐によってシーケン
スが破壊されストールが発生される。条件に応じた移動
命令を設けることにより、多数の短い分岐を全て排除す
ることができる。条件に応じた移動命令はレジスタをテ
ストし、条件に合致する場合には第２レジスタを第３へ
移動する。このファンクションを短い分岐と取り替える
ことによって命令流のシーケンス性を維持することがで
きる。

【００１３】分岐を回避できない場合には、分岐のター
ゲットを予想しそしてこの予想に基づいて新たな命令を
予めフェッチすることにより実行速度を上げることがで
きる。一実施例の特徴によれば、全ての順方向分岐は行
わないと予想しそして全ての逆方向分岐（ループに対し
て一般にそうであるように）は行うものと予想すること
を必要とする分岐予想の規定に従うようにされる。コン
パイルの際には、最も生じ勝ちな経路が順方向ではなく
て逆方向となり、従って予想される経路より頻繁に取ら
れて、適当な命令が予めフェッチされる。

【００１４】別の性能改善は、標準サイズ命令の未使用
ビットを用いて、ジャンプ及びサブルーチンへのジャン
プ等のためのめの予想されるターゲットアドレスのヒン
トを与えることである。従って、ターゲットは、実際の
アドレスを計算してレジスタに入れる前に予めフェッチ
することができる。命令の実行時に上記ヒントのターゲ
ットアドレスが計算アドレスに一致する場合には、予め
フェッチしたアドレスが既にパイプラインにあり、著し
く速く実行できることになる。上記ヒントはコンパイラ
によってジャンプ命令に加えられる。

【００１５】更に、ジャンプ命令の未使用の変位部分
は、実際のジャンプの形式、即ちジャンプ、サブルーチ
ンへのジャンプ，サブルーチンからの復帰を定めるフィ
ールドを含むことができ、従って、予想されるターゲッ
トアドレスをスタックに入れて、命令が実行されてしま
う前に予めのフェッチを行えるようにするか、或いはヒ
ントによって定められたオペレーションに適した他の動
作を行えるようにする。ヒントはハードウェアによって
無視されてもよく、もしこのようにされれば、コードは
速度が下がるだけで適切に実行される。

【００１６】一実施例の特徴によれば、プロセッサは可
変メモリページサイズを使用しており、仮想アドレス動
作を実施するための変換バッファの入力を最適に使用す
ることができる。ページテーブル入力にはグラニュラリ
ティヒントが追加され、この入力についてのページサイ
ズが定められる。非常に多数の逐次のページが同じ保護
及びアクセス権を分担する場合には、これら全てのペー
ジを同じページテーブル入力で参照することができ、従
って、変換バッファをより効率的に使用できるようにな
る。変換バッファにおけるヒントの見込みが増大し、ペ
ージテーブルをアクセスし損なう回数が最小にされる。

【００１７】更に別の特徴は、データブロックを使用す
る前にそれをメモリハイアラーキの高速アクセスキャッ
シュに移動するように働く予めのフェッチ命令が追加さ
れることである。この予めのフェッチ命令は、ベクトル
プロセッサと同様のファンクションを実行するようにコ
ンパイラによって挿入されるが、ベクトルハードウェア
は必要としない。この予めのフェッチ命令は、メモリ例
外又は保護或いはアクセス違反を発生せず、従って、予
めのフェッチが失敗しても実行速度を低下することはな
い。又、命令は任意であり、プロセッサがこれを実行で
きない場合には、通常のコードが問題なく実行される。

【００１８】本発明の新規な特徴は、特許請求の範囲に
指摘する。しかしながら、本発明自体及びその特徴と効
果は、添付図面を参照して特定実施例の以下の詳細な説
明を読むことにより容易に理解されよう。

【００１９】

【実施例】図１を参照すれば、本発明の特徴を組み込ん
でおり一実施例に基づいて構成されたコンピュータシス
テムは、ＣＰＵ１０を備えており、このＣＰＵはシステ
ムバス１１によってメインメモリ１２に接続され、Ｉ／
Ｏユニット１３もシステムバスを経てアクセスされる。
このシステムは、スタンドアローンワークステーション
から中間レンジのマルチプロセッサまでの種々のレベル
のものでよく、この場合、ＣＰＵ１５のような他のＣＰ
Ｕもシステムバス１１を経てメインメモリ１２をアクセ
スする。

【００２０】ＣＰＵ１０は単一チップの集積回路装置で
あるのが好ましいが、マルチチップ形態で構成されたプ
ロセッサに本発明の特徴を用いることもできる。単一チ
ップ内には、インテガー実行ユニット１６（“Ｅ−ボッ
クス”と称する）と共に、フローティングポイント実行
ユニット１７（“Ｆ−ボックス”と称する）が含まれ
る。命令フェッチ及びデコードは、命令ユニット１８即
ち“Ｉ−ボックス”において行われ、そしてアドレスユ
ニット即ち“Ａ−ボックス”１９は、アドレス発生、メ
モリマネージメント、書き込みバッファ動作及びバスイ
ンターフェイスのファンクションを実行する。メモリは
ハイアラーキであり、オンチップ命令及びデータキャッ
シュが一実施例において命令ユニット１８及びアドレス
ユニット１９に含まれており、一方、より大きな第２レ
ベルのキャッシュ２０はオフチップであり、アドレスユ
ニット１９のキャッシュ制御器によって制御される。

【００２１】ＣＰＵ１０は以下に述べる命令セットを使
用しており、全ての命令は固定サイズのもので、この場
合は３２ビット即ち１ロングワードである。使用する命
令及びデータの形式は、図２に示すように、バイト、ワ
ード、ロングワード及びクオドワードに対するものであ
る。ここで使用する１バイトは８ビットであり、１ワー
ドは１６ビット即ち２バイトであり、ロングワードは３
２ビット即ち４バイトであり、そしてクオドワードは６
４ビット即ち８バイトである。ＣＰＵ１０内のデータ路
及びレジスタは一般に６４ビット即ちクオドワードサイ
ズであり、メモリ１２及びキャッシュは基本的な転送単
位としてクオドワードを使用している。クオドワード又
はロングワードのみのロード及び記憶を行えるようにす
ることにより性能が促進されるが、公知のソフトウェア
開発に用いられていたデータ形式に対応できるようにす
るために、クオドワード又はロングワードのみのロード
と記憶の特徴を維持しつつ、ある独特の命令によってバ
イト操作が許容される。

【００２２】図３には、命令ユニット１８又はＩ−ボッ
クスが詳細に示されている。命令ユニット１８の主なフ
ァンクションは、Ｅ−ボックス１６、Ａ−ボックス１９
及びＦ−ボックス１７に命令を発行することである。命
令ユニット１８は、おそらく８Ｋバイトの命令流データ
を記憶する命令キャッシュ２１を備えており、パイプラ
インが進行する場合にこの命令流データのクオドワード
（２つの命令）が各サイクルごとに命令レジスタ２２に
ロードされる。命令ユニット１８は、好ましい実施例で
は、デコーダ２３及び２４において２つの命令を並列に
デコードし、次いで、チェック回路２５により必要なリ
ソースが両方の命令に対して使用できるかどうかチェッ
クする。これらのリソースが使用できそして二重発行が
可能な場合には、バス２６及び２７を経てレジスタアド
レスをそしてマイクロコントロールバス２８及び２９を
経てコントロールビットをＣＰＵ１０内の適当なエレメ
ントに送ることにより両方の命令が発行される。第１命
令に対してしかリソースが使用できず且つこれら命令を
二重発行できない場合には、命令ユニット１８はデコー
ダ２３から第１命令のみを発行する。命令ユニット１８
は、リソースが第２命令に対して使用でき（デコーダ２
４から）そして第１命令に対して使用できない場合に
は、命令を発行しない。命令ユニット１８は、第１命令
に対するリソースが使用できるようになるまで命令を発
行しない。一対の命令のうちの第１のみが発行される
（デコーダ２３から）場合には、命令ユニット１８は別
の命令を命令レジスタ２２に送り込んで二重発行を再び
試みることはしない。二重発行は、整列されたクオドワ
ード対がメモリ（又は命令キャッシュ２１）からフェッ
チされて整列されたクオドワードとして命令レジスタ２
２にロードされたときにこれらクオドワード対に対して
試みられるだけである。

【００２３】命令ユニット１８は、レジスタ２２にロー
ドされるべき命令流の命令に応答する分岐予想回路３０
を含んでいる。この予想回路３０は、サブルーチン復帰
スタック３１と共に、分岐アドレスを予想しそしてアド
レス発生回路３２に命令流をそれが必要となる前に予め
フェッチさせるために用いられる。サブルーチン復帰ス
タック３１（例えば、４つの入力を有する）は、以下に
述べるように、ジャンプ、サブルーチンへのジャンプ及
び復帰命令内のヒントビットによって制御される。仮想
ＰＣ（プログラムカウンタ）３３は、命令流データに対
するアドレスを選択された順序で発生するためにアドレ
ス発生回路３２に含まれている。

【００２４】１つの分岐予想方法は、分岐変位の符号ビ
ットの値を使用して条件分岐を予想することであり、こ
れにより、回路３０は、入力３５に現れる分岐命令内の
変位の符号ビットに応答する。符号ビットが負である場
合には、分岐が行われることを予想し、アドレス回路３
２はレジスタＲａに変位を加えて、フェッチすべき新た
なアドレスシーケンスの第１アドレスを発生する。符号
が正である場合には、分岐が行われないと予想し、その
ときの命令流がシーケンスにおいて継続される。

【００２５】命令ユニット１８は、８入力の完全連想変
換バッファ（ＴＢ）３６を含んでいて、最近使用された
命令流アドレス変換と、８Ｋバイトページに対する保護
情報とををキャッシュ記憶する。公称６４ビットアドレ
スが可能であるが、実際の問題として、現在では４３ビ
ットアドレスで充分である。各サイクルごとに、４３ビ
ット仮想プログラムカウンタ３３が命令流ＴＢ３６に与
えられる。仮想ＰＣに関連したページテーブル入力（Ｐ
ＴＥ）がＴＢ３６にキャッシュ記憶される場合には、こ
の仮想ＰＣを含むページに対するページフレーム番号
（ＰＦＮ）及び保護ビットが命令ユニット１８によって
使用されて、アドレス変換及びアクセスチェックが完了
される。従って、物理的なアドレスが命令キャッシュ２
１のアドレス入力３７に加えられるか、又はキャッシュ
ミスがある場合には、この命令流の物理的なアドレスが
バス３８によりアドレスユニット１９を経てキャッシュ
２０又はメモリ１２へ加えられる。好ましい実施例で
は、命令流ＴＢ３６が以下に述べるように４つのグラニ
ュラリティヒントブロックサイズのいずれかをサポート
し、これにより、ＴＢ３６におけるヒントの確立が高め
られる。

【００２６】実行ユニット即ちＥ−ボックス１６が図４
に詳細に示されている。この実行ユニット１６は、演算
／論理ユニット（ＡＬＵ）４０と、バレルシフタ４１
と、インテガー（整数）乗算器４２とを含む６４ビット
のインテガー実行データ路を備えている。又、実行ユニ
ット１６は、レジスタＲ０からＲ３１を含む３２レジス
タ６４ビット幅のレジスタファイル４３を含んでいる
が、Ｒ３１は全て０として固定布線される。レジスタフ
ァイル４３は４つの読み取りポートと、２つの書き込み
ポートとを有しており、インテガー実行データ路及びア
ドレスユニット１９の両方に対しオペランド（結果）の
ソーシング（シンキング）を行えるようにする。バス構
造体４４は、レジスタファイル４３の読み取りポートの
２つを、命令ユニット１８からバス２８又は２９を経て
送られたデコードされた命令の制御ビットにより指定さ
れたＡＬＵ４０、シフタ４２又は乗算器４２の選択され
た入力へ接続すると共に、適当なファンクションの出力
を書き込みポートの１つに接続して、結果を記憶する。
即ち、命令からのアドレスフィールドはバス２６又は２
７によって送られて、命令の実行に使用するレジスタを
選択し、そして制御バス２８又は２９はＡＬＵ等におけ
るオペレーションを定義し、バス構造体４４のどの内部
バスを使用するか等を定義する。

【００２７】Ａ−ボックス即ちアドレスユニット１９が
図５に詳細に示されている。Ａ−ボックス１９は、５つ
のファンクション、即ち変換バッファ４８、入ってくる
データに対するロードサイロ４９、出ていく書き込みデ
ータに対する書き込みバッファ５０、データキャッシュ
へのインターフェイス５１及びバス１１への外部インタ
ーフェイス５２を用いたアドレス変換を含んでいる。ア
ドレス変換データ路は、有効なアドレスを発生する（読
み取り及び書き込みポートの第２セットを経てレジスタ
ファイル４３をアクセスすると共にＰＣをアクセスする
ことにより）変位アダー５３と、アドレスバス５４に物
理アドレスを発生するデータＴＢ４８と、パイプライン
に必要とされるマルチプレクサ及びバイパス装置とを有
している。

【００２８】３２入力の完全連想データ変換バッファ４
８は、８Ｋバイトページに対する最近使用されたデータ
流ページテーブル入力をキャッシュ記憶する。各入力は
４つのグラニュラリテヒントブロックサイズのいずれか
をサポートし、検出器５５は、以下で述べるようにグラ
ニュラリティヒントに応答して、仮想アドレスバス５６
から物理アドレスバス５４へ送られた仮想アドレスの下
位ビットの数を変更する。

【００２９】ロード及び記憶命令に対して、有効な４３
ビット仮想アドレスがバス５６を経てＴＢ４８に送られ
る。送られた仮想アドレスのＰＴＥがＴＢ４８にキャッ
シュ記憶される場合には、そのアドレスを含むページに
対するＰＦＮ及び保護ビットがアドレスユニット１９に
よって用いられて、アドレス変換及びアクセスチェック
を完了する。

【００３０】書き込みバッファ５０は、次の２つの目的
を果たす。即ち、（１）記憶データを受け入れるために
広帯域（しかし限定された）リソースを設けることによ
りＣＰＵのストールサイクルの数を最小にする。これ
は、各ＣＰＵサイクルごとに１つのクオドワードという
ピークレートで記憶データを発生できるために必要とさ
れるもので、このピークレートは外部キャッシュ２０が
データを受け入れられるレートよりも大きいものであ
る。（２）記憶データを整列された３２バイトキャッシ
ュブロックへ集合させて，ＣＰＵ１０から外部キャッシ
ュ２０へデータを書き込めるレートを最大にするよう試
みる。書き込みバッファ５０は８つの入力を有してい
る。書き込みバッファ入力は、書き込むべきデータを含
んでいない場合に無効であり、書き込むべきデータを含
んでいる場合に有効である。書き込みバッファ５０は、
２つのポインタ、即ちヘッドポインタ５７とテイルポイ
ンタ５８とを含んでいる。ヘッドポインタ５７は、最も
長い時間周期にわたって有効であった有効な書き込みバ
ッファ入力を指す。テイルポインタ５８は、次に有効と
なる有効バッファ入力スロットを指す。書き込みバッフ
ァ５０が完全にいっぱいに（空に）なると、ヘッダ及び
テイルポインタは同じ有効（無効）入力を指す。書き込
みバッファ５０に新たな記憶情報が送られるたびに、命
令によって発生された物理アドレスが各有効書き込みバ
ッファ入力のアドレスと比較される。アドレスが有効書
き込みバッファ入力のアドレスと同じ整列された３２バ
イトブロックにある場合には、記憶データがその入力と
合流され、入力のロングワードマスクビットが更新され
る。書き込みバッファに一致アドレスが見つからない場
合には、テイルポインタ５８によって指示された入力に
記憶データが書き込まれ、入力が有効化され、テイルポ
インタ５８が次の入力に増加される。

【００３１】アドレスユニット１９は、完全に折り返さ
れたメモリ参照パイプラインを含んでおり、これは、デ
ータキャッシュ５９（Ｄ−キャッシュ）をいっぱいにす
ることが必要になるまで各サイクルごとに新たなロード
又は記憶命令を受け入れることができる。データキャッ
シュ５９のラインはロードミス（外れ）の際に割り当て
られるだけであるから、アドレスユニット１９は、ロー
ドミスが生じるまで各サイクルごとに新たな命令を受け
入れる。ロードミスが生じたときには、命令ユニット１
８は、レジスタファイル４３のロードポートを使用する
全ての命令（ロード、記憶、ジャンプサブルーチン等の
命令）の発行を停止する。

【００３２】各データキャッシュ５９のルックアップの
結果はパイプラインにおいて後で分かり（以下で述べる
段階Ｓ７）そしてパイプの段階Ｓ３において命令が発生
されるので、アドレスユニット１９のパイプラインにお
いて、データキャッシュ５９をミスするロード命令より
後方に２つの命令が生じる。これら２つの命令は次のよ
うに取り扱われる。第１に、データキャッシュ５９にヒ
ットする（当たる）ロードは、ミスのもとでヒットする
ように完了することができる。第２に、ロードミスはサ
イロ４９に入れられ、第１ロードミスが完了した後に順
に再生される。第３に、パイプラインに対して公称時間
に記憶命令がデータキャッシュ５９に与えられる。これ
らはサイロ結合され、ロードミスに対して順に書き込み
バッファ５０に与えられる。

【００３３】図６に詳細に示されたオンチップのパイプ
ラインフローティングポイントユニット１７即ちＦ−ボ
ックスは、以下に述べる命令セットに基づいてＤＥＣ及
びＩＥＥＥフローティングポイント命令を実行すること
ができる。グローティングポイントユニット１７は、３
２入力６４ビットのフローティングポイントレジスタフ
ァイル６１と、フローティングポイント演算論理ユニッ
ト６２とを備えている。除算及び乗算は、乗算／除算回
路６３において行われる。バス構造体６４は、レジスタ
ファイル６１の２つの読み取りポートを、命令ユニット
１８からバス２８又は２９を経て送られたデコードされ
た命令の制御ビットによって指示される適当なファンク
ション回路に相互接続する。オペレーションのために選
択されるレジスタは、命令デコードからの出力バス２６
又は２７によって定められる。フローティングポイント
ユニット１７は各サイクルごとに命令を受け入れること
ができるが、フローティングポイント除算命令の場合に
は数サイクルに一回しか受け入れられない。全てのフロ
ーティングポイント命令に対し２サイクル以上の待ち時
間は禁止される。

【００３４】ここに示す実施例では、ＣＰＵ１０は、８
Ｋバイトのデータキャッシュ５９と、８Ｋバイトの命令
キャッシュ２１とを有しており、これらキャッシュのサ
イズは利用できるチップエリアによって決まる。オンチ
ップのデータキャッシュ５９は、書き込みスルー、直接
マップ式、読み取り割り当ての物理キャッシュであり、
３２バイト（１ヘクサワード）ブロックを有している。
システムは、無効バス（図示せず）を用いることにより
データキャッシュ５９をメモリ１２とコヒレントに維持
する。データキャッシュ５９はデータアレイ６６にロン
グワードパリティを有しており、タグ記憶部６７の各タ
グ入力ごとに１つのパリティがある。

【００３５】命令キャッシュ２１は、例えば、８Ｋバイ
ト又は１６Ｋバイトであり、或いはダイのエリアに基づ
いてもっと大きくても小さくてもよい。ＴＢ３６との物
理的なアドレッシングを用いるものとして上記したが、
これは仮想キャッシュであってもよく、この場合はメモ
リ１２とのコヒレンスを維持するための構成体を含まな
い。キャッシュ２１が物理的にアドレスされるキャッシ
ュである場合には、チップがメモリとのコヒレンスを維
持するための回路を含むことになり、（１）書き込みバ
ッファ５０の入力がバスインターフェイス５２に送られ
たときには、アドレスが複写命令キャッシュ２１のタグ
と比較され、命令キャッシュ２１の対応ブロックが条件
に応じて無効化され、（２）無効バスが命令キャッシュ
２１に接続される。

【００３６】ＣＰＵ１０内のメインデータ路及びレジス
タは全て６４ビット幅である。即ち、インテガーレジス
タ４３の各々とフローティングポイントレジスタ６１の
各々は、６４ビットレジスタであり、ＡＬＵ４０は２つ
の６４ビット入力４０ａ及び４０ｂと、６４ビット出力
４０ｃとを有している。実際には２つ以上のバスで構成
される実行ユニット１６のバス構造体４４は、インテガ
ーレジスタ４３とＡＬＵ４０の入力及び出力との間にオ
ペランドを転送するための６４ビット幅のデータ路を有
している。命令デコーダ２３及び２４はレジスタアドレ
ス出力２６及び２７を発生し、これらはインテガーレジ
スタ４３及び／又はフローティングポイントレジスタ６
１のアドレス回路に送られ、ＡＬＵ４１又は６２の入力
としてどのレジスタオペランドを使用するかそしてレジ
スタ４３又はレジスタ６１のいずれがＡＬＵ（又は他の
機能ユニット）の出力の行き先であるかを選択する。

【００３７】二重発行の判断は、次の要求に基づいて回
路２５によって行われる。つまり、１サイクル内に発行
できるのは、第１カラムからの１つの命令と、第２カラ
ムからの１つの命令だけである。 カラムＡ カラムＢ インテガーオペレーション フローティングオペレーション フローティングロード／記憶 インテガーロード／記憶 フローティング分岐 インテガー分岐 ＪＳＲ 即ち、ＣＰＵ１０は、インテガーロード又は記憶命令を
インテガーオペレーション命令と共に二重発行すること
ができるが、インテガー分岐をインテガーロード又は記
憶と共に二重発行することはできない。もちろん、回路
２５は、同じサイクル中に２つの命令を発行できる前に
リソースを使用できるかどうかもチェックする。

【００３８】重要な特徴は、図１ないし６のＣＰＵ１０
のＲＩＳＣ特性である。このＣＰＵ１０によって実行さ
れる命令は、常に同じサイズで、この場合３２ビットで
あり、可変サイズ命令を許容するものではない。これら
の命令は平均１マシンサイクルで実行され（以下で述べ
るようにパイプライン構成にされ、ストールがないと仮
定する）、可変数のサイクルで実行されるのではない。
命令セットは、レジスタ対レジスタの演算論理型のオペ
レーション又はレジスタ対メモリ（又はメモリ対レジス
タ）のロード／記憶型のオペレーションのみを含み、間
接的のような複雑なメモリアドレスモードはない。ＡＬ
Ｕ４０においてオペレーションを実行する命令は、常に
そのオペランドをレジスタファイル４３から（又は命令
自体のフィールドから）入手し、そして常にその結果を
レジスタファイル４３に書き込む。即ち、これらオペラ
ンドは、決してメモリから得られるのではなくそしてそ
の結果が決してメモリへ書き込まれるのではない。メモ
リからのロードは常にレジスタファイル４３又は６１へ
行われ、メモリへの記憶は常にレジスタファイルのレジ
スタから行われる。

【００３９】図７を参照すれば、ＣＰＵ１０は、インテ
ガーオペレーション及びメモリ参照命令のための７段パ
イプラインを有している。命令ユニット１８は、命令キ
ャッシュ２１のヒット／ミスを判断するために７段パイ
プラインを有している。図７は、実行ユニット１６、命
令ユニット１８及びアドレスユニット１９のパイプライ
ンのためのパイプライン図である。フローティングポイ
ントユニット１７は、実行ユニット１６と並列にパイプ
ラインを定めるが、通常はより多くの実行段を用いてい
る。７つの段は、Ｓ０ないしＳ６と称され、１つの段は
１つのマシンサイクル（クロックサイクル）で実行され
るものとする。最初の４つの段Ｓ０、Ｓ１、Ｓ２及びＳ
３は命令ユニット１８において実行され、そして最後の
３つの段Ｓ４、Ｓ５及びＳ６は、命令がオペレーション
であるかロード／記憶であるかに基づいて実行ユニット
１６又はアドレスユニット１９の一方又は他方で実行さ
れる。全てのボックスにはバイパス装置があって、１つ
の命令の結果を次の命令のオペランドとして使用できる
ようにし、しかもレジスタファイル４３又は６１に書き
込む必要がないようにする。

【００４０】パイプラインの第１段Ｓ０は命令フェッチ
即ちＩＦ段であり、その間に命令ユニット１８がＰＣ３
３のアドレスをベースとして用いて命令キャッシュ２１
から２つの新たな命令をフェッチする。第２段Ｓ１は、
スワップ段であり、その間に２つのフェッチされた命令
が回路２５によって評価され、それらを同時に発行でき
るかどうか調べられる。第３段Ｓ２はデコード段であ
り、デコーダ２３及び２４において２つの命令がデコー
ドされ、制御信号２８及び２９とレジスタアドレス２６
及び２７とが発生される。第４段Ｓ３は、オペレーショ
ン命令のためのレジスタファイル４３アクセス段である
と共に、全ての命令の発行チェック判断ポイント及び命
令発行段である。第５段Ｓ４は、オペレーション命令で
ある場合に計算の（例えば、ＡＬＵ４０の）サイクル１
であり、又、命令ユニット１８はアドレス発生器３２に
おいて新たなＰＣ３３を計算し、メモリ参照命令である
場合にはアドレスユニット１９がアダー５３を用いて有
効データ流アドレスを計算する。第６段Ｓ５は、オペレ
ーション命令である場合に計算の（例えば、ＡＬＵ４０
の）サイクル２であり、又、メモリ参照のためのデータ
ＴＢ４８ルックアップ段でもある。最後の段Ｓ６は、レ
ジスタ書き込みを有するオペレーション命令のための書
き込み段であり、その間に、例えばＡＬＵ４０の出力４
０ｃが書き込みポートを経てレジスタファイル４３に書
き込まれ、そして又、この段は、命令流又はデータ流参
照のためのデータキャッシュ５９又は命令キャッシュ２
１のヒット／ミス判断ポイントでもある。

【００４１】ＣＰＵ１０のパイプラインは、命令処理の
これら７つの段Ｓ０ないしＳ６を４つのスタティックな
実行段及び３つのダイナミックな実行段に分割する。第
１の４つの段Ｓ０ないしＳ３は、前記した命令フェッ
チ、スワップ、デコード及び発行ロジックより成る。こ
れらの段Ｓ０ないしＳ３は、リソースを待機するか又は
他のリソースに対してストールとなる間に多数のサイク
ルにわたり命令が同じパイプライン段において有効に保
たれるという点でスタティックである。上記のストール
はパイプライン凍結とも称する。パイプライン凍結は、
ゼロ命令が発行される間又は１つの対の一方の命令が発
行されそして第２が発行段に保持される間に生じる。パ
イプライン凍結は、１つ又は複数の有効命令が発行され
るべく与えられるが進行し得ないことを意味する。

【００４２】全ての発行条件を満足すると、パイプライ
ンを経て完了に向かって発行が継続するように許され
る。Ｓ３における発行の後は、所与のパイプ段Ｓ４ない
しＳ６に命令を保持することはできない。これは発行段
Ｓ３（回路２５）までであり、命令の継続が許される前
に全てのリソースの競合が解決されるよう確保する。発
行段Ｓ３の後の停止命令は、中断状態のみを意味する。

【００４３】中断は多数の理由で生じる。一般に、これ
らは２つの分類に分けられる。即ち、例外（割り込みを
含む）と、非例外である。これら２つの基本的な相違
は、例外の場合、中断状態を生じた命令（二重発行命令
を含む）に続いてフェッチされた全ての命令をパイプラ
インからフラッシュしそして命令のフェッチを再指定ア
ドレスから再開することを必要とすることである。非例
外中断状態の例は、分岐ミス予想、サブルーチン呼び出
し及び復帰ミス予想と、命令キャッシュ２１のミスであ
る。データキャッシュ５９のミスは中断状態を生じない
が、パイプライン凍結を生じることがある。

【００４４】例外の場合には、ＣＰＵ１０は、まず、例
外命令の後に発行された全ての命令を中断する。あるエ
ラー状態の性質により、これは書き込みサイクルと同様
に後で生じることがある。次いで、例外命令のアドレス
が内部プロセッサレジスタにラッチされる。パイプライ
ンが完全にドレイン状態となると、プロセッサは、ＰＡ
Ｌコードディスパッチにより与えられたアドレスにおい
て命令の実行を開始する。インテガー及びフローテイン
グポイントレジスタファイル４３及び６１の両方に対す
る全ての未解決の書き込みが完了しそして全ての未解決
の命令がパイプライン内のポイントを通過して、マシン
チェックがなくても例外なく全ての命令が完了すると保
証されるときに、パイプラインがドレイン状態となる。

【００４５】図８には、図１ないし７のＣＰＵ１０によ
り実行される命令セットの種々の形式の命令が示されて
いる。１つの形式はメモリ命令７０であり、これは、ビ
ット＜３１：２６＞の６ビットオペレーションコード
と、ビット＜２５：２１＞及び＜２０：１６＞の２つの
５ビットレジスタアドレスフィールドＲａ及びＲｂと、
ビット＜１５：０＞の１６ビット符号化変位とである。
この命令は、レジスタ４３とメモリ（メモリ１２又はキ
ャッシュ５９又は２０）との間でデータを転送したり、
レジスタファイルのレジスタに有効データをロードした
り、サブルーチンジャンプをしたりするのに用いられ
る。変位フィールド＜１５：０＞はバイトオフセットで
あり、レジスタＲｂの内容に符号拡張及び追加されて仮
想アドレスを形成する。仮想アドレスは、特定の命令に
よってメモリロード／記憶アドレス又は結果値として用
いられる。

【００４６】図８には分岐命令フォーマット７１も示さ
れており、これは、ビット＜３１：２６＞の６ビットオ
ペレーションコードと、ビット＜２５：２１＞の５ビッ
トアドレスフィールドと、ビット＜２０：０＞の２１ビ
ット符号化分岐変位とを含んでいる。この変位はロング
ワードオフセットとして処理され、２ビット左へシフト
され（ロングワード境界をアドレスする）：６４ビット
まで符号拡張されそしてＰＣ３３の更新内容に追加され
てターゲット仮想アドレスを形成する（オーバーフロー
は無視する）ことを意味する。

【００４７】オペレーション命令７２及び７３は図８に
示すフォーマットであり、１つのフォーマット７２は３
つのレジスタオペランドに対するものでありそして１つ
のフォーマット７３は２つのレジスタオペランド及びリ
テラルに対するものである。オペレーションフォーマッ
トは、インテガーレジスタオペレーションを実行する命
令に用いるもので、レジスタファイル４３に２つのソー
スオペランドと１つの行き先オペランドを許すものであ
る。ソースオペランドの１つはリテラル定数である。ビ
ット１２は、オペレーション命令が２つのソースレジス
タオペレーションに対するものであるか１つのソースレ
ジスタ及びリテラルに対するものであるかを定める。ビ
ット＜３１：２６＞の６ビットオペレーションコードに
加えて、オペレーションフォーマットは、ビット＜１
１：５＞の７ビットファンクションフィールドを有して
いて、演算論理オペレーションに対して幅の広い選択範
囲を与える。ソースレジスタＲａはいずれの場合もビッ
ト＜２５：２１＞に指定されそして行き先レジスタＲｃ
はビット＜４：０＞に指定される。ビット１２がゼロの
場合、ソースレジスタＲｂはビット＜２０：１６＞で定
められ、一方、ビット１２が１の場合は、８ビットのゼ
ロ拡張リテラル定数が命令のビット＜２０：１３＞で形
成される。このリテラルは、０から２５５の範囲の正の
整数として解釈され、６４ビットにゼロ拡張される。

【００４８】又、図８は、フローティングポイントレジ
スタ６１対フローティングポイントレジスタ６１のオペ
レーションを実行する命令に使用されるフローティング
ポイントオペレーション命令フォーマット７４を示して
いる。フローティングポイントオペレーション命令は、
前記したビット＜３１：２６＞の６ビットオペレーショ
ンコードと、ビット＜１５：５＞の１１ビットファンク
ションフィールドとを含んでいる。３つのオペランドフ
ィールドＦａ、Ｆｂ及びＦｃがあって、その各々は、命
令によって定められたインテガー又はフローティングポ
イントオペレンドのいずれかを指定し、レジスタ１３の
みはＦａ、Ｆｂ及びＦｃによって指定されるが、これら
レジスタはインテガー又はフローティングポイント値を
含むことができる。リテラルはサポートされない。フロ
ーティングポイントの変換は、図８のフローティングポ
イントオペレーションフォーマット７４のサブセットを
使用し、レジスタ対レジスタの変換動作を実行する。Ｆ
ｂオペランドはソースを指定しそしてＦａオペランドは
レジ３１（全てゼロ）でなければならない。

【００４９】図８の他の命令フォーマット７５は、特権
アーキテクチャライブラリ（ＰＡＬ又はＰＡＬコード）
命令に対するものであり、これらは拡張プロセッサファ
ンクションを指定するのに用いられる。これらの命令に
おいて、前記したビット＜３１：２６＞には６ビットオ
ペレーションコードが与えられ、そして２６ビットのＰ
ＡＬコードファンクションフィールド＜２５：０＞はオ
ペレーションを指定する。ＰＡＬコード命令に対するソ
ース及び行き先オペランドは、個々の命令定義で指定さ
れた固定レジスタに供給される。

【００５０】図８の命令フォーマットにおける６ビット
オペレーションコードフィールド＜３１：２６＞は、２
^６個即ち６４個の異なった命令しかコード化できない。
従って、命令セットは６４に限定される。しかしなが
ら、命令フォーマット７２、７３及び７４の“ファンク
ション”フィールドは、ビット＜３１：２６＞内に同じ
オペレーションコードを有する種々の命令を許す。又、
ジャンプ命令の“ヒント”ビットは、以下で述べるよう
にＪＳＲ、ＲＥＴのような種々のものを許す。

【００５１】図９には、内部アドレスバス５６を経て送
られる仮想アドレスのフォーマット７６が示されてい
る。このアドレスは、その幅が公称６４ビットである
が、もちろん、次の数年間実際に実施するためには相当
に小さなアドレスが使用される。例えば、４３ビットの
アドレスは、８テラバイトのアドレスレンジを与える。
このフォーマットは、使用されるページサイズに基づい
て、例えば１３ビットないし１６ビットサイズのバイト
オフセット７７を備えている。ページが８Ｋバイトの場
合には、ページ内バイトフィールド７７が１３ビットで
あり、１６Ｋバイトページの場合には、フィールド７７
が１４ビットであり、３２Ｋバイトページの場合にはそ
れが１５ビットであり、そして６４Ｋバイトページの場
合には、１６ビットである。図示されたフォーマット７
６は、実施によって可変サイズのＳｅｇ１、Ｓｅｇ２及
びＳｅｇ３と示された３つのセグメントフィールド７
８、７９及び８０を備えている。セグメントＳｅｇ１、
Ｓｅｇ２及びＳｅｇ３は、例えば、１０ないし１３ビッ
トである。各セグメントサイズが１０ビットの場合に
は、Ｓｅｇ３によって定められるセグメントが１Ｋペー
ジであり、Ｓｅｇ２のセグメントが１Ｍページであり、
そしてＳｅｇ１のセグメントが１Ｇページである。セグ
メント番号フィールドＳｅｇ１、Ｓｅｇ２及びＳｅｇ３
は、所与の実施については同じサイズのものである。セ
グメント番号フィールドはページサイズに基づくもので
あり、即ち所与のレベルにある全てのページテーブル入
力は１ページを越えることがなく、従って、ページテー
ブルをアクセスするためのページスワッピングは最小と
される。ＰＴＥのページフレーム番号（ＰＦＮ）フィー
ルドは、常に３２ビット幅であり、従って、ページサイ
ズが増すにつれて、仮想及び物理アドレスサイズも増加
する。

【００５２】物理アドレスはせいぜい４８ビットである
が、プロセッサはある数の上位ビットを実行しないこと
により、より小さな物理アドレススペースを実行しても
よい。実行された２つの最上位物理アドレスビットは、
アドレススペースについてのキャッシュ記憶の方針又は
実行に依存する形式を選択する。異なった実行は、シス
テムに対して適した異なった使い方及び制約をこれらビ
ットに課する。例えば、３０ビット＜２０：０＞物理ア
ドレススペースをもつワークステーションにおいては、
ビット＜２９＞がメモリとＩ／Ｏとの間を選択し、そし
てビット＜２８＞がＩ／Ｏスペース内のキャッシュ記憶
をイネーブル又はディスエイブルし、メモリスペースに
おいてゼロでなければならない。

【００５３】典型的に、マルチプログラムシステムにお
いては、多数のプロセッサが物理メモリ１２（又はキャ
ッシュ）に同時に存在することがあり、従って、メモリ
保護及び多数のアドレススペースがＣＰＵ１０によって
使用されて、１つのプロセスが他のプロセス又はオペレ
ーティングシステムの妨げとならないように確保され
る。ソフトウィアの信頼性を更に改善するために、４つ
のハイアラーキアクセスモードがメモリアクセス制御を
与える。これらは、最も高い特権から最も低い特権に向
かって、カーナル、エグズキューティブ、スーパーバイ
ザー及びユーザである。保護は個々のページレベルで指
定され、ページは、４つのアクセスモードの各々につい
て、アクセス不能、リードオンリ又は読み取り／書き込
みである。アクセス可能なページは、データ又は命令ア
クセスしか行わないように制限することができる。

【００５４】変換バッファ３６又は４８に記憶されるか
或いはオペレーティングシステムによってメモリ１２に
設定されたページテーブルに記憶されるページテーブル
入力即ちＰＴＥ８１が図１０に示されている。ＰＴＥ８
１はその幅がクオドワードであり、ビット＜６３：３２
＞の３２ビットページフレーム番号即ちＰＦＮ８２と、
保護特徴等を実行するためにテーブルＡに記載されたよ
うにビット＜１５：０＞を有するフィールド８３内のあ
るソフトウェア及びハードウェア制御情報とを含んでい
る。

【００５５】次に、アクセスすべき次のページを識別す
るグラニュラリティヒント（ＧＨ）を有する仮想アドレ
スから物理アドレスへの変換スキームについて説明す
る。特定の特徴は、２ビット＜６：５＞のグラニュラリ
ティヒント８４である。ソフトウェアによりこれらビッ
トは非ゼロ値にセットされ、変換バッファ３６又は４８
にヒントが送られて、ページのブロックが大きな単一ペ
ージとして処理されるようになる。このブロックは８^N
ページの整列されたグループであり、ＮはＰＴＥ＜６：
５＞の値であり、例えば、（ページサイズ＋３Ｎ）下位
ゼロの仮想アドレスで始まる１、８、６４又は５１２ペ
ージのグループである。上記ブロックは、仮想的及び物
理的の両方で整列された物理的に連続するページのグル
ープであり、ブロック内では、ＰＦＮの下位３Ｎビット
が識別マッピングを記述し（即ち、ページ内バイトフィ
ールドに加えることによって物理アドレスの一部分とし
て用いられる)そして上位（３２−３Ｎ）ＰＦＮビット
は全て等しい。ブロック内では、全てのＰＴＥは、ビッ
ト＜１５：０＞、即ちテーブルＡの同じ保護、欠陥、グ
ラニュラリティ及び有効ビットに対して同じ値を有して
いる。ハードウェアはこのヒントを使用し、８、６４又
は５１２の別々のＴＢ入力ではなくて単一のＴＢ入力で
全ブロックをマップする。グラニュラリティヒントは、
実際に同じ保護、欠陥及び有効ビットで連続仮想ページ
にマップされるフレームバッファ又は非ページプールの
ような大きなメモリ構造の場合に適している。グラニュ
ラリティヒントの使用例は、表示のためのビデオフレー
ムの記憶であり、ここでは、１フレームを定めるデータ
のブロックが高分解能カラー表示に対して６４の８ＫＢ
ページを専有し、従って、６４のページテーブル入力を
用いてこのフレームの物理アドレスをマップするのを回
避するために、使用することができるものである。これ
は、例えば、フレームバッファを参照してスクリーン上
に垂直線を引く場合に、物理メモリ１２からＴＢ４８へ
ＰＴＥが多量にスワッピングされるのを回避する。

【００５６】図１１を再び参照すれば、バス５６上の仮
想アドレスを用いてＴＢ４８内のＰＴＥがサーチされ、
もし見つからない場合には、Ｓｅｇ１フィールド７８を
用いて、内部レジスタ８６に記憶されたベースアドレス
において見つかった第１ページテーブル８５をインデッ
クスする。テーブル８５のＳｅｇ１インデックスにおい
て見つかった入力８７は第２ページテーブル８８のベー
スアドレスであり、これに対してＳｅｇ２フィールド７
９を用いて入力８９がインデックスされる。入力８９は
第３ページテーブル９０のベースを指し、Ｓｅｇ３フィ
ールド８０はＰＴＥ９１をインデックスするのに用いら
れ、これは物理ページフレーム番号であって、仮想アド
レスからのバイトオフセット７７とアダー９２において
合成されてバス５４に物理アドレスを発生する。上記し
たように、バイトオフセット７７のサイズはグラニュラ
リティヒント８４に基づいて変化し得る。

【００５７】図８の命令フォーマットを用いて、図１の
ＣＰＵは、９種類の命令を含む命令セットを実行する。
これらは、（１）インテガーロード及び記憶命令と、
（２）インテガー制御命令と、（３）インテガー演算命
令と、（４）論理及びシフト命令と、（５）バイト操作
と、（６）フローティングポイントロード及び記憶と、
（７）フローティングポイント制御と、（８）フローテ
ィングポイント演算と、（９）その他とを含んでいる。

【００５８】インテガーロード及び記憶命令は、図８の
メモリフォーマット７０を使用しており、次のものを含
んでいる。 ＬＤＡ − ロードアドレス ＬＤＡＨ − ロードアドレス高（シフト高） ＬＤＬ − ロード符号拡張ロングワード ＬＤＱ − ロードクオドワード ＬＤＬ＿Ｌ − ロード符号拡張ロングワードロック ＬＤＱ＿Ｌ − ロードクオドワードロック ＬＤＱ＿Ｕ − ロードクオドワード不整列 ＳＴＬ − 記憶ロッグワード ＳＴＱ − 記憶クオドワード ＳＴＬ＿Ｃ − 記憶ロングワード条件 ＳＴＱ＿Ｃ − 記憶クオドワード条件 ＳＴＱ＿Ｕ − 記憶クオドワード不整列 これらの各々について、符号拡張された１６ビット変位
にレジスタＲｂを加える（又はＬＤＡＨに対する符号拡
張された変位を６５５３６倍する）ことにより仮想アド
レスが計算される。

【００５９】ロード命令ＬＤＬ及びＬＤＱについては、
ソースオペランドがメモリの計算されたアドレスからフ
ェッチされ、このアドレスはロングワードの場合は符号
拡張されてレジスタＲａに書き込まれている。データが
本来整列されていない場合には、整列例外が発生され
る。記憶命令ＳＴＬ及びＳＴＱについては、レジスタＲ
ａの内容がメモリの計算された仮想アドレスに書き込ま
れる。ロードアドレス命令ＬＤＡ及びＬＤＡＨは、ロー
ド命令ＬＤＬ及びＬＤＱと同様であるが、アドレス後の
オペレーションストップが計算され、６４ビットの計算
された仮想アドレスがレジスタＲａに書き込まれる。

【００６０】ロードロック及び記憶条件命令（ＬＤＬ＿
Ｌ、ＬＤＱ＿Ｌ、ＳＴＬ＿Ｌ及びＳＴＱ＿Ｌ）は、ここ
に述べるアーキテクチャの重要な特徴を発揮する。特
に、命令のこの組み合わせは、共有メモリ位置のアトミ
ック更新を与えることにより、マルチプロセッサ又はパ
イプライン式プロセッサシステムにおけるデータの完全
性を確保するように働く。この形式の他の命令の場合と
同様に、命令で指定されたレジスタＲｂの内容を命令で
与えられた符号拡張された１６ビット変位に加えること
により仮想アドレスが計算される。ＬＤＬ＿Ｌ又はＬＤ
Ｑ＿Ｌ命令が欠陥なく実行されると、ＣＰＵ１０は、バ
ス５４からのターゲット物理アドレスを図５のロックさ
れた物理アドレスレジスタ９５に記録し、ロックフラグ
９６をセットする。記憶条件命令が実行されるときにロ
ックフラグ９６がまだセットされている場合には、記憶
が行われ、即ちオペランドが物理アドレスとしてメモリ
に書き込まれそしてロックフラグ９６の値（１）がＲａ
に戻され、ロックフラグがゼロにセットされる。さもな
くば、ロックフラグがゼロの場合、メモリへの記憶は行
われず、Ｒａに戻される値はゼロである。

【００６１】ＣＰＵ１０のロックフラグがセットされそ
して別のＣＰＵ１５がメモリ１２内の物理アドレスのロ
ックされた範囲内で記憶を行う場合には、ＣＰＵ１０の
ロックフラグ９６がクリアされる。このために、ＣＰＵ
１０はメモリ１２への全ての書き込みを監視し、レジス
タ９５のアドレスが一致した場合には、フラグ９６がク
リアされる。ロック範囲は、レジスタ９５にロックされ
た物理アドレスを含む２^Ｎバイトの整列ブロックであ
る。この値２^Ｎは、ＣＰＵの構造によって異なるもの
で、少なくとも８バイトであり（最小ロック範囲は整列
クオドワードである）、即ちこの値はせいぜいこのＣＰ
Ｕのページサイズである（最大ロック範囲は１物理ペー
ジである）。又、ＣＰＵ１０のロックフラグ９６は、Ｃ
ＰＵが例外、割り込み、又はＰＡＬコード呼び出し命令
に遭遇したときにクリアされる。

【００６２】ＣＰＵ１０で実行される命令シーケンス ＬＤＱ＿Ｌ 変更 ＳＴＱ＿Ｌ ＢＥＱ は、分岐が失敗する場合は共有メモリ１２のデータのア
トミック読み取り−変更−書き込みを行い、分岐が実行
される場合は記憶がメモリ１２内の位置を変更せず、従
って、シーケンスはそれが後から続くまで繰り返され
る。即ち、分岐は、レジスタＲａがゼロに等しくなって
記憶条件命令によりＲａに戻されたロックフラグの値が
ゼロになる（記憶が後に続かなかった）ことを意味する
場合に行われる。この命令シーケンスが添付資料Ａに詳
細に示されている。

【００６３】２つのロードロック命令が記憶条件を介在
せずに実行される場合には、第２のものが第１のものの
状態をロックフラグ９６及びレジスタ９５ににオーバー
ライトする。２つの記憶条件命令がロードロック命令を
介在せずに実行される場合には、第２の記憶が常に失敗
する。というのは、第１のものがロックフラグ９６をク
リアするからである。

【００６４】ロード不整列命令ＬＤＱ＿Ｕ及びＬＤＬ＿
Ｕは、ロード命令ＬＤＱ又はＬＤＬと同じであるが、仮
想アドレスの下位３ビットがクリアされ（ロード不整列
命令はバイトアドレスに使用される）、従って、整列ク
オドワード又はロングワードがフェッチされる。又、整
列欠陥は、バイトアドレス（不整列アドレス）が見られ
た場合には簡単なＬＤＱ又はＬＤＬ命令に対するもので
あるから信号されない。ロード不整列命令は、以下で述
べるようにバイト操作に対して使用される。記憶不整列
命令ＳＴＱ＿Ｕは、ＳＴＱ命令と同様であるが、仮想ア
ドレスの下位３ビットを除去し、不整列アドレスのため
に欠陥を信号しない。

【００６５】命令の制御形式は、８つの条件分岐命令
と、無条件分岐と、サブルーチンへの分岐と、サブルー
チン命令への分岐とを含んでおり、これらは全て図８の
分岐命令フォーマット７１又はメモリ命令フォーマット
７０を使用している。これらの制御命令は次の通りであ
る。 分岐命令フォーマットを使用するもの： ＢＥＱ − レジスタがゼロに等しい場合に分岐 ＢＮＥ − レジスタがゼロに等しくない場合に分岐 ＢＬＴ − レジスタがゼロより小さい場合に分岐 ＢＬＥ − レジスタがゼロに等しいかそれより小さ
い場合に分岐 ＢＧＴ − レジスタがゼロより大きい場合に分岐 ＢＧＥ − レジスタがゼロに等しいかそれより大き
い場合に分岐 ＢＬＢＣ − レジスタの下位ビットがクリアされた場
合に分岐 ＢＬＢＳ − レジスタの下位ビットがセットされた場
合に分岐 ＢＲ − 無条件分岐 ＢＳＲ − サブルーチンへの分岐 メモリ命令フォーマットを使用するもの： ＪＭＰ − ジャンプ ＪＳＲ − サブルーチンへの分岐 ＲＥＴ − サブルーチンからの復帰 ＪＳＲ＿ＣＯＲＯＵＴＩＮＥ − サブルーチン復帰へ
のジャンプ

【００６６】条件分岐命令については、レジスタＲａが
テストされ、指定の関係が真である場合に、ＰＣにター
ゲット仮想アドレスがロードされ、さもなくば、次に続
く命令で実行が続けられる。条件分岐又は無条件分岐に
対する変位は、符号化ロングワードオフセットとして処
理され、これは、２ビット左へシフトされ（ロングワー
ド境界をアドレスするように）、６４ビットに符号拡張
されそして更新されたＰＣに加えられて、ターゲット仮
想アドレスを形成することを意味する。条件又は無条件
分岐命令はＰＣ関連のみであり、２１ビットの符号化変
位は、＋／−１Ｍロングワードの順方向／逆方向分岐距
離を与える。

【００６７】無条件分岐命令ＢＲ又はＢＳＲについて
は、ＢＲ又はＪＭＰに続く命令のアドレス（即ち、更新
されたＰＣ）がレジスタＲａに書き込まれた後に、ＰＣ
にターゲット仮想アドレスがロードされる。ＢＲ及びＢ
ＳＲは、同じオペレーションを行い、これらは分岐予想
ロジックに対するヒントが異なるだけであり、ＢＳＲは
サブルーチン呼び出しとして予想され（復帰アドレスを
分岐予想スタックにプッシュする）、一方、ＢＲは分岐
として予想される（プッシュせず）。

【００６８】ジャンプ及び復帰命令については、この命
令に続く命令のアドレス（更新されたＰＣ）がレジスタ
Ｒａに書き込まれ、その後、ＰＣにターゲット仮想アド
レスがロードされる。新たなＰＣはレジスタＲｂから送
られ、Ｒｂの２つの下位ビットは無視される。Ｒａ及び
Ｒｂは同じレジスタを指定し、古い値を用いたターゲッ
ト計算が新たな値の指定の前に行われる。

【００６９】４つの全ての命令ＪＭＰ、ＪＳＲ、ＲＥＴ
及びＪＳＲ＿ＣＯＲＯＵＴＩＮＥは同じオペレーション
を実行し、これらは分岐予想ロジックに対するヒントが
異なるだけである。命令の変位フィールド（変位として
使用されない）はこの情報を送るのに使用される。４つ
の異なる“オペレーションコード”は、変位＜１５：１
４＞において異なるビットパターンをセットし、ヒント
オペランドは変位＜１３：０＞をセットする。これらの
ビットは次のように用いられる。 この構造では、生じ易いロングワードターゲットアドレ
スの下位１６ビット（有用な命令キャッシュ２１のアク
セスを早期にスタートさせるに充分なビット）を指定す
ることができ、そして復帰から（及び他のより頻度の低
いオペレーションから）の呼び出しを区別することがで
きる。このテーブルに基づく情報はヒントとしてしか使
用できず、これらビットの正しい設定により性能を改善
できるが、正しい動作にとって必要とされるものではな
い。

【００７０】従って、ＣＰＵが高い性能を得るために
は、分岐予想モデルに基づく明確なヒントが次のように
与えられる。 （１）計算分岐（ＪＳＲ、ＲＥＴ、ＪＭＰ）の多くの実
施に対し、レジスタＲｂにアクセスする前に、予想され
るターゲット命令キャッシュ２１のアドレスを良好に推
定するのに相当の性能が得られる。 （２）ＣＰＵは、第１の（又は唯一の）命令キャッシュ
２１が小型で、１ページ（８ないし６４ＫＢ）より大き
くないように構成される。 （３）良好な性能を得るにはサブルーチン復帰を正しく
予想することが重要であり、従って、任意であるが、Ｃ
ＰＵは予想されるサブルーチン復帰命令キャッシュ２１
アドレスの小さなスタックを含んでもよい。

【００７１】このために、ＣＰＵ１０は３種類の分岐予
想ヒント、即ち生じ易いターゲットアドレス、復帰アド
レススタック動作及び条件分岐実行を与える。

【００７２】計算分岐（ＪＳＲ／ＲＥＴ／ＪＭＰ）の場
合には、そうでない場合に未使用となる変位ビットを用
いて、最も生じ易いターゲットアドレスの下位１６ビッ
トが指定される。これらビットを用いるＰＣ関連の計算
は、条件分岐に使用されるＰＣ関連計算と厳密に同じで
ある。下位１６ビットは、最も大きいと考えられるペー
ジ内の命令キャッシュ２１のブロックを指定するのに充
分なもので、従って、最も生じ易いターゲットに対して
命令キャッシュ２１の早期のアクセスを開始するために
分岐予想ロジックにとって充分なものであると予想され
る。

【００７３】全ての分岐に対し、ヒント又はオペレーシ
ョンコードビットを用いて、簡単な分岐、サブルーチン
呼び出し、サブルーチン復帰、及び共通ルーチンリンク
が区別される。これらの区別により、分岐予想ロジック
は、予想される復帰アドレスの正確なスタックを維持す
ることができる。

【００７４】条件分岐の場合、ターゲット変位の符号は
分岐予想ロジックにより実行／失敗ヒントとして使用さ
れる。順方向の条件分岐（肯定変位）は失敗すると予想
される。逆方向の条件分岐（否定変位）は実行されると
予想される。条件分岐は予想された復帰アドレススタッ
クに影響しない。

【００７５】インテガー演算命令は、レジスタ４３の整
数（インテガー）に対し、加算、減算、乗算及び符号付
と符号無の比較オペレーションを実行し、その結果をイ
ンテガーレジスタ４３に戻す。これらの命令は、図８の
インテガーオペレーションフォーマットのいずれかを使
用し（３レジスタ、又は２レジスタ及びリテラル）、次
のものを含んでいる。 ＡＤＤＬ − ロングワードを加算 ＡＤＤＱ − クオドワードを加算 ＣＭＰＥＱ − に等しい符号付クオドワードを比較 ＣＭＰＬＴ − より小さい符号付クオドワードを比
較 ＣＭＰＬＥ − に等しいか又は小さい符号付クオド
ワードを比較 ＣＭＰＵＬＴ − より小さい符号なしクオドワードを
比較 ＣＭＰＵＬＥ − に等しいか又は小さい符号なしクオ
ドワードを比較 ＭＵＬＬ − ロングワードを乗算 ＭＵＬＱ − クオドワードを乗算 ＵＭＵＬＨ − 符号なしクオドワード乗算高 ＳＵＢＬ − ロングワードを減算 ＳＵＢＬ − クオドワードを減算

【００７６】ＡＤＤＬ命令の場合には、レジスタＲａが
レジスタＲｂに加算されるか又はリテラルに加算され、
符号拡張された３２ビットの和がレジスタＲｃに書き込
まれ、レジスタＲａ及びＲｂの上位３２ビットが無視さ
れる。ＡＤＤＱ命令の場合には、レジスタＲａがレジス
タＲｂに加算されるか又はリテラルに加算され、６４ビ
ットの和がレジスタＲｃに書き込まれる。符号なしの比
較命令は桁上げをテストするのに使用でき、ＡＤＤを用
いて２つの値を加えた後に、符号なしの和がいずれか一
方の入力よりも小さい場合には、最上位ビットからの桁
上げが生じている。

【００７７】比較命令の場合には、レジスタＲａがレジ
スタＲｂ又はリテラルと比較され、指定の関係が真の場
合には、値１がレジスタＲｃに書き込まれ、さもなく
ば、ゼロがレジスタＲｃに書き込まれる。

【００７８】乗算命令は、レジスタＲａにレジスタＲｂ
の内容又はリテラルを乗算し、その積がレジスタＲｃに
書き込まれる。ＭＵＬＬの場合には、積が３２ビットの
符号拡張値であり、ＭＵＬＱは６４ビット積を生じる。
符号なしクオドワード乗算高命令ＵＭＵＬＨの場合に
は、レジスタＲａ及びＲｂ又はリテラルが符号なし番号
として乗算され、１２８ビットの結果を生じる。上位６
４ビットがレジスタＲｃに書き込まれる。

【００７９】減算命令の場合には、レジスタＲｂ又はリ
テラルがレジスタＲａから減算され、その差が行き先レ
ジスタＲｃに書き込まれる。この差は、ＳＵＢＬについ
ては符号拡張された３２ビット値であり、ＳＵＢＱにつ
いては６４ビット値である。符号なしの比較命令を使用
して借用についてのテストを行うことができ、符号なし
の被減数（Ｒａ）が符号なしの減数（Ｒｂ）よりも符号
なし程度が低い場合には、借用となる。

【００８０】論理命令はオペレーションフォーマットの
ものであり、クオドワードのブールオペレーションを実
行する。これらの命令は次の通りである。 ＡＮＤ − 論理積 ＢＩＳ − 論理和 ＸＯＲ − 論理差 ＢＩＣ − 補数を伴う論理積 ＯＲＮＯＴ − 補数を伴う論理和 ＥＱＶ − 論理等価 これらの命令は、レジスタＲａとレジスタＲｂ又はリテ
ラルとの間で指定のブール関数を実行し、その結果を行
き先レジスタＲｃに書き込む。“ノット”関数は、ＯＲ
ＮＯＴをゼロで行うことによって実行できる（Ｒａ＝Ｒ
３１）。

【００８１】シフト命令は、オペレーションフォーマッ
トのものであり、シフタ４１において次のような左右の
論理シフト及び右の演算シフトを実行する。 ＳＬＬ − 左シフト論理 ＳＲＬ − 右シフト論理 ＳＲＡ − 右シフト演算 演算左シフト命令はない。というのは、典型的に、演算
左シフトを用いる場合には、論理シフトが行われるから
である。アドレス計算において２の小さな累乗の乗算を
行う場合には、論理左シフトを受け入れることができ
る。演算左シフトは、オーバーフロー検出を必要とする
ので、非常に複雑になる。インテガー乗算は、オーバー
フローチェックを伴う演算左シフトを実行するのに使用
しなければならない。ビットフィールドの抽出は２つの
論理シフトで行うことができ、符号拡張は、左論理シフ
ト及び右演算シフトで行うことができる。論理シフトの
場合には、レジスタＲａがレジスタＲｂのカウント又は
リテラルの分だけ０ないし６３ビットの範囲で論理的に
左又は右へシフトされそしてその結果がレジスタＲｃに
書き込まれ、ゼロビットが空きのビット位置に伝播され
る。同様に、右シフト演算命令の場合には、レジスタＲ
ｂがレジスタＲａのカウント又はリテラルの分だけ０な
いし６３ビットの範囲で演算的に右へシフトされそして
その結果がレジスタＲｃに書き込まれ、符号ビット（Ｒ
ｂｖ＜６３＞）が空きのビット位置に伝播される。

【００８２】性能を改善できるようにする重要な特徴
は、条件に応じた移動インテガーＣＭＯＶ命令である。
これらの命令は、分岐を伴うことなく条件に応じて実行
され、命令流のシーケンスを維持する。これらの命令は
オペレーションフォーマットのもので、次のものを含ん
でいる。 ＣＭＯＶＥＱ − レジスタがゼロに等しい場合の条
件移動 ＣＭＯＶＮＥ − レジスタがゼロに等しくない場合
の条件移動 ＣＭＯＶＬＴ − レジスタがゼロより小さい場合の
条件移動 ＣＭＯＶＬＥ − レジスタがゼロ以下である場合の
条件移動 ＣＭＯＶＧＴ − レジスタがゼロより大きい場合の
条件移動 ＣＭＯＶＧＥ − レジスタがゼロ以上である場合の
条件移動 ＣＭＯＶＬＢＣ − レジスタ下位ビットクリアの場合
の条件移動 ＣＭＯＶＬＢＳ − レジスタ下位ビットセットの場合
の条件移動 これらの条件移動命令を実行する場合には、レジスタＲ
ａがテストされ、そして指定の関係が真である場合に、
レジスタＲｂの値がレジスタＲｃに書き込まれる。この
代替えをもつ利点は実行速度にある。例えば、命令ＣＭ
ＯＶＥＱＲａ、Ｒｂ、Ｒｃは、厳密に次のものに等し
い。 ＢＮＥ Ｒａ、ラベル ＯＲ Ｒ３１、Ｒｂ、Ｒｃ ラベル ．．． 但し、ＣＭＯＶの方法は多くの実施例において相当に速
度の速いものとなる。２つのレジスタの内容の大きい方
を見出す分岐なしシーケンスＲ１＝ＭＡＸ（Ｒ１、Ｒ
２）は次の通りである。 ＣＭＰＬＴ Ｒ１、Ｒ２、Ｒ３ ！Ｒ３＝１ 但し、Ｒ１＜Ｒ２の場合 ＣＭＯＶＮＥ Ｒ３、Ｒ２、Ｒ１ ！ＮＯＴ（Ｒ１＜Ｒ２）の場合何もしない ！Ｒ１＜Ｒ２の場合Ｒ２をＲ１へ移動 もちろん、分岐を使用しない利点は、命令流が逐次にフ
ェッチされそして命令キャッシュ又は予めフェッチの待
ち行列をフラッシュする必要がないことである。条件移
動は、たとえ分岐が正しく予想されたとしても、分岐よ
りも高速である。分岐が正しく予想されない場合には、
条件移動の方が著しく速くなる。というのは、分岐オペ
レーションが解除されるからである。

【００８３】別の重要な特徴は、レジスタ内のバイトオ
ペランドで動作するための命令を発生することである。
これらは、ロード／記憶命令において全幅６４ビットの
メモリアクセスを行えるようにし、しかも種々のレジス
タ内バイト操作と共に広範囲のバイトオペレーションを
行えるようにする。その利点は、メモリ内のバイトオペ
レーションを許したアーキテクチャーに対して書き込ま
れたコードを使用でき、しかもメモリアクセスを全クオ
ドワードの整列境界に限定できることである。バイト操
作命令は図８のオペレーションフォーマット７２又は７
３であり、次のような比較バイト、抽出バイト、マスク
バイト及びゼロバイト命令を含んでいる。 ＣＭＰＢＧＥ − 比較バイト ＥＸＴＢＬ − 抽出バイト低 ＥＸＴＷＬ − 抽出ワード低 ＥＸＴＬＬ − 抽出ロングワード低 ＥＸＴＱＬ − 抽出クオドワード低 ＥＸＴＷＨ − 抽出ワード高 ＥＸＴＬＨ − 抽出ロングワード高 ＥＸＴＱＨ − 抽出クオドワード高 ＩＮＳＢＬ − 挿入バイト低 ＩＮＳＷＬ − 挿入ワード低 ＩＮＳＬＬ − 挿入ロングワード低 ＩＮＳＱＬ − 挿入クオドワード低 ＩＮＳＷＨ − 挿入ワード高 ＩＮＳＬＨ − 挿入ロングワード高 ＩＮＳＱＨ − 挿入クオドワード高 ＭＳＫＢＬ − マスクバイト低 ＭＳＫＷＬ − マスクワード低 ＭＳＫＬＬ − マスクロングワード低 ＭＳＫＱＬ − マスククオドワード低 ＭＳＫＷＨ − マスクワード高 ＭＳＫＬＨ − マスクロングワード高 ＭＳＫＱＨ − マスククオドワード高 ＺＡＰ − ゼロバイト ＺＡＰＮＯＴ − ゼロバイトノット

【００８４】比較バイト命令は、レジスタＲａとＲｂ
（又はＲａとリテラル）の対応バイト間で８つの並列な
符号なしバイト比較を行い、８つの結果をレジスタＲｃ
の下位８ビットに記憶し、レジスタＲｃの上位５６ビッ
トはゼロにセットされる。レジスタＲｃのビット０はバ
イト０に対応し、Ｒｃのビット１はバイト１に対応し、
等々となっている。Ｒａの対応するバイトがＲｂに等し
いかそれより大きい場合（符号なし）、結果のビットが
Ｒｃにセットされる。

【００８５】抽出バイト命令はレジスタＲａを０−７バ
イトシフトし（低の場合右へシフトし、高の場合左へシ
フトする）、次いで、１、２、４又は８バイトをレジス
タＲｃへ抽出し、シフトすべきバイトの数はレジスタＲ
ｂのビット＜２：０＞によって指定され、抽出すべきバ
イトの数はファンクションコードで指定され、残りのビ
ットにはゼロが満たされる。抽出バイト高命令は、レジ
スタＲｂのビット＜２：０＞によって指定された量を８
から引いたバイト数だけ左へシフトを行う。これらの抽
出バイト命令は、添付資料のバイト抽出の例に述べられ
たように、メモリ内の非整列マルチバイトデータを操作
すべき場合にはバイト操作に特に有用である。

【００８６】挿入バイト命令は、レジスタＲａからのバ
イトをシフトしそしてそれらをゼロのフィールドに挿入
し、結果をレジスタＲｃに記憶し、レジスタＲｂのビッ
ト＜２：０＞は０ないし７バイトのシフト量を選択し、
そしてファンクションコードは、１、２、４又は８バイ
トのフィールド幅を選択する。これらの挿入バイト命令
は、任意のバイト整列でレジスタに入れられたバイト、
ワード、ロングワード又はクオドワードデータを発生す
ることができる。

【００８７】バイトマスク命令ＭＳＫｘＬ及びＭＳＫｘ
Ｈは、レジスタＲａの選択されたバイトをゼロにセット
し、結果をレジスタＲｃに記憶し、レジスタＲｂ＜２：
０＞はゼロバイトのフィールドのスタート位置を選択
し、ファンクションコードは、１、２、４又は８バイト
の最大幅を選択する。マスク命令は、任意のバイト整列
でレジスタにわたって分散することのできるゼロのバイ
ト、ワード、ロングワード又はクオドワードフィールド
を発生する。

【００８８】ゼロバイト命令ＺＡＰ及びＺＡＰＮＯＴ
は、レジスタＲａの選択されたバイトをゼロにセット
し、結果をレジスタＲｃに記憶し、レジスタＲｂ＜７：
０＞はゼロにすべきバイトを選択し、ここで、Ｒｂのビ
ット０はバイト０に対応し、Ｒｂのビット１はバイト１
に対応し、等々となる。Ｒｂの対応ビットがＺＡＰに対
して１でありそしてＺＡＰＮＯＴに対して０である場合
に結果のバイトがゼロにセットされる。

【００８９】添付資料Ａにおいて、上記のバイト命令を
用いていかにバイトオペレーションを実行できるかを説
明するために命令シーケンスが与えられている。

【００９０】フローティングポイント命令は、次の５つ
のデータフォーマットの各々においてフローティングポ
イントオペランドに対して作用する。（１）Ｆ＿ｆｌｏ
ａｔｉｎｇ。これはＶＡＸ単一精度である。（２）Ｄ＿
ｆｌｏａｔｉｎｇ。これは８ビット指数のＶＡＸ２倍精
度である。（３）Ｇ＿ｆｌｏａｔｉｎｇ。これは１１ビ
ット指数のＶＡＸ２倍精度である。（４）Ｓ＿ｆｌｏａ
ｔｉｎｇ。これはＩＥＥＥ単一精度である。そして
（５）Ｔ＿ｆｌｏａｔｉｎｇ。これは１１ビット指数の
ＩＥＥＥ２倍精度である。単一精度値は６４ビットレジ
スタ６１の上位３２ビットにロードされ、下位３２ビッ
トはゼロにされる。又、データ変換命令も与えられ、フ
ローティングポイントとクオドワードインテガーフォー
マットとの間、単一フローティングと二重フローティン
グとの間、そしてクオドワードインテガーとロングワー
ドインテガーとの間でオペランドの変換を行う。ＣＰＵ
１０についてはグローバルなフローティングポイントプ
ロセッサ状態はなく、即ちデータフォーマット間でマシ
ン状態はスイッチされないが、各命令においてデータフ
ォーマットの選択がエンコードされる。

【００９１】フローティングポイント番号は、符号、指
数及び分数の３つのフィールドで表される。符号フィー
ルドは１ビットであり、指数フィールドは８又は１１ビ
ットでありそして分数は２３、５２又は５５ビットであ
る。多数の異なった丸めモードが設けられており、ＶＡ
Ｘフォーマットの場合は、丸めが通常（かたよった）で
あるか又は切断され、一方、ＩＥＥＥフォーマットの場
合には、丸めが、通常（最も近い値へのかたよらない丸
め）、プラス無限大に向かう丸め、マイナス無限大に向
かう丸めそしてゼロに向かう丸めの４つの形式である。
フローティングポイント命令によって発生できる例外は
６つあり、これらは全て演算例外トラップによって信号
され、これら例外は、無効オペレーション、ゼロによる
除算、オーバーフロー、アンダーフロー、不正確な結果
及びインテガーオーバーフローである。

【００９２】メモリフォーマットのフローティングポイ
ント命令は次のものを含む。 ＬＤＦ − ロードＦ＿ｆｌｏａｔｉｎｇ ＬＤＤ − ロードＤ＿ｆｌｏａｔｉｎｇ（ロード
Ｇ＿ｆｌｏａｔｉｎｇ） ＬＤＳ − ロードＳ＿ｆｌｏａｔｉｎｇ（ロード
ロングワードインテガー） ＬＤＴ − ロードＴ＿ｆｌｏａｔｉｎｇ（ロード
クオドワードインテガー） ＳＴＦ − 記憶Ｆ＿ｆｌｏａｔｉｎｇ ＳＴＤ − 記憶Ｄ＿ｆｌｏａｔｉｎｇ（記憶Ｇ＿
ｆｌｏａｔｉｎｇ） ＳＴＳ − 記憶Ｓ＿ｆｌｏａｔｉｎｇ（記憶ロン
グワードインテガー） ＳＴＴ − 記憶Ｔ＿ｆｌｏａｔｉｎｇ（記憶クオ
ドワードインテガー） ロード命令の各々は、メモリから指定の形式のフローテ
ィングポイントデータをフェッチし、この形式に対する
フローティングポイントレジスタフォーマットに合致す
るようにバイトの順序を直し、そしてそれをレジスタセ
ット６１のレジスタＦａに書き込む。レジスタＦｂを符
号拡張された１６ビット変位に加えることによって仮想
アドレスが計算される。記憶命令は、レジスタＦａの内
容を、レジスタＲｂを符号拡張された１６ビット変位に
加えることにより計算された仮想アドレスのメモリ位置
に記憶させ、バイトはこのフローティングポイントデー
タ形式に対するメモリフォーマットに合致させる途中で
記録される。

【００９３】フローティングポイント分岐命令は、上記
したインテガー分岐命令と同様に作用し、即ち、フロー
ティングポイントレジスタＦａの値がテストされ、ＰＣ
が条件に応じて変更される。これらのフローティングポ
イント分岐命令は、次のものを含む。 ＦＢＥＱ − に等しいフローティング分岐 ＦＢＮＥ − に等しくないフローティング分岐 ＦＢＬＴ − より小さいフローティング分岐 ＦＢＬＥ − に等しいかそれより小さいフローティ
ング分岐 ＦＢＧＴ − より大きいフローティング分岐 ＦＢＧＥ − に等しいかそれより大きいフローティ
ング分岐 レジスタＦａがテストされ、指定の関係が真の場合に
は、ＰＣにターゲット仮想アドレスがロードされ、さも
なくば、次に続く命令で実行が続けられる。変位は符号
付ロングワードオフセットとして処理され、これは、２
ビット左へシフトされて、ロングワード境界をアドレス
し、６４ビットに符号拡張され、そして更新されたＰＣ
に加えられて、ターゲット仮想アドレスを形成する。

【００９４】フローティングポイント演算のオペレーシ
ョンフォーマット命令は、レジスタ６１の６４ビットレ
ジスタ値に対する加算、減算、乗算、除算、比較、絶対
値、コピー及び変換オペレーションを含む。各命令は、
これら値のソース及び行き先フォーマットと、使用すべ
き丸めモード及びトラップモードとを指定する。これら
のフローティングポイントオペレーション命令は、テー
ブルＢに記載する。

【００９５】フローティングポイント条件移動命令は、
インテガー条件移動命令に対応しているが、インテガー
レジスタ４３に代わってフローティングポイントレジス
タ６１が用いられる。インテガー条件移動の場合と同様
に、これらの命令を用いて分岐命令を回避することがで
きる。

【００９６】ＣＰＵ１０はその命令セットの中に多数の
“その他”の命令を有しており、これらは全て上記の命
令フォーマットを使用するものであるが、上記で述べた
分類には入らない。その他の命令は次の通りである。 ＣＡＬＬ＿ＰＡＬ − 特権アーキテクチャライブラリ
ルーチン呼び出し ＦＥＴＣＨ − データブロックの予めのフェッ
チ ＦＥＴＣＨ＿Ｍ − 予めのフェッチ、意図の変更 ＤＲＡＩＮＴ − 命令パイプラインのドレイン ＭＢ − メモリバリア ＲＣＣ − サイクルカウンタの読み取り

【００９７】図８のフォーマット７５を用いたＣＡＬＬ
＿ＰＡＬ命令は、ＰＡＬコード（命令のビット＜２５：
０＞）へのトラップを生じさせる。この命令は、それ以
前の全ての命令が例外なく完全に完了されるまで発行さ
れず、これら以前の命令の１つに対して例外が生じた場
合には、例外スタックフレームにおける連続ＰＣがＣＡ
ＬＬ＿Ｐａｌ命令を指す。

【００９８】ＦＥＴＣＨ命令は、Ｒｂの内容によって与
えられた仮想アドレスを取り巻く整列された５１２バイ
トブロックを予めフェッチする。Ｒｂにおけるこのアド
レスを用いて、整列された５１２バイトのデータブロッ
クが指定される。そのオペレーションは、５１２バイト
データブロックの全部又は一部分をメモリハイアラーキ
の高速アクセス部分へ移動し、データをアクセスする次
のロード又は記憶命令を予想しようとするものである。
従って、ＦＥＴＣＨ命令は、高速実行を行うことのでき
るＣＰＵ１０へのヒントである。特定のＣＰＵの構造が
この技術を実施しない場合には、ヒントが無視される。
ＦＥＴＣＨ＿Ｍ命令は、幾つかの又は全てのデータに対
する変更（記憶）が予想される追加のヒントを与え、こ
れはある後方書き込みキャッシュ設計において高速動作
を与える。というのは、データブロックが“所有”のも
のとしてキャッシュへ読み込まれ、従って、キャッシュ
内のデータブロックに対して書き込みが実行されるとき
には停止となるような欠陥を発生せず所有関係を請求し
ないからである。ＦＥＴＣＨによって例外は発生され
ず、同じアドレスを用いたロード（又はＦＥＴＣＨ＿Ｍ
の場合には記憶）が失敗すると、予めフェッチの要求が
無視される。ＦＥＴＣＨ命令は、１００サイクル程度の
メモリ待ち時間をソフトウェアによって覆い隠す助けを
するもので、これは１０サイクル程度のメモリ待ち時間
の場合には問題とならない（又は実施されない）。とい
うのは、コードスケジュリングによってこのような短い
待ち時間を覆い隠さねばならないからである。

【００９９】ＤＲＡＩＮＴ命令は、それ以前の全ての命
令が演算トラップに陥ることなく確実に完了するまで命
令の発行をストールする。これは、パイプライン実施例
において、ＤＲＡＩＮＴ発行後に何らかの命令が出る前
に全ての以前の演算命令が演算トラップに陥ることなく
完了することをソフトウェアで保証できるようにする。
例えば、例外ハンドラーを変更する前にこれを用いて、
以前の命令に対する全ての例外を現在の例外処理環境で
処理するよう確保しなければならない。

【０１００】メモリバリア命令ＭＢは、全ての以前のロ
ード及び記憶が完了するまで全ての将来のロード又は記
憶が完了しないようにする。ＭＢ命令が存在しない場合
には、異なった物理位置に対するロード及び記憶が順序
から外れて完了できるようにされる。ＭＢ命令はメモリ
アクセスを直列に行えるようにする。

【０１０１】読み取りサイクルカウンタ命令ＲＣＣは、
レジスタＲａにＣＰＵサイクルカウンタの内容を書き込
むことができるようにする。サイクルカウンタの下位３
２ビットは、Ｎ個のＣＰＵサイクルごとに一度増加され
る符号なしインテガーであり、ここで、Ｎはその実施に
適した１から１６までの整数である。カウンタは、その
実施に適した値においてゼロに対して上塗り表示する。

【０１０２】特定の実施例について本発明を説明した
が、これは単に解説のためのものであってこれに限定さ
れるものではない。上記説明に基づいて上記実施例に種
々の変更がなされ得ることが当業者に明らかとなろう。
それ故、これらの変更や修正は特許請求の範囲のみによ
って包含されるものとする。

【表１】

【表２】

【表３】

【表４】

【外１】

【外２】

【外３】

【外４】

【外５】

【外６】

【外７】

【図面の簡単な説明】

【図１】ＣＰＵを用いた本発明の特徴によるコンピュー
タシステムのブロック図である。

【図２】図１のプロセッサに使用されるデータ形式を示
す図である。

【図３】図１のＣＰＵの命令ユニット即ちＩ−ボックス
を示すブロック図である。

【図４】図１のＣＰＵのインテガー実行ユニット即ちＥ
−ボックスを示すブロック図である。

【図５】図１のＣＰＵのアドレスユニット即ちＡ−ボッ
クスを示すブロック図である。

【図６】図１のＣＰＵのフローティングポイント実行ユ
ニット即ちＦ−ボックスを示すブロック図である。

【図７】図１のＣＰＵのパイプラインを示すタイミング
図である。

【図８】図１ないし６のＣＰＵの命令セットに用いられ
る命令フォーマットを示す図である。

【図９】図１ないし６のＣＰＵに用いられる仮想アドレ
スのフォーマットを示す図である。

【図１０】図１ないし６のＣＰＵに用いられるページテ
ーブル入力のフォーマットを示す図である。

【図１１】図１ないし６のＣＰＵに用いられるアドレス
変換機構を示す図である。

【符号の説明】

１０ ＣＰＵ １１ システムバス １２ メインメモリ １３ Ｉ／Ｏユニット １５ ＣＰＵ １６ インテガー実行ユニット １７ フローティングポイント実行ユニット １８ 命令ユニット １９ アドレスユニット ２０ 第２レベルキャッシュ ２１ 命令キャッシュ ２２ 命令レジスタ ２３、２４ デコーダ ２５ チェック回路 ２６、２７ バス ２８、２９ マイクロ制御バス ３０ 予想回路 ３１ サブルーチン復帰スタック ３２ アドレス発生回路 ３３ 仮想ＰＣ（プログラムカウンタ） ３６ 変換バッファ（ＴＢ） ４０ 演算論理ユニット（ＡＬＵ） ４１ バレルシフタ ４２ インテガー乗算器 ４３ レジスタファイル ４４ バス構造体 ４８ 変換バッファ ４９ ロードサイロ ５０ 書き込みバッファ ５１、５２ インターフェイス ５３ 変位アダー ５５ デコーダ ５７、５８ ポインタ ５９ データキャッシュ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード ティー ウィテック アメリカ合衆国 マサチューセッツ州 01460リトルトン シルヴァーバーチ レーン ８ (56)参考文献 特開 平６−103067（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 マルチプロセッサ又はパイプラインプロ
   セッサシステムにおけるデータの完全性を確保する方法
   において、プロセッサのオペレーション中にバイト書き
   込みを実行する方法であって、 選択された整列マルチバイト外部メモリ位置の内容を内
   部レジスタ手段にロードし、上記内容は書き込むべき非
   整列バイト位置を含んでおり、その後、上記選択された
   外部メモリ位置への他の記憶を検出し、 上記選択された外部メモリ位置へ他の記憶がなされた場
   合に指示を発生し、 上記内部レジスタ手段において上記非整列バイト位置の
   値を新たな書き込むべき値と取り換える一方、上記内容
   の残り部分はそのまま残し、そしてその後、 上記指示が存在するかどうかに基づいて、上記内部レジ
   スタ手段の上記内容を上記選択された整列マルチバイト
   外部メモリ位置へ条件に応じて記憶するという段階を具
   備することを特徴とする方法。
2. 【請求項２】 条件に応じて記憶する上記段階が記憶を
   行ったかどうかの指示を上記プロセッサに発生する請求
   項１に記載の方法。
3. 【請求項３】 上記ロードを行いそして上記指示を発生
   する段階は、１つの命令によって行われる請求項１に記
   載の方法。
4. 【請求項４】 条件に応じて記憶しそして上記指示を発
   生する段階は、１つの命令によって行われる請求項２に
   記載の方法。
5. 【請求項５】 指示を発生する上記段階は、フラグをリ
   セットすることを含み、このフラグは上記ロード段階の
   際にセットされる請求項１に記載の方法。
6. 【請求項６】 上記フラグは、上記プロセッサに割り込
   み又は例外が生じたときにリセットされる請求項５に記
   載の方法。
7. 【請求項７】 上記メモリはクオドワード（８バイト）
   又はロングワード（４バイト）の境界に整列される請求
   項１に記載の方法。