JP3053008B2 - Signal generation method and apparatus, voltage generation method and apparatus - Google Patents
Signal generation method and apparatus, voltage generation method and apparatusInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、デジタルの数値デ
ータからパルス信号を生成する信号生成方法および装
置、デジタルの数値データをアナログ電圧に変換する電
圧生成方法および装置、に関する。The present invention relates to a signal generating method and apparatus for generating a pulse signal from digital numerical data, and a voltage generating method and apparatus for converting digital numerical data into an analog voltage.
【0002】[0002]
【従来の技術】従来、デジタルの数値データからパルス
信号を生成する信号生成装置として、PWM(Pulse
Width Modulation)回路などが利用されている。この
ような信号生成装置の後段にCR積分回路を接続すれ
ば、デジタルの数値データをアナログ電圧に変換する電
圧生成装置を形成することができ、このような電圧生成
装置は、例えば、発信周波数を入力周波数に追従させる
PLL(Phase LockedLoop)回路に利用することがで
きる。2. Description of the Related Art Conventionally, a PWM (Pulse Pulse) has been used as a signal generation device for generating a pulse signal from digital numerical data.
Width Modulation) circuits and the like are used. If a CR integration circuit is connected to the subsequent stage of such a signal generation device, a voltage generation device that converts digital numerical data into an analog voltage can be formed. The present invention can be used for a PLL (Phase Locked Loop) circuit that follows an input frequency.
【0003】ここで、上述のような信号生成装置および
PLL回路を、図7および図8を参照して以下に説明す
る。なお、図7は信号生成装置であるPWM回路を示す
ブロック図、図8はPLL回路を示すブロック図であ
る。まず、ここで信号生成装置として例示するPWM回
路1は、図7に示すように、データ入力端子2を具備し
ており、この入力端子2にD型のFF(Flip Flop)回
路3が接続されている。Here, a signal generator and a PLL circuit as described above will be described below with reference to FIGS. FIG. 7 is a block diagram showing a PWM circuit as a signal generation device, and FIG. 8 is a block diagram showing a PLL circuit. First, as shown in FIG. 7, a PWM circuit 1 exemplified as a signal generation device has a data input terminal 2 to which a D-type FF (Flip Flop) circuit 3 is connected. ing.
【0004】また、このPWM回路1は、3ビットのカ
ウンタ回路4を具備しており、このカウンタ回路4が第
一のコンパレータ5の一対の入力端子の一方に接続され
ている。この第一のコンパレータ5の他方の入力端子に
は、3ビットの数値データとして“0”を常時発生する
メモリ等が接続されており、第一のコンパレータ5の一
つの出力端子がFF回路3の制御端子に接続されてい
る。The PWM circuit 1 has a 3-bit counter circuit 4, which is connected to one of a pair of input terminals of a first comparator 5. The other input terminal of the first comparator 5 is connected to a memory or the like that constantly generates “0” as 3-bit numerical data. One output terminal of the first comparator 5 is connected to the FF circuit 3. Connected to control terminal.
【0005】このFF回路3の出力端子は第二のコンパ
レータ6の一対の入力端子の一方に接続されており、こ
の第二のコンパレータ6の他方の入力端子にはカウンタ
回路4の出力端子が接続されている。第一第二のコンパ
レータ5,6の出力端子がRS型のFF回路7のセット
端子とリセット端子とに個々に接続されており、このF
F回路7の出力端子が1ビットの信号出力端子8に接続
されている。The output terminal of the FF circuit 3 is connected to one of a pair of input terminals of a second comparator 6, and the other input terminal of the second comparator 6 is connected to the output terminal of the counter circuit 4. Have been. Output terminals of the first and second comparators 5 and 6 are individually connected to a set terminal and a reset terminal of the RS-type FF circuit 7, respectively.
An output terminal of the F circuit 7 is connected to a 1-bit signal output terminal 8.
【0006】上述のような構造のPWM回路1では、デ
ータ入力端子2に3ビットの数値データが外部入力さ
れ、その数値にパルス幅が対応したパルス信号が信号出
力端子8から外部出力される。より詳細には、3ビット
のカウンタ回路4は“0〜7”を繰り返しカウントする
ので、これを“0”と比較する第一のコンパレータ5
は、カウンタ回路4の出力データが“0”となったとき
のみ検出信号を出力する。In the PWM circuit 1 having the above structure, 3-bit numerical data is externally input to the data input terminal 2, and a pulse signal having a pulse width corresponding to the numerical value is externally output from the signal output terminal 8. More specifically, since the 3-bit counter circuit 4 repeatedly counts “0 to 7”, the first comparator 5 that compares this with “0”
Outputs a detection signal only when the output data of the counter circuit 4 becomes “0”.
【0007】これがデータ入力端子2に接続されたD型
のFF回路3の制御端子に出力されるので、このFF回
路3はカウンタ回路4のカウント値が“0”となるごと
に3ビットの数値データを外部入力する。また、第一の
コンパレータ5の検出信号はRS型のFF回路7のセッ
ト端子にも出力されるので、このFF回路7はカウンタ
回路4のカウント値が“0”となるごとにセットされ
る。Since this is output to the control terminal of the D-type FF circuit 3 connected to the data input terminal 2, the FF circuit 3 outputs a 3-bit numerical value every time the count value of the counter circuit 4 becomes "0". Input data externally. Further, since the detection signal of the first comparator 5 is also output to the set terminal of the RS-type FF circuit 7, the FF circuit 7 is set every time the count value of the counter circuit 4 becomes "0".
【0008】そして、D型のFF回路3が外部入力する
数値データとカウンタ回路4のカウント値とが第二のコ
ンパレータ6で比較され、この第二のコンパレータ6の
出力信号がRS型のFF回路7のリセット端子に入力さ
れる。従って、このFF回路7の出力はカウンタ回路4
のカウント値が“0”となるとにセットされ、データ入
力端子2に入力される数値データとカウンタ回路4のカ
ウント値とが一致するとリセットされるので、PWM回
路1は、外部入力される3ビットの数値データにパルス
幅が対応したパルス信号を信号出力端子8から外部出力
することになる。The numerical data externally input to the D-type FF circuit 3 and the count value of the counter circuit 4 are compared by a second comparator 6, and the output signal of the second comparator 6 is used as an RS-type FF circuit 7 is input to a reset terminal. Therefore, the output of the FF circuit 7 is
Is set to "0" and reset when the numerical data input to the data input terminal 2 and the count value of the counter circuit 4 match, so that the PWM circuit 1 has a 3-bit external input. A pulse signal having a pulse width corresponding to the numerical data is externally output from the signal output terminal 8.
【0009】上述のようなPWM回路1は、外部入力の
数値データに対応してパルス信号を出力するので、図8
に示すように、その後段にCR積分回路11を接続すれ
ば、数値データをアナログ電圧に変換する電圧生成装置
12を形成することができ、この電圧生成装置12を利
用してPLL回路13などを形成することができる。The above-described PWM circuit 1 outputs a pulse signal corresponding to numerical data of an external input.
As shown in the figure, if a CR integrator 11 is connected to the subsequent stage, a voltage generator 12 for converting numerical data into an analog voltage can be formed, and a PLL circuit 13 and the like can be formed by using the voltage generator 12. Can be formed.
【0010】このPLL回路13は、外部入力端子14
を具備しており、この外部入力端子14が位相誤差検出
回路15の一対の入力端子の一方に接続されている。こ
の位相誤差検出回路15にはループフィルタ16を介し
て電圧生成装置12が接続されており、この電圧生成装
置12がVCO(Voltage Controlled Oscillator)
17を介して位相誤差検出回路15の他方の入力端子に
接続されている。The PLL circuit 13 has an external input terminal 14
The external input terminal 14 is connected to one of a pair of input terminals of the phase error detection circuit 15. A voltage generator 12 is connected to the phase error detection circuit 15 via a loop filter 16, and the voltage generator 12 is connected to a VCO (Voltage Controlled Oscillator).
17 is connected to the other input terminal of the phase error detection circuit 15.
【0011】上述のようなPLL回路13は、位相誤差
検出回路15により外部入力端子4の外部入力の信号周
波数とVCO17からフィードバックされる発振周波数
との位相誤差が検出され、この位相誤差がループフィル
タ16でフィルタリングされてから電圧生成装置12に
よりアナログ電圧に変換される。このアナログ電圧に対
応してVCO17の発振周波数が変化するので、PLL
回路13は、フィードバックさせる発振周波数を外部入
力の信号周波数に追従させることができる。In the PLL circuit 13 described above, the phase error between the signal frequency of the external input of the external input terminal 4 and the oscillation frequency fed back from the VCO 17 is detected by the phase error detection circuit 15, and this phase error is detected by the loop filter. After being filtered at 16, the voltage is converted into an analog voltage by the voltage generator 12. Since the oscillation frequency of the VCO 17 changes in accordance with this analog voltage, the PLL
The circuit 13 can make the oscillation frequency to be fed back follow the signal frequency of the external input.
【0012】[0012]
【発明が解決しようとする課題】前述のようなPWM回
路1は、デジタルの数値データに対応してパルス信号を
生成することができ、このPWM回路1を利用した電圧
生成装置12は、デジタルの数値データに対応してアナ
ログ電圧を出力することができるので、例えば、PLL
回路13の一部として利用することができる。The above-described PWM circuit 1 can generate a pulse signal corresponding to digital numerical data, and a voltage generating device 12 using the PWM circuit 1 can generate a pulse signal. Since an analog voltage can be output in accordance with numerical data, for example, a PLL
It can be used as a part of the circuit 13.
【0013】しかし、上述のようなPWM回路1が出力
するパルス信号は入力される数値データにパルス幅が対
応しているが、図9に示すように、一周期中に一つだけ
出力されるパルスの幅が変化する。このため、PWM回
路1が出力するパルス信号をCR積分回路11等により
積分してアナログ電圧を生成しても、その電圧変動が顕
著で安定したアナログ電圧を生成することが困難であ
る。従って、上述のようなPWM回路1をPLL回路1
3に利用しても、VCO17の発振周波数が安定しない
ので、この発振周波数を外部入力の信号周波数に良好に
追従させることができない。However, the pulse signal output from the PWM circuit 1 as described above has a pulse width corresponding to the input numerical data. However, as shown in FIG. 9, only one pulse signal is output in one cycle. The width of the pulse changes. For this reason, even if the pulse signal output from the PWM circuit 1 is integrated by the CR integration circuit 11 or the like to generate an analog voltage, it is difficult to generate a stable analog voltage with a remarkable voltage fluctuation. Therefore, the PWM circuit 1 as described above is replaced with the PLL circuit 1
3, the oscillation frequency of the VCO 17 is not stable, so that the oscillation frequency cannot be made to follow the signal frequency of the external input satisfactorily.
【0014】また、上述のようなPWM回路1では、カ
ウンタ回路4が規定の数値をカウントするごとに外部入
力の数値データに対応したパルス信号が出力されるの
で、外部入力の数値データが変化してもカウンタ回路4
のカウントが完了するまで外部出力のパルス信号は変化
しない。このため、PWM回路1は、応答性が良好でな
く、これをPLL回路13に利用してもフィードバック
させる発振周波数を外部入力の信号周波数に迅速に追従
させることができない。Further, in the PWM circuit 1 as described above, a pulse signal corresponding to the numerical data of the external input is output each time the counter circuit 4 counts the specified numerical value, so that the numerical data of the external input changes. Even counter circuit 4
The pulse signal of the external output does not change until the counting is completed. For this reason, the PWM circuit 1 does not have good responsiveness, and even if this is used for the PLL circuit 13, the oscillation frequency to be fed back cannot quickly follow the signal frequency of the external input.
【0015】例えば、カウンタ回路4のカウント数を減
少させればPWM回路1の応答性は改善されるが、これ
では出力できるパルス信号の段数も少数となるのでPL
L回路13の精度などが低下することになる。一方、カ
ウンタ回路4のカウント数を増加させれば、PWM回路
1が出力できるパルス信号の段数も増加するのでPLL
回路13の精度を改善できるが、これでは前述のように
PWM回路1の応答性が低下することになる。For example, if the count number of the counter circuit 4 is reduced, the responsiveness of the PWM circuit 1 can be improved.
The accuracy and the like of the L circuit 13 will be reduced. On the other hand, if the count number of the counter circuit 4 is increased, the number of pulse signal stages that can be output from the PWM circuit 1 is also increased.
Although the accuracy of the circuit 13 can be improved, the response of the PWM circuit 1 is reduced as described above.
【0016】特に、カウンタ回路4のカウント数を多数
とした場合、外部入力の数値データが連続的に変化して
も、FF回路3に取り込まれる時点では数値データが大
幅に変化していることになる。この場合、外部入力の数
値データは連続的に変化しているのに、外部出力のパル
ス信号は段階的に変化することになり、パルス信号の段
数を増加させた意味がない。In particular, when the count number of the counter circuit 4 is large, even when the numerical data of the external input continuously changes, the numerical data greatly changes at the time of being taken into the FF circuit 3. Become. In this case, although the numerical data of the external input changes continuously, the pulse signal of the external output changes stepwise, and it is meaningless to increase the number of stages of the pulse signal.
【0017】つまり、従来のPWM回路1では、デジタ
ルの数値データの外部入力に対してパルス信号を外部出
力できるが、アナログ電圧に変化したときに電圧変動が
微少となる形態でパルス信号を出力することができず、
外部出力するパルス信号の応答性と出力段数とを両立す
ることが困難である。That is, in the conventional PWM circuit 1, a pulse signal can be externally output in response to an external input of digital numerical data, but the pulse signal is output in a form in which the voltage fluctuation becomes small when the voltage changes to an analog voltage. Can not
It is difficult to achieve both the responsiveness of a pulse signal output from the outside and the number of output stages.
【0018】同様に、従来の電圧生成装置12では、デ
ジタルの数値データの外部入力に対してアナログ電圧を
外部出力できるが、電圧変動が微少なアナログ電圧を出
力することが困難であり、外部出力するアナログ電圧の
応答性と出力段数とを両立することが困難である。Similarly, in the conventional voltage generation device 12, an analog voltage can be externally output in response to an external input of digital numerical data, but it is difficult to output an analog voltage with a small voltage fluctuation, It is difficult to achieve both the responsiveness of the analog voltage and the number of output stages.
【0019】本発明は上述のような課題に鑑みてなされ
たものであり、外部入力の数値データに対応してパルス
信号を外部出力するとき、電圧変動が微少なアナログ電
圧に変換される形態でパルス信号を出力することがで
き、多数の段数のパルス信号を良好な応答性で出力でき
る信号生成方法および装置、外部入力の数値データに対
応してアナログ電圧を外部出力するとき、電圧変動が微
少なアナログ電圧を出力することができ、多数の段数の
アナログ電圧を良好な応答性で出力できる電圧生成方法
および装置、を提供することを目的とする。The present invention has been made in view of the above-described problems, and has a configuration in which when a pulse signal is output to the outside in accordance with numerical data of an external input, a voltage fluctuation is converted into a minute analog voltage. A signal generation method and apparatus capable of outputting pulse signals and outputting pulse signals of a large number of stages with good responsiveness. When an analog voltage is externally output in accordance with numerical data of an external input, voltage fluctuation is very small. It is an object of the present invention to provide a voltage generating method and apparatus capable of outputting a large analog voltage and outputting a large number of analog voltages with good responsiveness.
【0020】[0020]
【課題を解決するための手段】本発明の信号生成方法
は、nビットの数値データの入力を単位時間ごとに受け
付け、この入力されたnビットの数値データを第一入力
として第二入力の“n+1”ビットの数値データに加算
して“n+1”ビットで出力し、この“n+1”ビット
の加算結果を上述の加算演算の第二入力としてフィード
バックさせ、前記加算結果の最大位のビットデータを抽
出し、この抽出された最大位のビットデータを単位時間
だけ遅延させ、この遅延されたビットデータと遅延され
ていないビットデータとを排他的論理和し、この排他的
論理和の演算結果を信号出力するようにした。According to the signal generation method of the present invention, the input of n-bit numerical data is accepted every unit time, and the input n-bit numerical data is used as a first input and a second input " It is added to the (n + 1) -bit numerical data and output as "n + 1" bits, and the "n + 1" -bit addition result is fed back as the second input of the above-described addition operation, and the highest-order bit data of the addition result is extracted. Then, the extracted maximum bit data is delayed by a unit time, the delayed bit data and the undelayed bit data are exclusively ORed, and the result of the exclusive OR operation is output as a signal. I did it.
【0021】従って、nビットの数値データに前回の加
算結果を加算した“n+1”ビットの加算結果から最上
位ビットを抽出し、これを前回の最上位ビットと排他的
論理和する。このようにnビットの数値データを処理し
て信号出力すると、この出力信号は数値データに比例し
た個数のパルスとなる。ただし、その場合の複数のパル
スは連続することなく略均等に離散した位置に発生し、
入力される数値データが変化するとき出力信号のパルス
の個数は連続的に変化する。Therefore, the most significant bit is extracted from the addition result of "n + 1" bits obtained by adding the previous addition result to the n-bit numerical data, and this is XORed with the previous most significant bit. When the n-bit numerical data is processed and a signal is output in this way, the output signal is a number of pulses proportional to the numerical data. However, in this case, the plurality of pulses are generated at substantially uniformly discrete positions without being continuous,
When the input numerical data changes, the number of pulses of the output signal changes continuously.
【0022】本発明の一の信号生成装置は、nビットの
数値データの入力を単位時間ごとに受け付けるデータ入
力手段と、該データ入力手段に入力されたnビットの数
値データを第一入力として第二入力の“n+1”ビット
の数値データに加算して“n+1”ビットで出力する数
値加算手段と、該数値加算手段の“n+1”ビットの加
算結果を単位時間だけ遅延させて前記数値加算手段の第
二入力とする数値遅延手段と、前記数値加算手段の加算
結果の最大位のビットデータを抽出するビット抽出手段
と、該ビット抽出手段により抽出された最大位のビット
データを単位時間だけ遅延させるビット遅延手段と、該
ビット遅延手段により遅延されたビットデータと前記デ
ータ抽出手段により抽出されて遅延されていないビット
データとを排他的論理和する論理演算手段と、該論理演
算手段の演算結果を信号出力する信号出力手段と、を具
備している。According to another aspect of the present invention, there is provided a signal generating apparatus, comprising: a data input means for receiving input of n-bit numerical data per unit time; and n-bit numerical data input to the data input means as a first input. A numerical value adding means for adding to two-input numerical value data of "n + 1" bits and outputting the data as "n + 1"bits; and a numerical value adding means for delaying the addition result of "n + 1" bits of the numerical value adding means by a unit time. Numerical delay means as a second input, bit extracting means for extracting the highest order bit data of the addition result of the numerical value adding means, and delaying the highest order bit data extracted by the bit extracting means by a unit time Bit delay means, and exclusive use of the bit data delayed by the bit delay means and the bit data extracted and not delayed by the data extraction means. And logical operation means for physical sum, and comprising: a signal output means for signal outputs an operation result of the logic operation means.
【0023】従って、nビットの数値データの入力がデ
ータ入力手段により単位時間ごとに受け付けられると、
この入力されたnビットの数値データが第一入力として
数値加算手段により第二入力の“n+1”ビットの数値
データに加算されて“n+1”ビットで出力され、この
“n+1”ビットの加算結果は数値遅延手段により単位
時間だけ遅延されて数値加算手段の第二入力とされる。
数値加算手段の加算結果の最大位のビットデータがビッ
ト抽出手段により抽出され、この抽出された最大位のビ
ットデータがビット遅延手段により単位時間だけ遅延さ
れる。この遅延されたビットデータと遅延されていない
ビットデータとが論理演算手段により排他的論理和さ
れ、この演算結果が信号出力手段により信号出力され
る。Therefore, when the input of the n-bit numerical data is accepted by the data input means for each unit time,
The input n-bit numerical data is added as the first input to the "n + 1" -bit numerical data of the second input by the numerical value adding means and output as "n + 1" bits. The result of addition of the "n + 1" bits is The value is delayed by a unit time by the numerical value delay means and becomes the second input of the numerical value adding means.
The most significant bit data of the addition result of the numerical value adding means is extracted by the bit extracting means, and the extracted most significant bit data is delayed by the unit time by the bit delay means. The delayed bit data and the non-delayed bit data are exclusive ORed by the logic operation means, and the operation result is output as a signal by the signal output means.
【0024】つまり、nビットの数値データに前回の加
算結果を加算した“n+1”ビットの加算結果から最上
位ビットを抽出し、これを前回の最上位ビットと排他的
論理和する。このようにnビットの数値データを処理し
て信号出力すると、この出力信号は数値データに比例し
た個数のパルスとなる。ただし、その場合の複数のパル
スは連続することなく略均等に離散した位置に発生し、
入力される数値データが変化するとき出力信号のパルス
の個数は連続的に変化する。That is, the most significant bit is extracted from the "n + 1" -bit addition result obtained by adding the previous addition result to the n-bit numerical data, and this is XORed with the previous most significant bit. When the n-bit numerical data is processed and a signal is output in this way, the output signal is a number of pulses proportional to the numerical data. However, in this case, the plurality of pulses are generated at substantially uniformly discrete positions without being continuous,
When the input numerical data changes, the number of pulses of the output signal changes continuously.
【0025】本発明の他の信号生成装置は、nビットの
数値データが入力されるデータ入力端子と、該データ入
力端子に入力されたnビットの数値データを第一入力と
して単位時間ごとに第二入力の“n+1”ビットの数値
データに加算して“n+1”ビットで出力する“n+
1”構成の加算器と、該加算器の“n+1”ビットの加
算結果を単位時間だけ遅延させて前記加算器の第二入力
とする第一のフリップフロップ回路と、前記加算器の加
算結果の最大位のビットデータを抽出するビット抽出配
線と、該ビット抽出配線により抽出された最大位のビッ
トデータを単位時間だけ遅延させる第二のフリップフロ
ップ回路と、該第二のフリップフロップ回路により遅延
されたビットデータと前記ビット抽出配線から入力され
る遅延されていないビットデータとを排他的論理和する
排他的論理和回路と、該排他的論理和回路の演算結果が
信号出力される信号出力端子と、を具備している。According to another signal generating apparatus of the present invention, a data input terminal to which n-bit numerical data is input, and the n-bit numerical data input to the data input terminal as a first input for each unit time "N +" which is added to two-input "n + 1" -bit numerical data and output with "n + 1" -bit
An adder having a "1" configuration, a first flip-flop circuit which delays an addition result of "n + 1" bits of the adder by a unit time and serves as a second input of the adder, A bit extraction wiring for extracting the maximum bit data, a second flip-flop circuit for delaying the maximum bit data extracted by the bit extraction wiring by a unit time, and a second flip-flop circuit delayed by the second flip-flop circuit An exclusive-OR circuit that performs an exclusive-OR operation on the extracted bit data and the non-delayed bit data input from the bit extraction wiring, and a signal output terminal that outputs a calculation result of the exclusive OR circuit. , Is provided.
【0026】従って、nビットの数値データがデータ入
力端子に入力されると、この数値データが加算器により
単位時間ごとに受け付けられる。この加算器では、入力
されたnビットの数値データが第一入力とされ、第二入
力の“n+1”ビットの数値データに加算されて“n+
1”ビットで出力される。この“n+1”ビットの加算
結果は第一のフリップフロップ回路により単位時間だけ
遅延されて加算器の第二入力とされ、同時に、加算結果
の最大位のビットデータがビット抽出配線により抽出さ
れる。この抽出された最大位のビットデータが第二のフ
リップフロップ回路により単位時間だけ遅延され、この
遅延されたビットデータと遅延されていないビットデー
タとが排他的論理和回路により排他的論理和されて信号
出力端子から信号出力される。Therefore, when n-bit numerical data is input to the data input terminal, the numerical data is accepted by the adder every unit time. In this adder, the input n-bit numerical data is taken as the first input, and added to the “n + 1” -bit numerical data of the second input to obtain “n +
The result of addition of the "n + 1" bits is delayed by a unit time by the first flip-flop circuit to become the second input of the adder, and at the same time, the highest order bit data of the addition result is output. The extracted maximum bit data is delayed by a unit time by the second flip-flop circuit, and the delayed bit data and the undelayed bit data are exclusive ORed. The exclusive OR is performed by the circuit, and the signal is output from the signal output terminal.
【0027】つまり、nビットの数値データに前回の加
算結果を加算した“n+1”ビットの加算結果から最上
位ビットを抽出し、これを前回の最上位ビットと排他的
論理和する。このようにnビットの数値データを処理し
て信号出力すると、この出力信号は数値データに比例し
た個数のパルスとなる。ただし、その場合の複数のパル
スは連続することなく略均等に離散した位置に発生し、
入力される数値データが変化するとき出力信号のパルス
の個数は連続的に変化する。That is, the most significant bit is extracted from the "n + 1" -bit addition result obtained by adding the previous addition result to the n-bit numerical data, and this is XORed with the previous most significant bit. When the n-bit numerical data is processed and a signal is output in this way, the output signal is a number of pulses proportional to the numerical data. However, in this case, the plurality of pulses are generated at substantially uniformly discrete positions without being continuous,
When the input numerical data changes, the number of pulses of the output signal changes continuously.
【0028】本発明の電圧生成方法は、nビットの数値
データの入力を単位時間ごとに受け付け、この入力され
たnビットの数値データを第一入力として第二入力の
“n+1”ビットの数値データに加算して“n+1”ビ
ットで出力し、この“n+1”ビットの加算結果を上述
の加算演算の第二入力としてフィードバックさせ、前記
加算結果の最大位のビットデータを抽出し、この抽出さ
れた最大位のビットデータを単位時間だけ遅延させ、こ
の遅延されたビットデータと遅延されていないビットデ
ータとを排他的論理和し、この排他的論理和の演算結果
を積分してアナログ電圧を出力するようにした。According to the voltage generation method of the present invention, the input of n-bit numerical data is accepted for each unit time, and the input n-bit numerical data is used as a first input, and the second input “n + 1” -bit numerical data is input. And outputs the result as “n + 1” bits. The result of addition of the “n + 1” bits is fed back as the second input of the above-described addition operation, and the highest-order bit data of the addition result is extracted. The highest-order bit data is delayed by a unit time, the delayed bit data and the non-delayed bit data are exclusively ORed, the result of the exclusive OR is integrated, and an analog voltage is output. I did it.
【0029】従って、nビットの数値データに前回の加
算結果を加算した“n+1”ビットの加算結果から最上
位ビットを抽出し、これを前回の最上位ビットと排他的
論理和した出力信号がアナログ電圧に積分される。この
ようにnビットの数値データを処理して電圧生成する
と、一定の数値データが連続的に入力されるとき、アナ
ログ電圧は変動が微少な状態で出力され、入力される数
値データが変化するとき、アナログ電圧は連続的に変化
する。Therefore, the most significant bit is extracted from the addition result of “n + 1” bits obtained by adding the previous addition result to the n-bit numerical data, and the output signal obtained by performing an exclusive OR operation on the most significant bit with the previous most significant bit is an analog signal. Integrated into voltage. When the n-bit numerical data is processed and a voltage is generated in this manner, when constant numerical data is continuously input, the analog voltage is output in a state of small fluctuation, and when the input numerical data changes. , The analog voltage changes continuously.
【0030】本発明の一の電圧生成装置は、本発明の信
号生成装置と、該信号生成装置の出力信号を積分してア
ナログ電圧を出力する信号積分手段と、を具備してい
る。従って、本発明の信号生成装置が、入力される数値
データからパルス信号を生成して出力すると、このパル
ス信号を信号積分手段がアナログ電圧に積分するので、
数値データに対応したアナログ電圧が出力される。One voltage generating device of the present invention includes the signal generating device of the present invention, and signal integrating means for integrating an output signal of the signal generating device and outputting an analog voltage. Therefore, when the signal generation device of the present invention generates and outputs a pulse signal from the input numerical data, the signal integration means integrates the pulse signal into an analog voltage.
An analog voltage corresponding to the numerical data is output.
【0031】ただし、信号生成装置の出力信号は複数の
パルスが連続することなく略均等に離散した位置に発生
するので、信号積分手段から出力されるアナログ電圧は
変動が微少な状態で出力される。また、信号生成装置の
出力信号は入力される数値データが変化するときパルス
の個数が連続的に変化するので、信号積分手段から出力
されるアナログ電圧は数値データが変化したとき連続的
に変化する。However, since the output signal of the signal generating device is generated at a position where a plurality of pulses are not substantially continuous but discretely distributed, the analog voltage output from the signal integrator is output in a state where the fluctuation is very small. . Since the number of pulses of the output signal of the signal generator changes continuously when the input numerical data changes, the analog voltage output from the signal integrator continuously changes when the numerical data changes. .
【0032】本発明の他の電圧生成装置は、本発明の信
号生成装置と、該信号生成装置の出力信号を積分してア
ナログ電圧を出力するCR積分回路と、を具備してい
る。従って、本発明の信号生成装置が、入力される数値
データからパルス信号を生成して出力すると、このパル
ス信号をCR積分回路がアナログ電圧に積分するので、
数値データに対応したアナログ電圧が出力される。Another voltage generating device of the present invention includes the signal generating device of the present invention, and a CR integration circuit that integrates an output signal of the signal generating device and outputs an analog voltage. Therefore, when the signal generation device of the present invention generates and outputs a pulse signal from the input numerical data, the CR integration circuit integrates the pulse signal into an analog voltage.
An analog voltage corresponding to the numerical data is output.
【0033】ただし、信号生成装置の出力信号は複数の
パルスが連続することなく略均等に離散した位置に発生
するので、CR積分回路から出力されるアナログ電圧は
変動が微少な状態で出力される。また、信号生成装置の
出力信号は入力される数値データが変化するときパルス
の個数が連続的に変化するので、CR積分回路から出力
されるアナログ電圧は数値データが変化したとき連続的
に変化する。However, since the output signal of the signal generation device is generated at a position where a plurality of pulses are not substantially continuous but discretely distributed, the analog voltage output from the CR integration circuit is output in a state where the fluctuation is very small. . In addition, the output signal of the signal generator continuously changes the number of pulses when the input numerical data changes, so that the analog voltage output from the CR integrator changes continuously when the numerical data changes. .
【0034】[0034]
【発明の実施の形態】本発明の実施の一形態を図1ない
し図5を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
を使用して詳細な説明は省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS. Note that the same portions as those of the conventional example described above with respect to the present embodiment are denoted by the same names, and detailed description is omitted.
【0035】図1は本実施の一形態の信号生成装置を示
すブロック図であり、図2は信号生成装置に入力される
数値データと出力されるパルス信号との関係を示すタイ
ムチャートである。FIG. 1 is a block diagram showing a signal generator according to one embodiment of the present invention, and FIG. 2 is a time chart showing the relationship between numerical data input to the signal generator and pulse signals output.
【0036】図3は信号生成装置に“1”の数値データ
が連続的に入力される場合の各部の信号の関係を示して
おり、(a)はクロック入力端子に入力される基準クロッ
ク、(b)はデータ入力手段であるデータ入力端子に入力
される数値データ、(c)は数値加算手段である加算器か
ら出力される数値データ、(d)は加算器から出力されて
数値遅延手段である第一のFF回路で遅延された数値デ
ータ、(e)は加算器からビット抽出手段であるビット抽
出配線に出力された数値データの最上位のビットデー
タ、(f)はビット遅延手段である第二のFF回路で遅延
された最上位のビットデータ、(g)は論理演算手段であ
る排他的論理和回路から信号出力手段である信号出力端
子に出力されるパルス信号である。FIGS. 3A and 3B show the relationship between the signals of the respective units when the numerical data of "1" is continuously input to the signal generator. FIG. 3A shows a reference clock input to a clock input terminal. b) is numerical data input to a data input terminal as data input means, (c) is numerical data output from an adder as numerical value adding means, and (d) is numerical data output from an adder and is a numerical delay means. Numerical data delayed by a certain first FF circuit, (e) is the most significant bit data of the numerical data output from the adder to the bit extraction wiring as bit extracting means, and (f) is bit delaying means. The most significant bit data delayed by the second FF circuit, (g) is a pulse signal output from the exclusive OR circuit as the logical operation means to the signal output terminal as the signal output means.
【0037】図4および図5も図3と同様に信号生成装
置の各部の信号の関係を示しており、図4は“4”の数
値データが連続的に入力される場合、図5は順次変化す
る数値データが入力される場合である。図6は信号生成
装置を一部とする電圧生成装置の動作を示しており、パ
ルス信号とアナログ電圧との関係を示すタイムチャート
である。FIGS. 4 and 5 also show the relationship between the signals of the respective parts of the signal generating apparatus as in FIG. 3. FIG. 4 shows the case where numerical data of "4" is continuously input, and FIG. This is a case where changing numerical data is input. FIG. 6 is a time chart showing the operation of the voltage generation device that includes the signal generation device as a part, and showing the relationship between the pulse signal and the analog voltage.
【0038】本実施の形態の信号生成装置21は、図1
に示すように、データ入力手段に相当するデータ入力端
子22を具備しており、このデータ入力端子22が、数
値加算手段である加算器23の第一の入力端子に接続さ
れている。この加算器23の一つの出力端子には、数値
遅延手段に相当する第一のフリップフロップ回路である
第一FF回路24が接続されており、この第一FF回路
24は、加算器23の第二の入力端子に接続されてい
る。The signal generating apparatus 21 of the present embodiment is similar to that of FIG.
As shown in FIG. 1, a data input terminal 22 corresponding to data input means is provided, and this data input terminal 22 is connected to a first input terminal of an adder 23 which is a numerical value adding means. One output terminal of the adder 23 is connected to a first FF circuit 24 which is a first flip-flop circuit corresponding to a numerical delay means. Connected to the second input terminal.
【0039】ただし、データ入力端子3は加算器23の
第一の入力端子に3ビットのパラレル配線で接続されて
いるが、加算器23の出力端子および第二の入力端子は
第一FF回路24に4ビットのパラレル配線で接続され
ている。加算器23の4ビットの出力配線は、最上位の
ビットデータを転送する配線のみ分離されており、これ
がビット抽出手段に相当するビット抽出配線25とし
て、ビット遅延データに相当する第二のフリップフロッ
プ回路である第二FF回路26に接続されている。However, the data input terminal 3 is connected to the first input terminal of the adder 23 by 3-bit parallel wiring, but the output terminal and the second input terminal of the adder 23 are connected to the first FF circuit 24. Are connected by 4-bit parallel wiring. The 4-bit output wiring of the adder 23 is separated only from the wiring for transferring the most significant bit data, and this is used as a bit extraction wiring 25 corresponding to bit extraction means, as a second flip-flop corresponding to bit delay data. It is connected to a second FF circuit 26 which is a circuit.
【0040】この第二FF回路26の出力端子とビット
抽出配線25とは、論理演算手段である排他的論理和回
路27の一対の入力端子に接続されており、この排他的
論理和回路27が信号出力端子28に接続されている。
なお、本実施の形態の信号生成装置21は、クロック信
号の入力端子であるクロック入力端子29も具備してお
り、このクロック入力端子29は、FF回路24,26
等の制御端子に接続されている。The output terminal of the second FF circuit 26 and the bit extraction wiring 25 are connected to a pair of input terminals of an exclusive OR circuit 27 which is a logical operation means. It is connected to a signal output terminal 28.
Note that the signal generation device 21 of the present embodiment also has a clock input terminal 29 which is an input terminal of a clock signal, and the clock input terminal 29 is connected to the FF circuits 24 and 26.
And the like.
【0041】上述のような構成において、本実施の形態
の信号生成装置1は、図2に示すように、3ビットの数
値データのデジタル入力に対し、その数値に対応した個
数のパルスを8クロックの周期で信号出力する。より詳
細には、3ビットの数値データがデータ入力端子22に
外部入力されると、この数値データが加算器23により
単位時間である一クロックごとに受け付けられる。In the above-described configuration, the signal generating apparatus 1 of the present embodiment, as shown in FIG. 2, responds to a digital input of 3-bit numerical data by outputting eight pulses of the number corresponding to the numerical value. The signal is output at the cycle of. More specifically, when 3-bit numerical data is externally input to the data input terminal 22, the numerical data is received by the adder 23 at each unit time of one clock.
【0042】この加算器23では、入力された3ビット
の数値データが第一入力とされ、第二入力の4ビットの
数値データに加算されて4ビットで出力されるが、この
4ビットの加算結果は第一FF回路24により一クロッ
クだけ遅延されて加算器23の第二入力とされる。In the adder 23, the input 3-bit numerical data is used as the first input, added to the 4-bit numerical data of the second input, and output as 4-bit data. The result is delayed by one clock by the first FF circuit 24 and becomes the second input of the adder 23.
【0043】同時に、加算器23の4ビットの加算結果
は、最大位のビットデータのみビット抽出配線25によ
り抽出され、この抽出された最大位のビットデータが第
二FF回路26により一クロックだけ遅延されてる。こ
の遅延されたビットデータは遅延されていないビットデ
ータと排他的論理和回路27により排他的論理和され、
この論理演算の結果が信号出力端子28から信号出力さ
れる。At the same time, the 4-bit addition result of the adder 23 is extracted by the bit extraction wiring 25 only for the most significant bit data, and the extracted most significant bit data is delayed by one clock by the second FF circuit 26. I'm done. The delayed bit data is exclusive ORed with the undelayed bit data by the exclusive OR circuit 27,
The result of this logical operation is output as a signal from the signal output terminal 28.
【0044】例えば、本実施の形態の信号生成装置1に
3ビットの数値データとして“1”が連続的に入力され
る場合、図3に示すように、この“1”が加算器23と
第一のFF回路24とで順次積算される。このとき、加
算器23から出力されて第一のFF回路24を介してフ
ィードバックされる数値データは4ビットであり、その
最上位のビットデータがビット抽出配線25により抽出
されるので、これは3ビットの“1”の数値データの入
力が八回に到達するごとに“0”と“1”とに交互に変
化する。For example, when "1" is continuously input as 3-bit numerical data to the signal generating apparatus 1 of the present embodiment, as shown in FIG. It is sequentially integrated with one FF circuit 24. At this time, the numerical data output from the adder 23 and fed back through the first FF circuit 24 is 4 bits, and the most significant bit data is extracted by the bit extraction wiring 25. Each time the input of the numerical data of the bit “1” reaches eight times, it alternates between “0” and “1”.
【0045】このビットデータは第二のFF回路26で
一クロックだけ遅延され、遅延されないビットデータと
排他的論理和回路27で排他的論理和される。この排他
的論理和されて信号出力端子28から出力される信号に
は、八クロックに一回だけパルスが発生することになる
ので、これは従来と同様に3ビットの“1”に対応した
パルス信号として利用することができる。This bit data is delayed by one clock in the second FF circuit 26 and is subjected to an exclusive OR operation in the exclusive OR circuit 27 with the bit data which is not delayed. Since a pulse is generated only once every eight clocks in the signal output from the signal output terminal 28 after the exclusive OR operation, the pulse corresponding to the 3-bit "1" is generated as in the conventional case. It can be used as a signal.
【0046】また、本実施の形態の信号生成装置1に3
ビットの数値データとして“4”が連続的に入力される
場合、図4に示すように、この“4”が加算器23と第
一のFF回路24とで順次積算され、その最上位のビッ
トデータがビット抽出配線25により抽出される。The signal generator 1 of this embodiment has three
When "4" is continuously input as numerical data of bits, as shown in FIG. 4, this "4" is sequentially integrated by the adder 23 and the first FF circuit 24, and the most significant bit is added. Data is extracted by the bit extraction wiring 25.
【0047】このビットデータは3ビットの“4”の数
値データの入力が二回に到達するごとに“0”と“1”
とに交互に変化するので、これが第二のFF回路26で
一クロックだけ遅延されて遅延されないビットデータと
排他的論理和回路27で排他的論理和される。この排他
的論理和されて信号出力端子28から出力される信号に
は、八クロックに四回だけパルスが発生することになる
ので、これは3ビットの“4”に対応したパルス信号と
して利用することができる。This bit data becomes “0” and “1” every time the 3-bit numerical data of “4” reaches twice.
And the bit data delayed by one clock in the second FF circuit 26 and not delayed are XORed by the exclusive OR circuit 27. In the signal output from the signal output terminal 28 after the exclusive OR operation, a pulse is generated only four times in eight clocks. This is used as a pulse signal corresponding to 3 bits "4". be able to.
【0048】ただし、図9に示すように、従来の“4”
に対応したパルス信号では、八クロックに発生する四つ
のパルスの発生と休止とが四クロックずつ連続していた
が、本実施の形態の信号発生装置21では、八クロック
に発生する四つのパルスの発生と休止とが一クロックず
つとなる。つまり、本実施の形態の信号発生装置21で
は、入力される数値データに対応してパルス信号を出力
するとき、図2に示すように、そのパルスは略均等に離
散した位置に発生する。However, as shown in FIG. 9, the conventional "4"
In the pulse signal corresponding to, the generation and pause of the four pulses generated in eight clocks were continuous by four clocks, but the signal generator 21 of the present embodiment generates four pulses generated in eight clocks. The occurrence and the pause are each one clock. That is, in the signal generator 21 of the present embodiment, when outputting a pulse signal corresponding to the input numerical data, the pulse is generated at substantially uniformly discrete positions as shown in FIG.
【0049】このため、本実施の形態の信号発生装置2
1の後段に信号積分手段としてCR積分回路を接続して
電圧生成装置(図示せず)を形成し、信号発生装置21
の出力信号をCR積分回路で積分してアナログ電圧を出
力すると、図6に示すように、このアナログ電圧は変動
が微少で出力が安定したものとなる。例えば、このよう
な電圧生成装置をPLL回路に利用した場合、電圧生成
装置からVCOに出力されるアナログ電圧が安定してい
るので、発信周波数を入力周波数に追従させる性能を安
定させることができる。For this reason, the signal generator 2 of the present embodiment
1 is connected to a CR integration circuit as signal integration means to form a voltage generation device (not shown).
When the analog signal is output by integrating the output signal of FIG. 1 by the CR integrator circuit, as shown in FIG. 6, the analog voltage has a small fluctuation and the output becomes stable. For example, when such a voltage generator is used in a PLL circuit, the analog voltage output from the voltage generator to the VCO is stable, so that the performance of causing the oscillation frequency to follow the input frequency can be stabilized.
【0050】また、本実施の形態の信号生成装置21に
入力される3ビットの数値データが変化する場合、図5
に示すように、その出力信号には数値データに対応した
個数のパルスが一クロックごとに離散して発生するが、
そのパルスの個数は数値データの変化に対応して一クロ
ックごとに連続的に変化する。When the 3-bit numerical data input to the signal generating device 21 of the present embodiment changes, FIG.
As shown in the figure, the number of pulses corresponding to the numerical data is generated discretely for each clock in the output signal.
The number of the pulses continuously changes every clock in accordance with the change of the numerical data.
【0051】このため、本実施の形態の信号生成装置2
1では、デジタルの数値データの外部入力に対応してパ
ルス信号を外部出力するとき、カウンタ回路23などの
ビット数を増加させて出力できるパルス信号の段数を多
数としても、このパルス信号の出力の応答性は低下しな
いので、段数が多数のパルス信号を良好な応答性で出力
することができる。For this reason, the signal generator 2 of the present embodiment
In 1, when a pulse signal is externally output in response to an external input of digital numerical data, even if the number of bits of the pulse signal that can be output by increasing the number of bits of the counter circuit 23 is large, the output of the pulse signal is large. Since the responsiveness does not decrease, a pulse signal having a large number of stages can be output with good responsiveness.
【0052】従って、本実施の形態の信号発生装置21
の後段にCR積分回路を接続して電圧生成装置を形成し
た場合、出力されるアナログ電圧は入力される数値デー
タの変化に対応してリアルタイムに連続的に変化する。
例えば、このような電圧生成装置をPLL回路に利用し
た場合、電圧生成装置からVCOに出力されるアナログ
電圧がリアルタイムに連続的に変化するので、発信周波
数を入力周波数に追従させる応答性を向上させることが
できる。Accordingly, the signal generator 21 according to the present embodiment
When a voltage generating device is formed by connecting a CR integrating circuit to the subsequent stage, the output analog voltage continuously changes in real time in response to a change in the input numerical data.
For example, when such a voltage generator is used for a PLL circuit, the analog voltage output from the voltage generator to the VCO continuously changes in real time, so that the responsiveness of causing the oscillation frequency to follow the input frequency is improved. be able to.
【0053】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では信号生成装置21に入力
される数値データのnビットが3ビットであることを例
示したが、これは装置の仕様などに対応した所望のビッ
ト数で良い。The present invention is not limited to the above-described embodiment, but allows various modifications without departing from the gist of the present invention. For example, in the above embodiment, n bits of numerical data input to the signal generation device 21 are exemplified as 3 bits, but this may be a desired number of bits corresponding to the specifications of the device.
【0054】[0054]
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。Since the present invention is configured as described above, it has the following effects.
【0055】請求項1記載の発明の信号生成方法は、n
ビットの数値データの入力を単位時間ごとに受け付け、
この入力されたnビットの数値データを第一入力として
第二入力の“n+1”ビットの数値データに加算して
“n+1”ビットで出力し、この“n+1”ビットの加
算結果を上述の加算演算の第二入力としてフィードバッ
クさせ、前記加算結果の最大位のビットデータを抽出
し、この抽出された最大位のビットデータを単位時間だ
け遅延させ、この遅延されたビットデータと遅延されて
いないビットデータとを排他的論理和し、この排他的論
理和の演算結果を信号出力するようにしたことにより、
nビットの数値データが入力されると、これにパルスの
個数が対応した信号を出力することができ、このように
出力する信号のパルスを略均等に離散した位置に発生さ
せることができ、入力される数値データが変化するとき
出力信号のパルスの個数を連続的に変化させることがで
きる。In the signal generation method according to the first aspect of the present invention, n
Accepts input of bit numerical data every unit time,
The input n-bit numerical data is added as the first input to the "n + 1" -bit numerical data of the second input and output as "n + 1" bits, and the result of addition of the "n + 1" bits is calculated by the above-described addition operation. As the second input, extracts the highest-order bit data of the addition result, delays the extracted highest-order bit data by a unit time, and outputs the delayed bit data and the non-delayed bit data. Is exclusive-ORed and the result of the exclusive-OR operation is output as a signal.
When n-bit numerical data is input, a signal corresponding to the number of pulses can be output, and pulses of the output signal can be generated at substantially uniformly discrete positions. When the numerical data to be changed changes, the number of pulses of the output signal can be changed continuously.
【0056】請求項2記載の発明の信号生成装置は、n
ビットの数値データの入力を単位時間ごとに受け付ける
データ入力手段と、該データ入力手段に入力されたnビ
ットの数値データを第一入力として第二入力の“n+
1”ビットの数値データに加算して“n+1”ビットで
出力する数値加算手段と、該数値加算手段の“n+1”
ビットの加算結果を単位時間だけ遅延させて前記数値加
算手段の第二入力とする数値遅延手段と、前記数値加算
手段の加算結果の最大位のビットデータを抽出するビッ
ト抽出手段と、該ビット抽出手段により抽出された最大
位のビットデータを単位時間だけ遅延させるビット遅延
手段と、該ビット遅延手段により遅延されたビットデー
タと前記データ抽出手段により抽出されて遅延されてい
ないビットデータとを排他的論理和する論理演算手段
と、該論理演算手段の演算結果を信号出力する信号出力
手段と、を具備していることにより、nビットの数値デ
ータが入力されると、これにパルスの個数が対応した信
号を出力することができ、このように出力する信号のパ
ルスを略均等に離散した位置に発生させることができ、
入力される数値データが変化するとき出力信号のパルス
の個数を連続的に変化させることができる。According to a second aspect of the present invention, there is provided a signal generating apparatus comprising:
A data input means for receiving input of bit numerical data every unit time, and n-bit numerical data input to the data input means as a first input and "n +"
A numerical value adding means for adding the numerical value data of 1 bit and outputting with "n + 1"bits;
Numerical value delay means for delaying the bit addition result by a unit time and serving as a second input of the numerical value addition means, bit extraction means for extracting the highest-order bit data of the addition result of the numerical value addition means, Bit delay means for delaying the maximum bit data extracted by the means by a unit time, and exclusive use of the bit data delayed by the bit delay means and the bit data extracted and not delayed by the data extraction means. By providing a logical operation means for performing an OR operation and a signal output means for outputting a signal of the operation result of the logical operation means, when n-bit numerical data is input, the number of pulses corresponds to this. It is possible to output the pulse of the signal to be output in this way at substantially uniformly discrete positions,
When the input numerical data changes, the number of pulses of the output signal can be changed continuously.
【0057】請求項3記載の発明の信号生成装置は、n
ビットの数値データが入力されるデータ入力端子と、該
データ入力端子に入力されたnビットの数値データを第
一入力として単位時間ごとに第二入力の“n+1”ビッ
トの数値データに加算して“n+1”ビットで出力する
“n+1”構成の加算器と、該加算器の“n+1”ビッ
トの加算結果を単位時間だけ遅延させて前記加算器の第
二入力とする第一のフリップフロップ回路と、前記加算
器の加算結果の最大位のビットデータを抽出するビット
抽出配線と、該ビット抽出配線により抽出された最大位
のビットデータを単位時間だけ遅延させる第二のフリッ
プフロップ回路と、該第二のフリップフロップ回路によ
り遅延されたビットデータと前記ビット抽出配線から入
力される遅延されていないビットデータとを排他的論理
和する排他的論理和回路と、該排他的論理和回路の演算
結果が信号出力される信号出力端子と、を具備している
ことにより、nビットの数値データが入力されると、こ
れにパルスの個数が対応した信号を出力することがで
き、このように出力する信号のパルスを略均等に離散し
た位置に発生させることができ、入力される数値データ
が変化するとき出力信号のパルスの個数を連続的に変化
させることができる。According to a third aspect of the present invention, there is provided a signal generating apparatus comprising:
A data input terminal to which bit numerical data is input, and adding the n-bit numerical data input to the data input terminal to the second input “n + 1” -bit numerical data as a first input per unit time An adder having an “n + 1” configuration outputting with “n + 1” bits, and a first flip-flop circuit which delays the addition result of the “n + 1” bits of the adder by a unit time and uses the result as a second input of the adder; A bit extraction wiring for extracting the highest order bit data of the addition result of the adder, a second flip-flop circuit for delaying the highest order bit data extracted by the bit extraction wiring by a unit time, Exclusive logic for exclusive-ORing the bit data delayed by the two flip-flop circuits and the non-delayed bit data input from the bit extraction wiring Circuit, and a signal output terminal for outputting the operation result of the exclusive OR circuit. When n-bit numerical data is input, a signal corresponding to the number of pulses Can be output, and the pulses of the output signal can be generated at substantially uniformly discrete positions. When the input numerical data changes, the number of pulses of the output signal changes continuously. be able to.
【0058】請求項4記載の発明の電圧生成方法は、n
ビットの数値データの入力を単位時間ごとに受け付け、
この入力されたnビットの数値データを第一入力として
第二入力の“n+1”ビットの数値データに加算して
“n+1”ビットで出力し、この“n+1”ビットの加
算結果を上述の加算演算の第二入力としてフィードバッ
クさせ、前記加算結果の最大位のビットデータを抽出
し、この抽出された最大位のビットデータを単位時間だ
け遅延させ、この遅延されたビットデータと遅延されて
いないビットデータとを排他的論理和し、この排他的論
理和の演算結果を積分してアナログ電圧を出力するよう
にしたことにより、nビットの数値データが入力される
と、これに対応したアナログ電圧を出力することがで
き、一定の数値データが連続的に入力されるとき、アナ
ログ電圧を変動が微少な状態で出力することができ、入
力される数値データが変化するとき、アナログ電圧を連
続的に変化させることができる。According to a fourth aspect of the present invention, there is provided a voltage generation method comprising:
Accepts input of bit numerical data every unit time,
The input n-bit numerical data is added as the first input to the "n + 1" -bit numerical data of the second input and output as "n + 1" bits, and the result of addition of the "n + 1" bits is calculated by the above-described addition operation. As the second input, extracts the highest-order bit data of the addition result, delays the extracted highest-order bit data by a unit time, and outputs the delayed bit data and the non-delayed bit data. Is exclusive-ORed, and the result of the exclusive-OR operation is integrated to output an analog voltage. When n-bit numerical data is input, an analog voltage corresponding to this is output. When constant numerical data is continuously input, the analog voltage can be output with a small fluctuation, and the input numerical data can be changed. When, it is possible to change the analog voltage continuously.
【0059】請求項5記載の発明の電圧生成装置は、請
求項2記載の信号生成装置と、該信号生成装置の出力信
号を積分してアナログ電圧を出力する信号積分手段と、
を具備している。従って、請求項2記載の信号生成装置
が、入力される数値データからパルス信号を生成して出
力すると、このパルス信号を信号積分手段がアナログ電
圧に積分するので、数値データに対応したアナログ電圧
が出力されることにより、nビットの数値データが入力
されると、これに対応したアナログ電圧を出力すること
ができ、一定の数値データが連続的に入力されるとき、
アナログ電圧を変動が微少な状態で出力することがで
き、入力される数値データが変化するとき、アナログ電
圧を連続的に変化させることができる。According to a fifth aspect of the present invention, there is provided a voltage generating apparatus, comprising: a signal generating apparatus according to the second aspect; signal integrating means for integrating an output signal of the signal generating apparatus to output an analog voltage;
Is provided. Therefore, when the signal generation device according to the second aspect generates and outputs a pulse signal from the input numerical data, the signal integrator integrates the pulse signal into an analog voltage. By being output, when n-bit numerical data is input, an analog voltage corresponding to this can be output, and when constant numerical data is continuously input,
The analog voltage can be output in a state where the fluctuation is small, and when the input numerical data changes, the analog voltage can be changed continuously.
【0060】請求項6記載の発明の電圧生成装置は、請
求項3記載の信号生成装置と、該信号生成装置の出力信
号を積分してアナログ電圧を出力するCR積分回路と、
を具備している。従って、請求項3記載の信号生成装置
が、入力される数値データからパルス信号を生成して出
力すると、このパルス信号をCR積分回路がアナログ電
圧に積分するので、数値データに対応したアナログ電圧
が出力されることにより、nビットの数値データが入力
されると、これに対応したアナログ電圧を出力すること
ができ、一定の数値データが連続的に入力されるとき、
アナログ電圧を変動が微少な状態で出力することがで
き、入力される数値データが変化するとき、アナログ電
圧を連続的に変化させることができる。According to a sixth aspect of the present invention, there is provided a voltage generating apparatus, comprising: a signal generating apparatus according to the third aspect; a CR integration circuit for integrating an output signal of the signal generating apparatus to output an analog voltage;
Is provided. Therefore, when the signal generation device according to the third aspect generates and outputs a pulse signal from the input numerical data, the CR integration circuit integrates the pulse signal into an analog voltage. By being output, when n-bit numerical data is input, an analog voltage corresponding to this can be output, and when constant numerical data is continuously input,
The analog voltage can be output in a state where the fluctuation is small, and when the input numerical data changes, the analog voltage can be changed continuously.
【図1】本発明の実施の一形態の信号生成装置を示すブ
ロック図である。FIG. 1 is a block diagram illustrating a signal generation device according to an embodiment of the present invention.
【図2】信号生成装置に入力される数値データと出力さ
れるパルス信号との関係を示すタイムチャートである。FIG. 2 is a time chart illustrating a relationship between numerical data input to a signal generation device and a pulse signal output;
【図3】“1”の数値データが連続的に入力される信号
生成装置の各部の信号の関係を示すタイムチャートであ
る。FIG. 3 is a time chart illustrating a relationship between signals of respective units of the signal generation device to which numerical data of “1” is continuously input.
【図4】“4”の数値データが連続的に入力される信号
生成装置の各部の信号の関係を示すタイムチャートであ
る。FIG. 4 is a time chart illustrating a relationship between signals of respective units of the signal generation device to which numerical data of “4” is continuously input.
【図5】順次変化する数値データが入力される場合の信
号生成装置の各部の信号の関係を示すタイムチャートで
ある。FIG. 5 is a time chart illustrating a relationship between signals of respective units of the signal generating apparatus when sequentially changing numerical data is input.
【図6】パルス信号とアナログ電圧との関係を示すタイ
ムチャートである。FIG. 6 is a time chart showing a relationship between a pulse signal and an analog voltage.
【図7】一従来例の信号生成装置であるPWM回路を示
すブロック図である。FIG. 7 is a block diagram showing a PWM circuit which is a signal generation device of a conventional example.
【図8】PWM回路を一部とするPLL回路を示すブロ
ック図である。FIG. 8 is a block diagram showing a PLL circuit that includes a PWM circuit as a part.
【図9】パルス信号とアナログ電圧との関係を示すタイ
ムチャートである。FIG. 9 is a time chart showing a relationship between a pulse signal and an analog voltage.
21 信号生成装置 22 データ入力手段に相当するデータ入力端子 23 数値加算手段である加算器 24 数値遅延手段である第一のフリップフロップ回
路 25 ビット抽出手段であるビット抽出配線 26 ビット遅延手段である第二のフリップフロップ
回路 27 論理演算手段である排他的論理和回路 28 信号出力手段である信号出力端子Reference Signs List 21 signal generating device 22 data input terminal corresponding to data input means 23 adder serving as numerical value adding means 24 first flip-flop circuit serving as numerical delay means 25 bit extracting wiring serving as bit extracting means 26 bit extracting means serving as bit delay means Two flip-flop circuits 27 Exclusive OR circuit as logic operation means 28 Signal output terminal as signal output means
Claims (6)
ごとに受け付け、 この入力されたnビットの数値データを第一入力として
第二入力の“n+1”ビットの数値データに加算して
“n+1”ビットで出力し、 この“n+1”ビットの加算結果を上述の加算演算の第
二入力としてフィードバックさせ、 前記加算結果の最大位のビットデータを抽出し、 この抽出された最大位のビットデータを単位時間だけ遅
延させ、 この遅延されたビットデータと遅延されていないビット
データとを排他的論理和し、 この排他的論理和の演算結果を信号出力するようにした
信号生成方法。1. An input of n-bit numerical data is received for each unit time, and the input n-bit numerical data is added as a first input to a second input of “n + 1” -bit numerical data to obtain “n + 1”. The result of addition of the “n + 1” bits is fed back as the second input of the above-described addition operation, and the highest-order bit data of the addition result is extracted. A signal generation method for delaying by a unit time, performing an exclusive OR operation on the delayed bit data and the non-delayed bit data, and outputting a result of the exclusive OR operation.
ごとに受け付けるデータ入力手段と、 該データ入力手段に入力されたnビットの数値データを
第一入力として第二入力の“n+1”ビットの数値デー
タに加算して“n+1”ビットで出力する数値加算手段
と、 該数値加算手段の“n+1”ビットの加算結果を単位時
間だけ遅延させて前記数値加算手段の第二入力とする数
値遅延手段と、 前記数値加算手段の加算結果の最大位のビットデータを
抽出するビット抽出手段と、 該ビット抽出手段により抽出された最大位のビットデー
タを単位時間だけ遅延させるビット遅延手段と、 該ビット遅延手段により遅延されたビットデータと前記
データ抽出手段により抽出されて遅延されていないビッ
トデータとを排他的論理和する論理演算手段と、 該論理演算手段の演算結果を信号出力する信号出力手段
と、を具備している信号生成装置。2. A data input means for receiving an input of n-bit numerical data every unit time; and n-bit numerical data inputted to said data input means as a first input and a second input of "n + 1" bits A numerical value adding means for adding to the numerical data and outputting the data as "n + 1"bits; Bit extracting means for extracting the most significant bit data of the addition result of the numerical value adding means; bit delay means for delaying the most significant bit data extracted by the bit extracting means by a unit time; Logic operation means for performing an exclusive OR operation on the bit data delayed by the means and the bit data extracted by the data extraction means and not delayed; And it has a signal generation device anda signal output means for signal outputs an operation result of the logic operation means.
タ入力端子と、 該データ入力端子に入力されたnビットの数値データを
第一入力として単位時間ごとに第二入力の“n+1”ビ
ットの数値データに加算して“n+1”ビットで出力す
る“n+1”構成の加算器と、 該加算器の“n+1”ビットの加算結果を単位時間だけ
遅延させて前記加算器の第二入力とする第一のフリップ
フロップ回路と、 前記加算器の加算結果の最大位のビットデータを抽出す
るビット抽出配線と、 該ビット抽出配線により抽出された最大位のビットデー
タを単位時間だけ遅延させる第二のフリップフロップ回
路と、 該第二のフリップフロップ回路により遅延されたビット
データと前記ビット抽出配線から入力される遅延されて
いないビットデータとを排他的論理和する排他的論理和
回路と、 該排他的論理和回路の演算結果が信号出力される信号出
力端子と、を具備している信号生成装置。3. A data input terminal to which n-bit numerical data is input, and using the n-bit numerical data input to the data input terminal as a first input, a "n + 1" bit of a second input per unit time. An adder having an “n + 1” configuration for adding to the numerical data and outputting the result as “n + 1” bits; and a second input of the adder which delays an addition result of “n + 1” bits of the adder by a unit time. One flip-flop circuit, a bit extraction wiring for extracting the maximum bit data of the addition result of the adder, and a second flip-flop for delaying the maximum bit data extracted by the bit extraction wiring by a unit time Exclusive logic between the bit data delayed by the second flip-flop circuit and the non-delayed bit data input from the bit extraction wiring. An exclusive OR circuit for summation, exhaust another OR circuit operation result is that the signal generating device comprises a signal output terminal that is the signal output, the.
ごとに受け付け、 この入力されたnビットの数値データを第一入力として
第二入力の“n+1”ビットの数値データに加算して
“n+1”ビットで出力し、 この“n+1”ビットの加算結果を上述の加算演算の第
二入力としてフィードバックさせ、 前記加算結果の最大位のビットデータを抽出し、 この抽出された最大位のビットデータを単位時間だけ遅
延させ、 この遅延されたビットデータと遅延されていないビット
データとを排他的論理和し、 この排他的論理和の演算結果を積分してアナログ電圧を
出力するようにした電圧生成方法。4. An input of n-bit numerical data is accepted for each unit time, and the input n-bit numerical data is added as a first input to a second input of “n + 1” -bit numerical data to obtain “n + 1”. The result of addition of the “n + 1” bits is fed back as the second input of the above-described addition operation, and the highest-order bit data of the addition result is extracted. A voltage generation method that delays by a unit time, performs an exclusive OR operation on the delayed bit data and the non-delayed bit data, integrates the operation result of the exclusive OR operation, and outputs an analog voltage. .
力する信号積分手段と、を具備している電圧生成装置。5. A voltage generation device comprising: the signal generation device according to claim 2; and signal integration means for integrating an output signal of the signal generation device and outputting an analog voltage.
力するCR積分回路と、を具備している電圧生成装置。6. A voltage generation device comprising: the signal generation device according to claim 3; and a CR integration circuit that integrates an output signal of the signal generation device and outputs an analog voltage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP9237047A JP3053008B2 (en) | 1997-09-02 | 1997-09-02 | Signal generation method and apparatus, voltage generation method and apparatus |
Applications Claiming Priority (1)
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JP9237047A JP3053008B2 (en) | 1997-09-02 | 1997-09-02 | Signal generation method and apparatus, voltage generation method and apparatus |
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Publication Number | Publication Date |
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JPH1188128A JPH1188128A (en) | 1999-03-30 |
JP3053008B2 true JP3053008B2 (en) | 2000-06-19 |
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JP9237047A Expired - Lifetime JP3053008B2 (en) | 1997-09-02 | 1997-09-02 | Signal generation method and apparatus, voltage generation method and apparatus |
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Families Citing this family (2)
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JP2005331230A (en) * | 2004-04-21 | 2005-12-02 | Ricoh Co Ltd | Cooling device, cooling method, program, recording medium and electronic device |
WO2005117267A1 (en) * | 2004-05-26 | 2005-12-08 | Rohm Co., Ltd | System clock generator circuit |
-
1997
- 1997-09-02 JP JP9237047A patent/JP3053008B2/en not_active Expired - Lifetime
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