JP3052649B2 - 多重通信システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、通信線路を共用して
親局から複数の子局に対し個別にアクセスする多重通信
システムに関する。

【０００２】

【従来の技術】従来のこの種の多重通信システムとして
は、例えば図４に示すようなものがある。これは、車両
内の各種制御装置を集中的に制御するため、車載用に適
用された例における複数の子局の１つを示す。子局３０
０は、受信バッファ３０１を備えて親局２００からの通
信フレームを入力ポート３１０から受信する。 受信バ
ッファ３０１にはマルチプレクサからなるアドレスレジ
スタ３０２とデーターレジスタ３０３が接続されてい
る。アドレスレジスタ３０２は受信された通信フレーム
のアドレスをラッチして、受信アドレス信号ｊをアドレ
ス一致判定回路３０７へ出力する。データーレジスタ３
０３は受信された受信バッファ３０１からの通信フレー
ムのデータｋ’をラッチして、出力ラッチ回路３０５に
送出する。

【０００３】受信バッファ３０１にはさらにビットカウ
ンタ３０４が接続され、受信された通信フレームのデー
タビット数がカウントされる。ビットカウンタ３０４
は、カウントしたビット数をカウントアップ信号ｍとし
てエラー検知回路３１８に出力する。エラー検知３１８
は通信フレームのデータビット数を監視し、上記カウン
トアップ信号ｍによるカウント数があらかじめ設定され
ている所定ビット数より多い場合、あるいは少ない場合
にエラー信号ｔを出力ラッチ回路３０５へ出力する。

【０００４】アドレス一致判定回路３０７には、子局３
００の固定アドレスを設定するアドレス設定器３０９が
アドレス設定端子３１２を介して接続されている。アド
レス一致判定回路３０７は、アドレスレジスタ３０２か
らの受信アドレス信号ｊとアドレス設定器３０９で設定
されたアドレス値とを比較して、両者が一致した場合に
はアドレス一致信号ｐをアンド回路３１３に出力する。
受信バッファ３０１にはまたＥＯＭ検知回路３０６が接
続され、受信された通信フレームの終了を検知してＥＯ
Ｍ検知信号ｑをアンド回路３１３に出力する。

【０００５】アンド回路３１３は、アドレス一致判定回
路３０７からのアドレス一致信号ｐ、およびＥＯＭ検知
回路３０６からのＥＯＭ検知信号ｑの双方が入力したと
き、出力ラッチ回路３０５へラッチ指令ｒを出力する。
出力ラッチ回路３０５は、このラッチ指令ｒを受けて、
データーレジスタ３０３に格納されている受信データ
ｋ’をラッチして出力ポート３１１に送出する。一方、
エラー検知回路３１８からエラー信号ｔが入力した場合
には、出力ラッチ回路３０５はラッチ動作を禁止状態と
される。

【０００６】上記構成により、子局３００がアドレス設
定器３０９で設定されたのと同一のアドレス値を含む通
信フレームを受信した場合には、アドレスレジスタ３０
２にラッチされた受信アドレス信号ｊがアドレス一致判
定回路３０７でアドレス設定器３０９で設定されたアド
レス値と比較され、アドレス一致信号ｐが出力される。
子局３００はさらに受信バッファ３０１に通信フレーム
を取り込み、受信データのビット数をビットカウンタ３
０４でカウントしながら、データーレジスタ３０３にデ
ータを格納していく。

【０００７】データビット終了時点で、エラー検知回路
３１８はビットカウンタ３０４から出力されるカウント
アップ信号ｍをもとに所定のデータビット数を受信した
ことを確認する。ここではエラー信号ｔが出力されな
い。受信された通信フレームの終了時点でＥＯＭ検知回
路３０６がＥＯＭ検知信号ｑを出力する。これにより、
アドレス一致信号ｐおよびＥＯＭ検知信号ｑの両方が揃
って、アンド回路３１３からラッチ指令ｒが出力される
から、出力ラッチ回路３０５はデータレジスタ３０３か
ら受信データｋ’をラッチし出力ポート３１１へ送出し
て、受信された新しいデータへの更新が行なわれる。

【０００８】ビットカウンタ３０４でカウントアップさ
れたデータビット数が所定ビット数と一致しない場合に
は、エラー検知回路３１８がエラー信号ｔを出力するの
で、出力ラッチ回路３０５はそのラッチ動作を禁止状態
とされ、ポート出力は変化しない。また、子局３００が
アドレス設定器３０９で設定されたのと異なるアドレス
値を含む通信フレームを受信した場合には、アドレス一
致判定回路３０７からアドレス一致信号が出力されない
ので、アンド回路３１３からのラッチ指令がなく、出力
ラッチ回路３０５から更新データは出力されない。

【０００９】以上により、親局から送出されるデータ
は、通信フレームに含まれる子局毎に設定されたアドレ
スを基に各子局において識別され、宛先の子局にそのデ
ータが保持される。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の多重通信システムにあっては、通信フレーム
のアドレス用ビット数で可能なアドレス範囲を越えて子
局の増設が必要になった場合、アドレス設定器とアドレ
ス一致判定回路間接続部においてはアドレス設定端子の
増設が必要になることや、通信フレームのアドレスビッ
トの追加に伴う回路変更などによるコストアップが避け
られないという問題があった。したがって本発明は、上
記の問題点に鑑み、固定アドレスのビット数を増やすこ
となく子局の増設が簡単にできるようにした多重通信シ
ステムを提供することを目的とする。

【００１１】

【課題を解決するための手段】このため、本発明は、１
つの親局と、親局からアドレスとデータを含む通信フレ
ームにより順次アクセスされる複数の子局とからなり、
これら複数の子局の各々が自局宛ての通信フレームを識
別してその通信フレームの受信データを保持する多重通
信システムにおいて、複数の子局は同一の固定アドレス
が設定された子局別のグループに分けられ、同一グルー
プ内の子局には互いに異なる通信フレームのデータビッ
ト数が設定されており、親局は送信先の子局に設定され
た固定アドレスとデータービット数に合わせて通信フレ
ームを設定する手段を備え、各子局は受信される通信フ
レームに含まれるアドレス値およびデータービット数と
自局に設定された固定アドレスおよびデータービット数
との一致により自局宛ての通信フレームを識別する識別
手段を有するものとした。

【００１２】

【作用】子局に入力する通信フレームのデータビット数
とその通信フレームに含まれるアドレスとが、当該子局
にあらかじめ設定されているアドレスおよびデータビッ
ト数とそれぞれ一致するかどうかが識別手段によりチェ
ックされる。アドレスおよびデータビット数の両者とも
が一致するときのみ、入力された通信フレームのデータ
が当該子局に保持される。

【００１３】

【実施例】図１は、この発明の実施例を示す図である。
通信線２０を介して親局１２０と接続された子局１００
は、受信バッファ１０１を備えて親局からの通信フレー
ムをその入力ポート１１０から受信する。受信バッファ
１０１にはマルチプレクサからなるアドレスレジスタ１
０２とデーターレジスタ１０３が接続されている。アド
レスレジスタ１０２は受信された通信フレームのアドレ
スをラッチして、受信アドレス信号ｊをアドレス一致判
定回路１０７へ出力する。データレジスタ１０３は受信
された受信バッファ１０１からの通信フレームのデータ
ｋをラッチして、出力ラッチ回路１０５に送出する。

【００１４】受信バッファ１０１には、さらにビットカ
ウンタ１０４が接続され、受信された通信フレームのデ
ータビット数がカウントされる。ビットカウンタ１０４
は、カウントしたビット数をカウントアップ信号ｍとし
てエラー検知回路１１８に出力するとともに、所定ビッ
ト数をカウントしたときビット数一致信号を出力する。

【００１５】ここで、上記所定ビット数として例えば８
ビットおよび１６ビットの２種が設定され、ビットカウ
ンタ１０４はこれに対応してビット数一致信号ｎ8 、ｎ
16を出力する２つの端子Ｔ8 およびＴ16を備えている。
ビット数一致信号ｎ8 、ｎ16は、所定ビット数、すなわ
ちここでは８または１６と一致するビット数をカウント
したときのみ出力され、所定ビット数より少ないときも
多いときも出力されない。ビット数一致信号出力端子Ｔ
8 、Ｔ16は、スイッチで構成されるセレクタ１０８によ
り、子局ごとに設定されるビット数に対応していずれか
が選択され、アンド回路１１３に接続されている。

【００１６】アドレス一致判定回路１０７には、子局１
００の固定アドレスを設定するアドレス設定器１０９が
アドレス設定端子１１２を介して接続されている。アド
レス一致判定回路１０７は、アドレスレジスタ１０２か
らの受信アドレス信号ｊとアドレス設定器のアドレス値
とを比較して、両者が一致した場合にはアドレス一致信
号ｐをアンド回路１１３に出力する。受信バッファ１０
１にはまたＥＯＭ検知回路１０６が接続され、受信され
た通信フレームの終了を検知して、ＥＯＭ検知信号ｑを
アンド回路１１３に出力する。

【００１７】アンド回路１１３は、セレクタ１０８で選
択されたビットカウンタ１０４からのビット数一致信
号、例えばｎ8 、アドレス一致判定回路１０７からのア
ドレス一致信号ｐ、およびＥＯＭ検知回路１０６からの
ＥＯＭ検知信号ｑがすべて入力したとき、出力ラッチ回
路１０５へラッチ指令ｒを出力する。出力ラッチ回路１
０５は、このラッチ指令ｒを受けて、データーレジスタ
１０３から受信データｋをラッチし出力ポート１１１に
出力する。

【００１８】一方、エラー検知回路１１８は、ビットカ
ウンタ１０４からのカウントアップ信号ｍを子局ごとに
設定される所定ビット数と比較して、所定ビット数より
多い場合、あるいは少ない場合にエラー信号ｔを出力ラ
ッチ回路１０５へ出力する。出力ラッチ回路１０５は、
エラー検知回路１１８からエラー信号ｔが入力した場合
にラッチ動作を禁止状態とされる。

【００１９】とくに図示しないが子局は複数設けられ、
通信線２０を介してそれぞれ親局１２０と接続されてお
り、それぞれの子局が上記と同様に構成されている。親
局１２０は、上記複数の子局のうち送信先とする子局に
設定された固定アドレスとデータビット数に合わせて通
信フレームを設定し、各子局が接続された通信線２０か
らなるネットワーク上にその通信フレームを送出する。

【００２０】図２には親局の構成が示される。 親局１
２０は、外部とのやりとりのために、送信データが入力
されるパラレルデータ入力ポート１３０、通信線２０に
通信フレームを送出する送信出力ポート１３１、ならび
に入力ポート１３０に入る送信データを内部的に書き込
むレジスタの選択のためのセレクト入力ポート１３２、
１３３を備えている。出力ポート１３１およびセレクト
入力ポート１３２、１３３は、図示しないマイクロコン
ピュータに接続される。

【００２１】親局内部に設けられる上記レジスタは、入
力ポート１３０からの送信データの第２バイト目をバッ
ファする第２バイトデータレジスタ１２１、送信データ
の第１バイト目をバッファする第１バイトデータレジス
タ１２２、送信データのアドレスをバッファするアドレ
スレジスタ１２３、および送信データの開始点を示すＳ
ＯＭ信号を発生させるＳＯＭ発生レジスタ１２４の、４
つのシフトレジスタからなっている。シフトパルス発生
回路１２５からの、アンド回路１３５を介したシフトパ
ルスｘの供給により、これらシフトレジスタ内の送信デ
ータが順次シフトされ、送信バッファ１２９を介して送
信データが送信出力ポート１３１に出力される。

【００２２】シフトパルス発生回路１２５にはカウンタ
１２６が付設され、制御のためにコントロールレジスタ
１２８が設けられる。 さらに、セレクト入力ポート１
３２、１３３に入力するセレクト入力信号をデコードす
るデコーダ１２７が設けられ、デコーダ１２７からは、
コントロールレジスタ１２８、アドレスレジスタ１２
３、第１バイトデータレジスタ１２２、ならびに第２バ
イトデータレジスタ１２１に向けて、それぞれラッチ信
号ｕ１〜ｕ４が出力される。送信データの書き込み先の
レジスタは、上記セレクト入力ポート１３２、１３３の
セット状態によって決定される。

【００２３】コントロールレジスタ１２８は、送信開始
と送信するデータビット数を指令し、カウンタ１２６に
対するその設定カウント数の切り替え指令ｖ１あるいは
ｖ２と同時に、送信動作を開始させる。シフトパルス発
生回路１２５は、上記のように送信時の各シフトレジス
タのシフトパルスを発生する一方、カウンタ１２６は送
信データのビット数を監視して、設定されたビット数を
カウントした後、シフトレジスタへのシフトパルス供給
を停止させるためのカウントアップ信号ｗをアンド回路
１３５へ出力する。このシフトパルス発生回路１２５
は、コントロールレジスタ１２８からカウンタ１２６へ
のビット数再設定によって、各シフトレジスタへのシフ
トパルス供給を再開する。

【００２４】親局１２０は以上のように構成され、１バ
イトデータを送信するときには、デコーダ１２７からの
ラッチ信号により、アドレスレジスタ１２３と第１バイ
トデータレジスタ１２２に送信データがセットされたあ
と、コントロールレジスタ１２８はアドレスと１バイト
分のデータビット数ｖ１をカウンタ１２６へ指令する。
また、２バイトデータを送信するときには、デコーダ１
２７からのラッチ信号により、アドレスレジスタ１２３
と第１バイトデータレジスタ１２２、さらに第２バイト
データレジスタ１２１に送信データがセットされ、コン
トロールレジスタ１２８がアドレスと２バイト分のデー
タビット数ｖ２をカウンタ１２６へ指令する。これによ
り、親局１２０からデータビット数の異なる通信フレー
ムが通信線２０のネットワーク上に送出される。 な
お、通信フレームの最後にはＥＯＭ信号が付加される。

【００２５】次に本実施例の子局における動作を図３の
タイミングチャートを用いて説明する。なおここでは、
子局毎の回路等を識別するために、A 、B の添字を付し
て説明する。複数の子局が接続されたネットワーク上
に、同一の固定アドレスを設定された子局ＡおよびＢを
送信先としてそれぞれ個別のデータを送るため、親局か
ら図３の（ａ）に示される通信フレームＦが送出される
ものとする。子局Ａはそのビットカウンタ１０４A の端
子Ｔ8 がセレクタ１０８A によりアンド回路１１３A に
接続され、子局Ｂはそのビットカウンタ１０４B の端子
Ｔ16がセレクタ１０８B によりアンド回路１１３B に接
続されている。 そして、通信フレームは子局Ａ宛ての
通信フレームＦＡと子局Ｂ宛ての通信フレームＦＢとか
らなっている。

【００２６】通信フレームＦＡとＦＢとでは、データー
ビット数において異なるビット数、すなわち通信フレー
ムＦＡは８ビット、通信フレームＦＢは１６ビットを持
ち、アドレスについては同じアドレス値を持っている。
これらの通信フレームは双方とも子局Ａ、Ｂの受信バ
ッファ１０１A 、１０１B を経てそれぞれのアドレスレ
ジスタ１０２A 、１０２B およびデータレジスタ１０３
A 、１０３B に取り込まれる。

【００２７】子局Ａにおいては、同図の（ｂ）のよう
に、まず通信フレームＦＡのアドレス部ｆａA の受信完
了時点でアドレス一致判定回路１０７A によりアドレス
一致信号ｐA が出力される。次いで、通信フレームＦＡ
のデータ部ｆａD の受信完了時点で、ビットカウンタ１
０４A におけるカウント値はセレクタ１０８A で選択さ
れた当該子局Ａに設定されたビット数８を示し、受信す
べきデータビット数と一致することから、図の（ｄ）の
ように、ビット数一致信号ｎ8 がセレクタ１０８A を経
てアンド回路１１３A へ出力される。

【００２８】このあとＥＯＭ検知回路１０６A により通
信フレームＦＡの終了が検知されると、（ｆ）に示され
るように、ラッチ指令ｒA が発生して子局Ａの出力ポー
ト１１１A に受信データｋA としてデータ部ｆａD の内
容が送出されることになる。

【００２９】この間、子局Ｂにおいても、図の（ｃ）の
ように、アドレス部ｆａA の受信完了時点でアドレス一
致判定回路１０７B により、子局Ａにおけると同様に、
アドレス一致信号ｐB が出力される。しかしながら、通
信フレームＦＡのデータ部ｆａD の受信完了時点で、ビ
ットカウンタ１０４B のカウンタ値は子局Ｂに設定され
た受信すべきデータビット数１６とは一致しないため、
セレクタ１０８B で選択されているビットカウンタの端
子Ｔ16からは、（ｅ）のように、通信フレームＦＡの間
はビット数一致信号が出力されない。したがって図３の
（ｇ）に示されるように、ラッチ指令が発生せず、子局
Ｂの出力ポート１１１B には受信データが現われない。

【００３０】このあと、通信フレームＦＢを受けて、子
局Ａでは、図３の（ｂ）のように、アドレス部ｆｂA の
受信完了時点でアドレス一致判定回路１０７A により、
再びアドレス一致信号ｐA が出力される。しかしなが
ら、子局Ａでは通信フレームＦＢのデータ部ｆｂD の受
信完了時点で、ビットカウンタ１０４A のカウンタ値は
子局Ａに設定された受信すべきデータビット数８とは一
致しないため、セレクタ１０８A で選択されているビッ
トカウンタの端子Ｔ8 からは、（ｄ）のように、通信フ
レームＦＢの間はビット数一致信号が出力されない。し
たがって（ｆ）に示されるように、ラッチ指令が発生せ
ず、子局Ａの出力ポート１１１A には受信データが現わ
れない。

【００３１】一方、子局Ｂでは、図３の（ｃ）のよう
に、アドレス部ｆｂA の受信完了時点でアドレス一致判
定回路１０７B により、子局Ａにおけると同じくアドレ
ス一致信号ｐB が出力される。そして、通信フレームＦ
Ｂのデータ部ｆｂD の受信完了時点で、ビットカウンタ
１０４B におけるカウント値は当該子局Ｂに設定された
ビット数１６を示し、セレクタ１０８B で選択された端
子Ｔ16からは、図３の（ｅ）のように、ビット数一致信
号ｎ16がセレクタ１０８B を経てアンド回路１１３B へ
出力される。

【００３２】このあとＥＯＭ検知回路１０６B により通
信フレームＦＢの終了が検知されると、（ｇ）に示され
るように、ラッチ指令ｒB が発生して子局Ｂの出力ポー
ト１１１B に受信データｋB が送出されることになる。
アドレス一致判定回路１０７、ビットカウンタ１０４、
そしてアンド回路が発明の識別手段を構成しており、ま
た、エラー検知回路１１８は識別のフェイルセーフ機能
を果たしている。

【００３３】この実施例は以上のように構成され、同一
のネットワークに接続された複数の子局に対してそれぞ
れ固定アドレスとともに個別に受信すべきデータビット
数を設定し、固定アドレスとデータビット数の双方の一
致を確認するようにしたから、同一の固定アドレスをも
つ子局が存在しても受信すべき通信フレームを識別する
ことができる。これにより、アドレス設定端子および通
信フレームの変更にともなう回路変更などによるコスト
アップを招くことなく、固定アドレスの設定範囲を超え
る子局の増設が簡単にできるという効果が得られる。

【００３４】また、子局毎に設定される所定データビッ
ト数について、複数の所定ビット数に対応してそれぞれ
ビット数一致信号を出力するビットカウンタを用いてい
るから、セレクタにより極めて容易に所定データビット
数の設定あるいは設定変更ができるという利点を有して
いる。

【００３５】さらに、子局が設定される各種の負荷は必
ずしもすべてが同一のデータ量を要するものではない
が、従来、通信フレームのデータビット数は一律とされ
ているため、相当数の入出力ポートが使用されないにも
かかわらず、その使用されないビット数が通信フレーム
に含まれることとなり、通信時間の無駄を生じさせるこ
とになった。これに対して、実施例では、子局毎にデー
タビット数を異ならせて設定するから、必要量に応じた
長さの通信フレームとすることができる。このため、例
えば運転席まわりと助手席まわりとでは各種スイッチや
ランプなどの負荷の数が運転席側の方に集中する傾向が
顕著な車両に搭載される制御用通信システムに適用して
とくに効果が大きく、各種負荷を駆動する際の応答性が
向上する。

【００３６】

【発明の効果】以上のとおり、本発明は、複数の子局を
同一の固定アドレスが設定された子局別のグループに分
け、同一グループ内の子局には互いに異なる通信フレー
ムのデータビット数が設定されるものとし、各子局は受
信される通信フレームに含まれるアドレス値およびデー
タビット数と自局に設定された固定アドレスおよびデー
タビット数との一致により自局宛ての通信フレームを識
別する識別手段を有するものとしたから、同一の固定ア
ドレスをもつ子局が存在しても受信すべき通信フレーム
を識別することができる。これにより、アドレス設定端
子および通信フレームの変更にともなう回路変更などに
よるコストアップを招くことなく、固定アドレスの設定
範囲を超える子局の増設が簡単にできるという効果を奏
する。

【００３７】また、子局毎にデータビット数を異ならせ
て設定するから、子局の必要量に応じた長さの通信フレ
ームとすることができ、すべての子局をアクセスする通
信時間に無駄を生じさせることがないから、応答性が向
上するという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例を示す図である。

【図２】本発明の実施例を示す図である。

【図３】実施例の子局における動作を説明するタイミン
グチャートである。

【図４】従来例を示す図である。

【符号の説明】

２０ 通信線 １００ 子局 １０１ 受信バッファ １０２ アドレスレジスタ １０３ データレジスタ １０４ ビットカウンタ １０５ 出力ラッチ回路 １０６ ＥＯＭ検知回路 １０７ アドレス一致判定回路 １０８ セレクタ １０９ アドレス設定器 １１０ 入力ポート １１１ 出力ポート １１２ アドレス設定端子 １１３ アンド回路 １１８ エラー検知回路 １２０ 親局 １２１ 第２バイトデータレジスタ １２２ 第１バイトデータレジスタ １２３ アドレスレジスタ １２４ ＳＯＭ発生レジスタ １２５ シフトパルス発生回路 １２６ カウンタ １２７ デコーダ １２８ コントロールレジスタ １２９ 送信バッファ １３０ パラレルデータ入力ポート １３１ 送信出力ポート １３２、１３３ セレクト入力ポート １３５ アンド回路 ２００ 親局 ３００ 子局 ３０１ 受信バッファ ３０２ アドレスレジスタ ３０３ データレジスタ ３０４ ビットカウンタ ３０５ 出力ラッチ回路 ３０６ ＥＯＭ検知回路 ３０７ アドレス一致判定回路 ３０９ アドレス設定器 ３１０ 入力ポート ３１１ 出力ポート ３１２ アドレス設定端子 ３１３ アンド回路 ３１８ エラー検知回路 Ｆ 通信フレーム ｎ ビット数一致信号 ｐ アドレス一致信号 ｒ ラッチ指令 ｕ１〜ｕ４ ラッチ信号 ｖ１、ｖ２ 切り替え指令 ｗ カウントアップ信号 ｘ シフトパルス

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０４Ｌ 12/28 Ｈ０４Ｑ 9/14 Ｋ Ｈ０４Ｑ 9/14 Ｈ０４Ｌ 11/00 ３１０Ｄ (56)参考文献 特開 昭61−245736（ＪＰ，Ａ) 特開 昭54−148403（ＪＰ，Ａ) 特開 平３−234134（ＪＰ，Ａ) 特開 平４−150636（ＪＰ，Ａ) 特開 昭52−14189（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04Q 9/00 - 9/16 H04L 12/28 H04L 12/40 H04L 12/42 B60R 16/02

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 １つの親局と、該親局からアドレスとデ
   ータを含む通信フレームによりアクセスされる複数の子
   局とからなり、該複数の子局の各々が自局宛ての通信フ
   レームを識別して該通信フレームの受信データを保持す
   る多重通信システムにおいて、 前記複数の子局は同一の固定アドレスが設定された子局
   別のグループに分けられ、同一グループ内の子局には互
   いに異なる前記通信フレームのデータビット数が設定さ
   れており、 前記親局は送信先の子局に設定された固定アドレスとデ
   ータービット数に合わせて通信フレームを設定する手段
   を備え、 各子局は受信される通信フレームに含まれるアドレス値
   およびデータービット数と自局に設定された固定アドレ
   スおよびデータービット数との一致により自局宛ての通
   信フレームを識別する識別手段を有することを特徴とす
   る多重通信システム。
2. 【請求項２】 前記識別手段は、前記通信フレームに含
   まれるアドレス値を自局に設定された固定アドレスと比
   較して両者が一致するときアドレス一致信号を出力する
   アドレス一致判定回路と、前記通信フレームのデータビ
   ット数をカウントし該カウント値が予め自局に設定され
   たデータービット数と一致するときビット数一致信号を
   出力するビットカウンタと、少なくとも前記アドレス一
   致信号およびビット数一致信号が出力されたとき前記通
   信フレームのデータを自局に保持するラッチ指令を出力
   するアンド回路とから構成されていることを特徴とする
   請求項１記載の多重通信システム。
3. 【請求項３】 前記ビットカウンタは、複数の所定値を
   有し、前記カウント値が前記複数の所定値と一致すると
   きそれぞれ前記ビット数一致信号を出力するよう構成さ
   れ、前記複数の所定値のいずれかを前記予め自局に設定
   されたデータービット数として選択可能とされているこ
   とを特徴とする請求項２記載の多重通信システム。