JP3046492B2 - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JP3046492B2 JP3046492B2 JP6078450A JP7845094A JP3046492B2 JP 3046492 B2 JP3046492 B2 JP 3046492B2 JP 6078450 A JP6078450 A JP 6078450A JP 7845094 A JP7845094 A JP 7845094A JP 3046492 B2 JP3046492 B2 JP 3046492B2
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- Japan
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- program
- ram
- computer system
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Description
【０００１】
【産業上の利用分野】本発明は、プログラムのデバッグ
の容易化が図られたコンピュータシステムに関する。
の容易化が図られたコンピュータシステムに関する。
【０００２】
【従来の技術】プログラムの開発には多大な時間を要
し、デバッグにもそのプログラム開発の大きな時間が割
かれている。このデバッグを行うには、従来より、例え
ば以下に示すように種々の手法が開発されている。
し、デバッグにもそのプログラム開発の大きな時間が割
かれている。このデバッグを行うには、従来より、例え
ば以下に示すように種々の手法が開発されている。
【０００３】（１）ＲＯＭライタを用いた場合、ＲＯＭ
ライタでＰＲＯＭにプログラムをロードする。そしてそ
のＰＲＯＭをコンピュータシステム内に配置してプログ
ラムを実行させ、正しく動作するかを確認する。正常な
動作が行われなかったら、プログラムを修正し、ＰＲＯ
Ｍの内容を消去して修正後のプログラムをＰＲＯＭにロ
ードし、実行し、これらの作業をプログラムが正しく動
作するまで繰り返す。この手法は手軽に実行できるが、
プログラムのロード、消去、ＰＲＯＭの差し替えなど、
時間、手間がかかり効率が悪いという問題がある。
ライタでＰＲＯＭにプログラムをロードする。そしてそ
のＰＲＯＭをコンピュータシステム内に配置してプログ
ラムを実行させ、正しく動作するかを確認する。正常な
動作が行われなかったら、プログラムを修正し、ＰＲＯ
Ｍの内容を消去して修正後のプログラムをＰＲＯＭにロ
ードし、実行し、これらの作業をプログラムが正しく動
作するまで繰り返す。この手法は手軽に実行できるが、
プログラムのロード、消去、ＰＲＯＭの差し替えなど、
時間、手間がかかり効率が悪いという問題がある。
【０００４】（２）ＩＣＥ（Ｉｎ Ｃｉｒｃｕｉｔ Ｅ
ｍｕｌａｔｏｒ）を用いた場合は、ＭＰＵの代わりにＩ
ＣＥプローブを差して、プログラムを１命令単位で実行
したり、プログラムの実行履歴をトレースさせることが
できる。ＩＣＥを用いると、ハードウェアおよびソフト
ウェアのデバッグを効率良く行うことができる。ＩＣＥ
は高機能であるが、非常に高価であるうえ、ＩＣＥ専用
ピンが必要となる、などの制約もある。
ｍｕｌａｔｏｒ）を用いた場合は、ＭＰＵの代わりにＩ
ＣＥプローブを差して、プログラムを１命令単位で実行
したり、プログラムの実行履歴をトレースさせることが
できる。ＩＣＥを用いると、ハードウェアおよびソフト
ウェアのデバッグを効率良く行うことができる。ＩＣＥ
は高機能であるが、非常に高価であるうえ、ＩＣＥ専用
ピンが必要となる、などの制約もある。
【０００５】（３）ＲＯＭエミュレータを用いた場合
は、ＲＯＭの代わりにＲＯＭエミュレータのプローブを
差し、パソコンからＲＯＭエミュレータにプログラムを
ロードし実行することができる。この場合、プログラム
をロードしている最中にＣＰＵが動作するとゼロ番地か
ら実行を開始するが、ゼロ番地には何が書かれているか
わからないため暴走してしまう危険性がある。したがっ
てプログラムをロードしている最中は、リセットをかけ
ておくなどの、ＣＰＵの動作を止めてやる作業が必要と
なる。またターゲット回路のＣＰＵの他にＲＯＭエミュ
レータの中にもＣＰＵが存在する。これは、ＲＯＭエミ
ュレータにプログラムをダウンロードする時必要なもの
であり、このためＲＯＭエミュレータは高価なものとな
ってしまう。
は、ＲＯＭの代わりにＲＯＭエミュレータのプローブを
差し、パソコンからＲＯＭエミュレータにプログラムを
ロードし実行することができる。この場合、プログラム
をロードしている最中にＣＰＵが動作するとゼロ番地か
ら実行を開始するが、ゼロ番地には何が書かれているか
わからないため暴走してしまう危険性がある。したがっ
てプログラムをロードしている最中は、リセットをかけ
ておくなどの、ＣＰＵの動作を止めてやる作業が必要と
なる。またターゲット回路のＣＰＵの他にＲＯＭエミュ
レータの中にもＣＰＵが存在する。これは、ＲＯＭエミ
ュレータにプログラムをダウンロードする時必要なもの
であり、このためＲＯＭエミュレータは高価なものとな
ってしまう。
【０００６】（４）ＲＯＭの代わりにＲＡＭを差してＲ
ＡＭにプログラムをロードし実行する方法も考えられ
る。この場合はＲＯＭをＲＡＭに差し替えてしまうた
め、ＣＰＵが実行するプログラムを格納しておく新たな
ＲＯＭが必要となる。このＲＯＭにデバッグに必要なプ
ログラムを入れておき、パソコンから通信回路を介して
ＲＡＭにプログラムをロードし実行する。このときＲＯ
Ｍ領域とＲＡＭ領域が同じメモリ空間に存在するため、
ロードされたプログラムは、メモリのゼロ番地から遠い
方に書き込まれる。デバッグが終了し実際にプログラム
をＲＯＭに入れるとプログラムはゼロ番地から書かれる
ことになり、デバッグしたときのアドレスと異なってし
まうことになる。もしプログラムの中にジャンプ命令が
あるとすると、デバッグ時のアドレスでは飛び先に所定
の命令が存在したが、実際のＲＯＭでの飛び先には何も
ない、もしくは違った命令がある、というようなことが
起こり、ＲＡＭ上では正常に動作したにも拘らずそのプ
ログラムをＲＯＭに格納すると正常に動作しないという
危険性がある。このように、アドレスを変えるというこ
とは、非常に危険なことである。
ＡＭにプログラムをロードし実行する方法も考えられ
る。この場合はＲＯＭをＲＡＭに差し替えてしまうた
め、ＣＰＵが実行するプログラムを格納しておく新たな
ＲＯＭが必要となる。このＲＯＭにデバッグに必要なプ
ログラムを入れておき、パソコンから通信回路を介して
ＲＡＭにプログラムをロードし実行する。このときＲＯ
Ｍ領域とＲＡＭ領域が同じメモリ空間に存在するため、
ロードされたプログラムは、メモリのゼロ番地から遠い
方に書き込まれる。デバッグが終了し実際にプログラム
をＲＯＭに入れるとプログラムはゼロ番地から書かれる
ことになり、デバッグしたときのアドレスと異なってし
まうことになる。もしプログラムの中にジャンプ命令が
あるとすると、デバッグ時のアドレスでは飛び先に所定
の命令が存在したが、実際のＲＯＭでの飛び先には何も
ない、もしくは違った命令がある、というようなことが
起こり、ＲＡＭ上では正常に動作したにも拘らずそのプ
ログラムをＲＯＭに格納すると正常に動作しないという
危険性がある。このように、アドレスを変えるというこ
とは、非常に危険なことである。
【０００７】
【発明が解決しようとする課題】本発明は、上記従来の
各種の手法に鑑み、特別なデバッグ装置を必要とせずに
効率良く、かつ確実にプログラムのデバッグを行うこと
のできるコンピュータシステムを提供することを目的と
する。
各種の手法に鑑み、特別なデバッグ装置を必要とせずに
効率良く、かつ確実にプログラムのデバッグを行うこと
のできるコンピュータシステムを提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記目的を達成する本発
明のコンピュータシステムは、 （１）ＲＡＭに差し替え自在な第１のＲＯＭ（２）前記第１のＲＯＭに代えて配置されるＲＡＭ （３） 所定のルーチンを繰り返すプログラムが格納され
た第２のＲＯＭ（４） 前記第１のＲＯＭに代えて配置されたＲＡＭに、
外部から入力されたプログラムを書き込むプログラムが
格納された第３のＲＯＭ（５） 所定のモード切替信号を入力するモード切替信号
入力端子（６） 所定の割込要求信号を入力する割込要求信号入力
端子（７） リセット時の前記モード切替信号に応じて、前記
第１のＲＯＭが配置されている場合に該第１のＲＯＭに
格納されたプログラムを実行する第１のシーケンス、も
しくは、前記第１のＲＯＭに代えてＲＡＭが配置されて
いる場合に、前記第２のＲＯＭに格納されたプログラム
の実行を繰り返し、前記割込要求信号の入力を受けて、
前記第３のＲＯＭに格納されたプログラムを実行するこ
とにより前記第１のＲＯＭに代えて配置されたＲＡＭに
プログラムを入力し、該入力後、該ＲＡＭに入力された
プログラムを実行する第２のシーケンスの実行を制御す
るシーケンス制御手段とを備えたことを特徴とするもの
である。
明のコンピュータシステムは、 （１）ＲＡＭに差し替え自在な第１のＲＯＭ（２）前記第１のＲＯＭに代えて配置されるＲＡＭ （３） 所定のルーチンを繰り返すプログラムが格納され
た第２のＲＯＭ（４） 前記第１のＲＯＭに代えて配置されたＲＡＭに、
外部から入力されたプログラムを書き込むプログラムが
格納された第３のＲＯＭ（５） 所定のモード切替信号を入力するモード切替信号
入力端子（６） 所定の割込要求信号を入力する割込要求信号入力
端子（７） リセット時の前記モード切替信号に応じて、前記
第１のＲＯＭが配置されている場合に該第１のＲＯＭに
格納されたプログラムを実行する第１のシーケンス、も
しくは、前記第１のＲＯＭに代えてＲＡＭが配置されて
いる場合に、前記第２のＲＯＭに格納されたプログラム
の実行を繰り返し、前記割込要求信号の入力を受けて、
前記第３のＲＯＭに格納されたプログラムを実行するこ
とにより前記第１のＲＯＭに代えて配置されたＲＡＭに
プログラムを入力し、該入力後、該ＲＡＭに入力された
プログラムを実行する第２のシーケンスの実行を制御す
るシーケンス制御手段とを備えたことを特徴とするもの
である。
【０００９】ここで、上記第２のＲＯＭ、上記第３のＲ
ＯＭ、および上記シーケンス制御手段が、１つのパッケ
ージに封入されていてもよい。
ＯＭ、および上記シーケンス制御手段が、１つのパッケ
ージに封入されていてもよい。
【００１０】
【作用】本発明のコンピュータシステムは、上記第２の
シーケンス、即ち、リセットの直後には、上記第２のＲ
ＯＭに格納された、例えばセルフジャンプ命令等ＣＰＵ
の暴走の防止が図られた所定の命令ないし命令群が繰り
返され、その後、割込要求信号の入力を受けて、プログ
ラムをＲＡＭにダウンロードして実行させるシーケンス
を有するものであるため、第１のＲＯＭをＲＡＭに差し
替えるだけで、作成されたプログラムのダウンロード、
実行が連続的にかつ容易に行われ、デバッグ効率が良
い。また、本発明のコンピュータシステムでは、ターゲ
ット回路のＣＰＵとデバッグ用のＣＰＵが兼用されるこ
とになり、特別なデバッグ装置も不要である。さらに、
本発明のコンピュータシステムでは、第１のＲＯＭと同
一のアドレスのＲＡＭにプログラムをロードして実行す
ることができ、したがってＲＡＭ上で正常に動作したプ
ログラムは、ＲＯＭ（第１のＲＯＭ）に格納した場合に
も、確実な正常動作が期待できる。
シーケンス、即ち、リセットの直後には、上記第２のＲ
ＯＭに格納された、例えばセルフジャンプ命令等ＣＰＵ
の暴走の防止が図られた所定の命令ないし命令群が繰り
返され、その後、割込要求信号の入力を受けて、プログ
ラムをＲＡＭにダウンロードして実行させるシーケンス
を有するものであるため、第１のＲＯＭをＲＡＭに差し
替えるだけで、作成されたプログラムのダウンロード、
実行が連続的にかつ容易に行われ、デバッグ効率が良
い。また、本発明のコンピュータシステムでは、ターゲ
ット回路のＣＰＵとデバッグ用のＣＰＵが兼用されるこ
とになり、特別なデバッグ装置も不要である。さらに、
本発明のコンピュータシステムでは、第１のＲＯＭと同
一のアドレスのＲＡＭにプログラムをロードして実行す
ることができ、したがってＲＡＭ上で正常に動作したプ
ログラムは、ＲＯＭ（第１のＲＯＭ）に格納した場合に
も、確実な正常動作が期待できる。
【００１１】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のコンピュータシステムの一例を示すブロ
ック図である。このコンピュータシステム１０には、Ｒ
ＡＭへの差し替えが自在な第１のＲＯＭ１２、セルフジ
ャンプ命令が格納された３バイトの第２のＲＯＭ１４、
および外部から入力されたプログラムを、第１のＲＯＭ
１２に代えて配置されたＲＡＭにロードするためのプロ
グラムが格納された第３のＲＯＭ１６が備えられてい
る。
１は、本発明のコンピュータシステムの一例を示すブロ
ック図である。このコンピュータシステム１０には、Ｒ
ＡＭへの差し替えが自在な第１のＲＯＭ１２、セルフジ
ャンプ命令が格納された３バイトの第２のＲＯＭ１４、
および外部から入力されたプログラムを、第１のＲＯＭ
１２に代えて配置されたＲＡＭにロードするためのプロ
グラムが格納された第３のＲＯＭ１６が備えられてい
る。
【００１２】第１のＲＯＭ１２がＲＡＭに差し替えられ
た状態において、ＣＰＵ１８で第３のＲＯＭ１６に格納
されたプログラムが実行されると、外部のパーソナルコ
ンピュータ１００から通信回路２０を経由して入力され
た、デバッグの対象とされるプログラムがＲＡＭにダウ
ンロードされる。第１のＲＯＭ（ＲＡＭ）１２，第２の
ＲＯＭ１４，第３のＲＯＭ１６は、いずれも０番地から
アドレスが付されており、したがってこのコンピュータ
システム１０にはチップセレクト回路２２が備えられ、
アクセス可能なＲＯＭ（ＲＡＭ）が選択される。また、
このコンピュータシステムにはライト信号制御回路２４
が備えられている。このライト信号制御回路２４は、第
１のＲＯＭ１２に代えて差し込まれたＲＡＭにロードさ
れたプログラムが実行される際に、そのＲＡＭへの書込
みを禁止するための回路である。
た状態において、ＣＰＵ１８で第３のＲＯＭ１６に格納
されたプログラムが実行されると、外部のパーソナルコ
ンピュータ１００から通信回路２０を経由して入力され
た、デバッグの対象とされるプログラムがＲＡＭにダウ
ンロードされる。第１のＲＯＭ（ＲＡＭ）１２，第２の
ＲＯＭ１４，第３のＲＯＭ１６は、いずれも０番地から
アドレスが付されており、したがってこのコンピュータ
システム１０にはチップセレクト回路２２が備えられ、
アクセス可能なＲＯＭ（ＲＡＭ）が選択される。また、
このコンピュータシステムにはライト信号制御回路２４
が備えられている。このライト信号制御回路２４は、第
１のＲＯＭ１２に代えて差し込まれたＲＡＭにロードさ
れたプログラムが実行される際に、そのＲＡＭへの書込
みを禁止するための回路である。
【００１３】またこのコンピュータシステム１０には、
パーソナルコンピュータ１００から、もしくはパーソナ
ルコンピュータ１００とは独立したスイッチ等から、リ
セット信号ｒｅｓｅｔ、デバッグ割込要求信号ｄｅｂｕ
ｇ及びブートオンラム信号ｂｏｏｔ＿ｏｎ＿ＲＡＭが入
力される。以下、これらの各信号を、それぞれｒｅｓｅ
ｔ信号、ｄｅｂｕｇ信号、ｂｏｏｔ＿ｏｎ＿ＲＡＭ信号
と表記することがある。各信号の意味については後述す
る。
パーソナルコンピュータ１００から、もしくはパーソナ
ルコンピュータ１００とは独立したスイッチ等から、リ
セット信号ｒｅｓｅｔ、デバッグ割込要求信号ｄｅｂｕ
ｇ及びブートオンラム信号ｂｏｏｔ＿ｏｎ＿ＲＡＭが入
力される。以下、これらの各信号を、それぞれｒｅｓｅ
ｔ信号、ｄｅｂｕｇ信号、ｂｏｏｔ＿ｏｎ＿ＲＡＭ信号
と表記することがある。各信号の意味については後述す
る。
【００１４】このコンピュータシステム１０のうち、第
１のＲＯＭ１２を除く部分１０’は１つのＬＳＩチップ
上に搭載されている。図２，図３は、図１に示すコンピ
ュータシステム１０の、それぞれ第１および第２のシー
ケンス（動作モード）を示した図である。また、表１，
表２は、それぞれチップセレクト回路２２、ライト信号
制御回路２４の動作モードを表わしている。
１のＲＯＭ１２を除く部分１０’は１つのＬＳＩチップ
上に搭載されている。図２，図３は、図１に示すコンピ
ュータシステム１０の、それぞれ第１および第２のシー
ケンス（動作モード）を示した図である。また、表１，
表２は、それぞれチップセレクト回路２２、ライト信号
制御回路２４の動作モードを表わしている。
【００１５】
【表１】
【００１６】
【表２】
【００１７】図２は、デバッグの完了したバグのないユ
ーザプログラムが格納された第１のＲＯＭ１２が差し込
まれた状態で動作するシーケンスであり、ｂｏｏｔ＿ｏ
ｎ＿ＲＡＭ信号を‘Ｌ’レベルに保持しておくことによ
り、実現される。ｂｏｏｔ＿ｏｎ＿ＲＡＭ信号が‘Ｌ’
レベルに保持された状態でｒｅｓｅｔ信号が入力される
と、表１に示すように、チップセレクト制御回路２２に
より第１のＲＯＭ１２が選択され、第１のＲＯＭ１２に
格納されたユーザプログラムが実行される。
ーザプログラムが格納された第１のＲＯＭ１２が差し込
まれた状態で動作するシーケンスであり、ｂｏｏｔ＿ｏ
ｎ＿ＲＡＭ信号を‘Ｌ’レベルに保持しておくことによ
り、実現される。ｂｏｏｔ＿ｏｎ＿ＲＡＭ信号が‘Ｌ’
レベルに保持された状態でｒｅｓｅｔ信号が入力される
と、表１に示すように、チップセレクト制御回路２２に
より第１のＲＯＭ１２が選択され、第１のＲＯＭ１２に
格納されたユーザプログラムが実行される。
【００１８】図３は、第１のＲＯＭ１２に代えてＲＡＭ
が差し込まれ、そのＲＡＭに、デバッグの対象とされる
プログラムをロードして実行するシーケンスであり、ｂ
ｏｏｔ＿ｏｎ＿ＲＡＭ信号を‘Ｈ’レベルに保持してお
くことにより実現される。ｂｏｏｔ＿ｏｎ＿ＲＡＭ信号
が‘Ｈ’レベルに保持された状態でｒｅｓｅｔ信号が入
力されると、表１に示すように、チップセレクト制御回
路２２により、先ず第２のＲＯＭ１４が選択される。第
２のＲＯＭ１４にはセルフジャンプ命令が格納されてお
り、したがってＣＰＵ１８ではセルフジャンプ命令が繰
り返される。
が差し込まれ、そのＲＡＭに、デバッグの対象とされる
プログラムをロードして実行するシーケンスであり、ｂ
ｏｏｔ＿ｏｎ＿ＲＡＭ信号を‘Ｈ’レベルに保持してお
くことにより実現される。ｂｏｏｔ＿ｏｎ＿ＲＡＭ信号
が‘Ｈ’レベルに保持された状態でｒｅｓｅｔ信号が入
力されると、表１に示すように、チップセレクト制御回
路２２により、先ず第２のＲＯＭ１４が選択される。第
２のＲＯＭ１４にはセルフジャンプ命令が格納されてお
り、したがってＣＰＵ１８ではセルフジャンプ命令が繰
り返される。
【００１９】その状態において、デバッグ割込要求信号
ｄｅｂｕｇが入力されると、ＣＰＵ１８からは、それま
で‘Ｌ’レベルに保持されていたデバッグモード認識信
号ａｃｋ（以下、ａｃｋ信号と称することがある）が
‘Ｈ’レベルに変化し、チップセレクト制御回路２２で
は、このａｃｋ信号の変化を受けて、今度は第３のＲＯ
Ｍ１６の選択が行なわれ、ＣＰＵ１８では第３のＲＯＭ
１６に格納されたプログラムロード用のプログラムが実
行され、パーソナルコンピュータ１００から通信回路２
０を経由して入力された、デバッグの対象とされるプロ
グラムが、第１のＲＯＭ１２に代えて差し込まれたＲＡ
Ｍにロードされる。その間、表２に示すようにライト信
号制御回路２４からはＲＡＭへの書込みを許容する
‘Ｈ’レベルのライトイネーブル信号ｗｒｉｔｅが出力
される。第３のＲＯＭに格納されたプログラムの最終に
は、デバッグモードを抜けることを指示する命令が配置
されており、ＣＰＵ１８でその命令が実行されるとａｃ
ｋ信号が‘Ｌ’レベルとなり、表１に示すように、チッ
プセレクト制御回路２２により今度はＲＡＭが選択さ
れ、そのＲＡＭにロードされたプログラムが実行され
る。またこのとき、ライト信号制御回路２４は、表２に
示すように、ａｃｋ信号が‘Ｌ’レベルに変化したこと
を受けてＲＡＭへの書込みを禁止し、プログラムのバグ
等によりＲＡＭにロードされたプログラム自体が書き換
えられてしまうことを防止する。これは、ＲＡＭへの書
き込みを禁止しないと、ＲＡＭに誤って書き込みが行わ
れたときにそのＲＡＭにロードされたプログラムが破壊
されてしまい、プログラムそのもののバグとプログラム
が破壊されたことによるバグとの区別が困難となるから
である。
ｄｅｂｕｇが入力されると、ＣＰＵ１８からは、それま
で‘Ｌ’レベルに保持されていたデバッグモード認識信
号ａｃｋ（以下、ａｃｋ信号と称することがある）が
‘Ｈ’レベルに変化し、チップセレクト制御回路２２で
は、このａｃｋ信号の変化を受けて、今度は第３のＲＯ
Ｍ１６の選択が行なわれ、ＣＰＵ１８では第３のＲＯＭ
１６に格納されたプログラムロード用のプログラムが実
行され、パーソナルコンピュータ１００から通信回路２
０を経由して入力された、デバッグの対象とされるプロ
グラムが、第１のＲＯＭ１２に代えて差し込まれたＲＡ
Ｍにロードされる。その間、表２に示すようにライト信
号制御回路２４からはＲＡＭへの書込みを許容する
‘Ｈ’レベルのライトイネーブル信号ｗｒｉｔｅが出力
される。第３のＲＯＭに格納されたプログラムの最終に
は、デバッグモードを抜けることを指示する命令が配置
されており、ＣＰＵ１８でその命令が実行されるとａｃ
ｋ信号が‘Ｌ’レベルとなり、表１に示すように、チッ
プセレクト制御回路２２により今度はＲＡＭが選択さ
れ、そのＲＡＭにロードされたプログラムが実行され
る。またこのとき、ライト信号制御回路２４は、表２に
示すように、ａｃｋ信号が‘Ｌ’レベルに変化したこと
を受けてＲＡＭへの書込みを禁止し、プログラムのバグ
等によりＲＡＭにロードされたプログラム自体が書き換
えられてしまうことを防止する。これは、ＲＡＭへの書
き込みを禁止しないと、ＲＡＭに誤って書き込みが行わ
れたときにそのＲＡＭにロードされたプログラムが破壊
されてしまい、プログラムそのもののバグとプログラム
が破壊されたことによるバグとの区別が困難となるから
である。
【００２０】このようにして、プログラムの修正、図３
に示す第２のシーケンスに従う、修正されたプログラム
のロード、実行を繰り返すことにより、プログラムのデ
バッグが行われる。
に示す第２のシーケンスに従う、修正されたプログラム
のロード、実行を繰り返すことにより、プログラムのデ
バッグが行われる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
ＲＯＭをＲＡＭに差し替えるだけでプログラムの作成か
らダウンロード、実行が連続的に行えるため、プログラ
ムのデバッグを効率良く行うことができる。又、ターゲ
ット回路のＣＰＵとデバッグ用のＣＰＵとを兼用してい
るためコンパクトになり費用も安く済む。このように、
特別なプログラムデバッグ用の装置を使用せずに手軽に
デバッグが行われる。
ＲＯＭをＲＡＭに差し替えるだけでプログラムの作成か
らダウンロード、実行が連続的に行えるため、プログラ
ムのデバッグを効率良く行うことができる。又、ターゲ
ット回路のＣＰＵとデバッグ用のＣＰＵとを兼用してい
るためコンパクトになり費用も安く済む。このように、
特別なプログラムデバッグ用の装置を使用せずに手軽に
デバッグが行われる。
【００２２】また、デバッグに際しては、リセット時に
は、ＣＰＵは、例えばセルフジャンプ等、あらかじめ予
定された動作を繰り返すため、暴走する危険はない。ま
た本発明によれば、実際にＲＯＭ化するのと同一の、Ｒ
ＡＭのアドレスにプログラムをロードすることができる
ので、デバッグしたプログラムをＲＯＭ化する際に何も
考慮せずにそのままＲＯＭ化できる。
は、ＣＰＵは、例えばセルフジャンプ等、あらかじめ予
定された動作を繰り返すため、暴走する危険はない。ま
た本発明によれば、実際にＲＯＭ化するのと同一の、Ｒ
ＡＭのアドレスにプログラムをロードすることができる
ので、デバッグしたプログラムをＲＯＭ化する際に何も
考慮せずにそのままＲＯＭ化できる。
【００２３】また、上記実施例によれば、ロードしたプ
ログラムを実行している時は、ＲＡＭに対する書込みを
禁止しているため、ＣＰＵが暴走しても、ロードしたプ
ログラムが壊れることはない。
ログラムを実行している時は、ＲＡＭに対する書込みを
禁止しているため、ＣＰＵが暴走しても、ロードしたプ
ログラムが壊れることはない。
【図１】本発明のコンピュータシステムの一例を示すブ
ロック図である。
ロック図である。
【図２】図１に示すコンピュータシステム１０の第１の
シーケンスを示した図である。
シーケンスを示した図である。
【図３】図１に示すコンピュータシステム１０の第２の
シーケンスを示した図である。
シーケンスを示した図である。
１０ コンピュータシステム １２ 第１のＲＯＭ（ＲＡＭ） １４ 第２のＲＯＭ １６ 第３のＲＯＭ １８ ＣＰＵ ２０ 通信回路 ２２ チップセレクト制御回路 ２４ ライト信号制御回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−18644（ＪＰ，Ａ) 特開 平３−186944（ＪＰ，Ａ) 特開 平３−136135（ＪＰ，Ａ) 特開 平３−158938（ＪＰ，Ａ) 特開 昭64−78325（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/06 - 9/445 G06F 11/00 - 11/34
Claims (1)
- 【請求項１】 ＲＡＭに差し替え自在な第１のＲＯＭ
と、前記第１のＲＯＭに代えて配置されるＲＡＭと、 所定のルーチンを繰り返すプログラムが格納された第２
のＲＯＭと、 前記第１のＲＯＭに代えて配置されたＲＡＭに、外部か
ら入力されたプログラムを書き込むプログラムが格納さ
れた第３のＲＯＭと、 所定のモード切替信号を入力するモード切替信号入力端
子と、 所定の割込要求信号を入力する割込要求信号入力端子
と、 リセット時に、前記モード切替信号に応じて、前記第１
のＲＯＭが配置されている場合に該第１のＲＯＭに格納
されたプログラムを実行する第１のシーケンス、もしく
は、前記第１のＲＯＭに代えてＲＡＭが配置されている
場合に、前記第２のＲＯＭに格納されたプログラムの実
行を繰り返し、前記割込要求信号の入力を受けて、前記
第３のＲＯＭに格納されたプログラムを実行することに
より前記第１のＲＯＭに代えて配置されたＲＡＭにプロ
グラムを入力し、該入力後、該ＲＡＭに入力されたプロ
グラムを実行する第２のシーケンスの実行を制御するシ
ーケンス制御手段とを備えたことを特徴とするコンピュ
ータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6078450A JP3046492B2 (ja) | 1994-04-18 | 1994-04-18 | コンピュータシステム |
Applications Claiming Priority (1)
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| JP6078450A JP3046492B2 (ja) | 1994-04-18 | 1994-04-18 | コンピュータシステム |
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| JPH07287653A JPH07287653A (ja) | 1995-10-31 |
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ID=13662380
Family Applications (1)
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| JP6078450A Expired - Fee Related JP3046492B2 (ja) | 1994-04-18 | 1994-04-18 | コンピュータシステム |
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1994
- 1994-04-18 JP JP6078450A patent/JP3046492B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07287653A (ja) | 1995-10-31 |
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