JP3041849B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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JP3041849B2
JP3041849B2 JP9328702A JP32870297A JP3041849B2 JP 3041849 B2 JP3041849 B2 JP 3041849B2 JP 9328702 A JP9328702 A JP 9328702A JP 32870297 A JP32870297 A JP 32870297A JP 3041849 B2 JP3041849 B2 JP 3041849B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。The present invention relates to a semiconductor device and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】従来のＬＯＣ（Lead On Chip）構造を有
する半導体装置の断面図を図９に示す。本構造は大容量
かつ多機能の大型の半導体素子（以下、「チップ」と称
する）を小型のパッケージ内に収納するのに有効であ
る。図９に示すように、半導体装置用リードフレーム
（以下、「リードフレーム」と称する）のリード９０１
の下面に接着剤層を有する絶縁テープ９０７によりチッ
プ９０３がその回路形成面が絶縁テープ９０７側となる
ように固着されている。そしてチップ９０３上の電極
（以下、「パッド」と称する）９０４とリード９０１は
金線（以下、「ワイヤー」と称する）９１２を用いてワ
イヤーボンディング方式により電気的に接続されてい
る。2. Description of the Related Art FIG. 9 is a sectional view of a conventional semiconductor device having a LOC (Lead On Chip) structure. This structure is effective for accommodating a large-capacity, multifunctional large semiconductor device (hereinafter, referred to as a “chip”) in a small package. As shown in FIG. 9, leads 901 of a lead frame for a semiconductor device (hereinafter, referred to as “lead frame”).
The chip 903 is fixed by an insulating tape 907 having an adhesive layer on the lower surface of the chip so that the circuit forming surface is on the insulating tape 907 side. An electrode (hereinafter, referred to as “pad”) 904 on the chip 903 and a lead 901 are electrically connected to each other by a wire bonding method using a gold wire (hereinafter, referred to as “wire”) 912.

【０００３】この従来の構造において、半導体装置の高
速化、電気ノイズ低減等の機能を実現するためにチップ
９０３の各部位に電源用、接地用のパッドが設けられ、
それらとワイヤーにより電気的に接続されるリードはそ
のパッド近傍まで延出している。そのため特定のリード
のみそのリード長が長くなり、リードフレーム製造工
程、および半導体製造工程内でのリードフレームの変形
による歩留まり低下を招いている。In this conventional structure, power supply and ground pads are provided in each part of the chip 903 in order to realize functions such as high speed of the semiconductor device and reduction of electric noise.
The leads electrically connected to them by wires extend to near the pads. Therefore, only a specific lead has a longer lead length, which leads to a reduction in yield due to deformation of the lead frame in the lead frame manufacturing process and the semiconductor manufacturing process.

【０００４】また図１０に例えば特開平２−２４６１２
５号公報に開示された従来のＬＯＣ構造を有する半導体
装置の内部構造の斜視図を示す。この半導体装置におい
て封止樹脂１０２により封止された大型のチップ１０３
の回路形成面上の略中央には電源パッドおよび接地パッ
ド及び信号パッドを含むパッド１０４が長手方向に沿っ
て一列に配置されている。電源パッド及び接地パッドは
電気ノイズ低減のため複数設けられている。チップ１０
３上には複数のリード１０１が引き回され、リード１０
１と所定のパッド１０４がワイヤーによりそれぞれ電気
的に接続されている。チップの長手方向の両端にそれぞ
れ設けられたリード１１４は互いに接続された構造とな
っている（以下、「共通リード」と称する）。この共通
リード１１４は複数の箇所でパッド１０４が接続される
電源リード、接地リードとして使用される。ここで信号
リードと信号パッドとは前記共通リード１１４をまたい
でワイヤーにより電気的に接続されている。FIG. 10 shows, for example, Japanese Unexamined Patent Publication No. Hei.
FIG. 1 is a perspective view of an internal structure of a semiconductor device having a conventional LOC structure disclosed in Japanese Unexamined Patent Application Publication No. 5-205. In this semiconductor device, a large chip 103 sealed with a sealing resin 102
The pads 104 including the power supply pad, the ground pad, and the signal pad are arranged in a line in the longitudinal direction at substantially the center on the circuit forming surface. A plurality of power supply pads and ground pads are provided to reduce electric noise. Chip 10
3, a plurality of leads 101 are routed, and leads 10
1 and a predetermined pad 104 are electrically connected by wires. The leads 114 provided at both ends in the longitudinal direction of the chip are connected to each other (hereinafter, referred to as “common leads”). The common lead 114 is used as a power lead and a ground lead to which the pads 104 are connected at a plurality of locations. Here, the signal leads and the signal pads are electrically connected by wires across the common lead 114.

【０００５】また図１１に特開平４−２５１４４号公報
にて開示された３層ＴＡＢテープを用いチップとリード
との電気的接続を行う半導体装置の断面図を示す。該半
導体装置においてリード２０１はチップ上の回路形成面
上まで延出しておらず、チップ２０３周囲にそれを取り
囲むように配置されている。従って、本構造では大型の
チップを小型のパッケージに搭載することは不可能であ
る。FIG. 11 is a cross-sectional view of a semiconductor device for electrically connecting a chip and a lead by using a three-layer TAB tape disclosed in Japanese Patent Application Laid-Open No. 4-25144. In the semiconductor device, the leads 201 do not extend to the circuit formation surface on the chip, but are arranged around the chip 203 so as to surround it. Therefore, with this structure, it is impossible to mount a large chip in a small package.

【０００６】[0006]

【発明が解決しようとする課題】図９に示す従来のＬＯ
Ｃ構造の半導体装置は電気ノイズが低減され、高速化さ
れたチップのための各部位の電源パッド、接地パッドに
対応するリード９０１ａ，９０１ｂがチップ９０３上を
縦断あるいは横断するように配置されている。このよう
に特定のリードが他の信号リードとその長さが大きく異
なるため、リードフレーム製造工程、半導体装置製造工
程中においてリードの変形を起こしやすく、歩留まりの
低下を慢性的に招いている。The conventional LO shown in FIG.
In the semiconductor device having the C structure, leads 901a and 901b corresponding to the power supply pad and the ground pad of each part for the chip whose electric noise is reduced and whose speed is increased are arranged so as to be vertical or transverse to the chip 903. . As described above, since the length of the specific lead is significantly different from that of the other signal leads, the lead is easily deformed during the lead frame manufacturing process and the semiconductor device manufacturing process, and the yield is chronically reduced.

【０００７】また、図１０に示すＬＯＣ構造の半導体装
置はその高集積化、高機能化のため電源ノイズの低減等
電気特性の向上を目的とした複数の電源パッド、接地パ
ッド１０４とそれぞれ電源リード、接地リード１１４と
の接続は不可欠ではあるが、他の信号パッド１０４とリ
ード１０１との接続は前記共通リード１１４を跨いでワ
イヤー１１２により接続される必要があり、そのワイヤ
ー１１２と共通リード１１４とが接触する可能性が非常
に高く、製造工程内にて十分に管理する必要がある。The semiconductor device having the LOC structure shown in FIG. 10 has a plurality of power supply pads, a ground pad 104, and a power supply lead for the purpose of improving electrical characteristics such as reduction of power supply noise for higher integration and higher performance. Although the connection with the ground lead 114 is indispensable, the connection between the other signal pad 104 and the lead 101 needs to be connected by the wire 112 over the common lead 114, and the wire 112 and the common lead 114 are connected to each other. Are very likely to come into contact with one another and need to be carefully managed in the manufacturing process.

【０００８】更に、図１１に示す半導体装置においては
３層ＴＡＢテープにより電源ノイズと接地リードがそれ
ぞれに対応する電源層、接地層と電気的に接続されてい
るため電源系の強化により電気ノイズの低減が可能とな
るが、リード２０１はチップ上の回路形成面上まで延出
しておらず、チップ２０３の周辺にそれを取り囲むよう
に配置されている。従って、本構造では大型のチップを
小型のパッケージに搭載すること不可能となる。Further, in the semiconductor device shown in FIG. 11, the power supply noise and the ground lead are electrically connected to the corresponding power supply layer and ground layer by a three-layer TAB tape. Although the number of leads can be reduced, the leads 201 do not extend to the circuit forming surface on the chip, and are arranged around the chip 203 so as to surround it. Therefore, this structure makes it impossible to mount a large chip in a small package.

【０００９】本発明は上記のような問題点を解消するた
めになされたもので、ＬＯＣ構造を有する半導体装置に
おいて、リードとチップ上の電極との電気的接続を多層
ＴＡＢテープにより行うもので、より電気的特性の優れ
た半導体装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems. In a semiconductor device having a LOC structure, an electrical connection between a lead and an electrode on a chip is performed by a multilayer TAB tape. It is an object to provide a semiconductor device having more excellent electric characteristics.

【００１０】[0010]

【課題を解決するための手段】本発明による半導体装置
は、半導体素子と、該半導体素子の複数の電極パッドを
外部と接続するための複数の第１種のリードとを備える
半導体装置において、配線パターン又は平面状導電体よ
り成る複数の導電層と該複数の導電層を互いに絶縁する
絶縁層と前記複数の導電層の異なった層を接続する層間
接続ラインと前記複数の導電層より引き出される複数の
第２種のリードとを備える積層物を更に備え、前記複数
の電極パッドの少なくとも１つと前記複数の第１種のリ
ードの少なくとも１つとが前記複数の層と前記層間接続
ラインの少なくとも１つと前記複数の第２種のリードと
を介して接続され、前記積層物と前記第１種のリードは
前記半導体素子上に絶縁物を介して配設されていること
を特徴とする。According to the present invention, there is provided a semiconductor device comprising a semiconductor element and a plurality of first-type leads for connecting a plurality of electrode pads of the semiconductor element to the outside. A plurality of conductive layers made of a pattern or a planar conductor, an insulating layer insulating the plurality of conductive layers from each other, an interlayer connection line connecting different layers of the plurality of conductive layers, and a plurality of layers drawn from the plurality of conductive layers And a laminate comprising a second type of lead, wherein at least one of the plurality of electrode pads and at least one of the plurality of first type leads are connected to at least one of the plurality of layers and the interlayer connection line. The semiconductor device is characterized by being connected via the plurality of second-type leads, wherein the laminate and the first-type leads are provided on the semiconductor element via an insulator.

【００１１】また、本発明による半導体装置は、上記の
半導体装置において、前記半導体素子上に前記第１種の
リードが絶縁テープを介して配設され、前記第１種のリ
ード上に前記積層物が配設されていることを特徴とす
る。Further, in the semiconductor device according to the present invention, in the above-mentioned semiconductor device, the first type of lead is disposed on the semiconductor element via an insulating tape, and the laminate is provided on the first type of lead. Is provided.

【００１２】更に、本発明による半導体装置は、上記の
半導体装置において、前記複数の導電層は電源層を含む
ことを特徴とする。Further, in the semiconductor device according to the present invention, in the above-described semiconductor device, the plurality of conductive layers include a power supply layer.

【００１３】更に、本発明による半導体装置は、上記の
半導体装置において、前記複数の導電層は接地層を含む
ことを特徴とする。Further, in the semiconductor device according to the present invention, in the above-described semiconductor device, the plurality of conductive layers include a ground layer.

【００１４】更に、本発明による半導体装置は、上記の
半導体装置において、前記複数の第１種のリードの長さ
が略同一であることを特徴とする。Further, a semiconductor device according to the present invention is characterized in that, in the above-described semiconductor device, the lengths of the plurality of first type leads are substantially the same.

【００１５】更に、本発明による半導体装置は、上記の
半導体装置において、前記積層物の平面形状はリング状
であることを特徴とする。Further, in the semiconductor device according to the present invention, in the above-mentioned semiconductor device, the planar shape of the laminate is a ring shape.

【００１６】更に、本発明による半導体装置は、上記の
半導体装置において、前記配線パターンはフィルムによ
り固定されていることを特徴とする。Further, in the semiconductor device according to the present invention, in the above-mentioned semiconductor device, the wiring pattern is fixed by a film.

【００１７】更に、本発明による半導体装置は、半導体
素子と、該半導体素子を固着するための絶縁テープを裏
面に有し、前記半導体素子の上部に配置されるリードを
有する半導体装置用リードフレームと、前記リードと前
記半導体素子上の電極とを電気的に接続するＴＡＢリー
ドと、前記ＴＡＢリードが互いに接触しないようにそれ
ぞれ所定の間隔で固定するリング状の絶縁性ＴＡＢテー
プと、を有し、前記ＴＡＢリードにより前記半導体素子
の電極とリードとを電気的に接続するＬＯＣ構造の半導
体装置において、前記ＴＡＢテープが信号ライン、電源
ライン、接地ラインを有する配線パターン層と、前記電
源ラインと接続される電源層と、前記接地ラインと接続
される接地層とが電気的絶縁材料を介在して積層される
３層の積層構造となっていることを特徴とする。Further, a semiconductor device according to the present invention has a semiconductor element and a lead frame for a semiconductor device having an insulating tape for fixing the semiconductor element on a back surface and having a lead disposed above the semiconductor element. A TAB lead that electrically connects the lead and an electrode on the semiconductor element, and a ring-shaped insulating TAB tape that is fixed at predetermined intervals so that the TAB lead does not contact each other, In a semiconductor device having a LOC structure in which an electrode of the semiconductor element and a lead are electrically connected by the TAB lead, the TAB tape is connected to a wiring pattern layer having a signal line, a power supply line, and a ground line, and the power supply line. A three-layer structure in which a power supply layer and a ground layer connected to the ground line are stacked with an electrical insulating material interposed therebetween. Tsu, characterized in that is.

【００１８】更に、本発明による半導体装置は、半導体
素子と、該半導体素子を固着するための絶縁テープを裏
面に有し、前記半導体素子の上部に配置されるリードを
有する半導体装置用リードフレームと、前記リードと前
記半導体素子上の電極とを電気的に接続するＴＡＢリー
ドと、前記ＴＡＢリードが互いに接触しないようにそれ
ぞれ所定の間隔で固定するリング状の絶縁性ＴＡＢテー
プと、を有し、前記ＴＡＢリードにより前記半導体素子
の電極とリードとを電気的に接続するＬＯＣ構造の半導
体装置において、前記ＴＡＢテープが信号ライン、電源
ライン、接地ラインを有する配線パターン層及び前記電
源ラインと接続される電源層又は前記接地ラインと接続
される接地層が電気的絶縁材料を介在して積層される２
層の積層構造となっていることを特徴とする。Furthermore, a semiconductor device according to the present invention is a semiconductor device lead frame having a semiconductor element and an insulating tape for fixing the semiconductor element on a back surface, and having a lead disposed above the semiconductor element. A TAB lead that electrically connects the lead and an electrode on the semiconductor element, and a ring-shaped insulating TAB tape that is fixed at predetermined intervals so that the TAB lead does not contact each other, In a semiconductor device having a LOC structure in which an electrode of the semiconductor element and a lead are electrically connected by the TAB lead, the TAB tape is connected to a wiring pattern layer having a signal line, a power supply line, a ground line, and the power supply line. A power supply layer or a ground layer connected to the ground line is laminated with an electrically insulating material interposed therebetween;
It is characterized by having a layered structure of layers.

【００１９】本発明による半導体装置の製造方法は、リ
ードフレームの半導体素子を固着する面側に絶縁テープ
を貼り付ける工程を少なくとも含む前記リードフレーム
を製造する工程と、前記リードフレームの前記絶縁テー
プのある面側に前記半導体素子を固着する工程と、前記
リードフレームのリードと前記半導体素子上の電極を電
気的に接続するＴＡＢリードを有し、信号ライン、電源
ライン、接地ラインを有する配線パターン層と、前記電
源ラインと接続される電源層と、前記接地ラインと接続
される接地層とが電気的絶縁材料を介在して積層される
３層の積層構造であるリング状絶縁性ＴＡＢテープを製
造する工程と、前記リードフレームの前記半導体素子を
固着しない面側に前記ＴＡＢテープを貼り付ける工程
と、前記ＴＡＢリードと前記半導体素子上の前記電極と
を接続する工程と、前記ＴＡＢリードと前記リードとを
接続する工程と、前記半導体素子と、前記リードフレー
ムと、前記ＴＡＢテープを含む所定の部分を樹脂封止す
る工程と、を有することを特徴とする。The method of manufacturing a semiconductor device according to the present invention includes a step of manufacturing the lead frame including at least a step of attaching an insulating tape to a surface of the lead frame to which the semiconductor element is fixed; A wiring pattern layer having a signal line, a power supply line, and a ground line, comprising: a step of fixing the semiconductor element on a certain surface side; and a TAB lead for electrically connecting a lead of the lead frame and an electrode on the semiconductor element. A ring-shaped insulating TAB tape having a three-layer structure in which a power layer connected to the power line and a ground layer connected to the ground line are stacked with an electrically insulating material interposed therebetween. Bonding the TAB tape to a side of the lead frame on which the semiconductor element is not fixed. Connecting the TAB lead and the lead; and sealing a predetermined portion including the semiconductor element, the lead frame, and the TAB tape with a resin. And a step of performing

【００２０】また、本発明による半導体装置の製造方法
は、リードフレームの半導体素子を固着する面側に絶縁
テープを貼り付ける工程を少なくとも含む前記リードフ
レームを製造する工程と、前記リードフレームの前記絶
縁テープのある面側に前記半導体素子を固着する工程
と、前記リードフレームのリードと前記半導体素子上の
電極を電気的に接続するＴＡＢリードを有し、信号ライ
ン、電源ライン、接地ラインを有する配線パターン層及
び前記電源ラインと接続される電源層又は前記接地ライ
ンと接続される接地層とが電気的絶縁材料を介在して積
層される２層の積層構造であるリング状絶縁性ＴＡＢテ
ープを製造する工程と、前記リードフレームの前記半導
体素子を固着しない面側に前記ＴＡＢテープを貼り付け
る工程と、前記ＴＡＢリードと前記半導体素子上の前記
電極とを接続する工程と、前記ＴＡＢリードと前記リー
ドとを接続する工程と、前記半導体素子と、前記リード
フレームと、前記ＴＡＢテープを含む所定の部分を樹脂
封止する工程と、を有することを特徴とする。Further, the method of manufacturing a semiconductor device according to the present invention includes a step of manufacturing the lead frame including at least a step of attaching an insulating tape to a surface of the lead frame to which the semiconductor element is fixed; A step of fixing the semiconductor element on a surface side of a tape, a wiring having a signal line, a power supply line, and a ground line having a TAB lead for electrically connecting a lead of the lead frame and an electrode on the semiconductor element; Manufactures a ring-shaped insulating TAB tape having a two-layer structure in which a pattern layer and a power layer connected to the power line or a ground layer connected to the ground line are stacked with an electrically insulating material interposed therebetween. Bonding the TAB tape to a side of the lead frame on which the semiconductor element is not fixed. Connecting a lead to the electrode on the semiconductor element; connecting the TAB lead to the lead; and sealing a predetermined portion including the semiconductor element, the lead frame, and the TAB tape with a resin. And a step of stopping.

【００２１】半導体素子をリードフレームに固着するた
めの絶縁テープ７を裏面に有し、半導体素子の上部に配
置されるリード１を有する半導体装置用リードフレーム
と、前記リード１と前記半導体素子３上の電極４とを電
気的に接続するＴＡＢリード５と、前記ＴＡＢリード５
が互いに接触しないようにそれぞれ所定の間隔で固定す
るリング状の絶縁性ＴＡＢテープ６を有するＬＯＣ構造
の半導体装置において、前記ＴＡＢテープ５が信号ライ
ン、電源ライン、接地ラインを有する配線パターン層、
及び前記電源ラインと接続される電源層８、前記接地ラ
イン９と接続される接地層が電気的絶縁材料１０を介在
させて３層の積層構造となっていることにより、各リー
ドの長さを短くする事ができ、リードフレーム製造工
程、半導体素子製造工程中でのリード変形を防ぎコスト
ダウンが可能となる。また各リード長を均一化すること
で各リードのインダクタンスを低下させ、電気ノイズの
低減をもたらすことができる。また電源層８、接地層９
を取ることで電源系の強化も実現でき、さらに電気的特
性の向上も可能となる。A lead frame for a semiconductor device having an insulating tape on the back surface for fixing the semiconductor element to the lead frame and having a lead disposed above the semiconductor element; A TAB lead 5 for electrically connecting the electrode 4 to the TAB lead 5
In a semiconductor device having a LOC structure having a ring-shaped insulating TAB tape 6 fixed at predetermined intervals so as not to contact with each other, the TAB tape 5 is a wiring pattern layer having a signal line, a power supply line, and a ground line;
In addition, since the power supply layer 8 connected to the power supply line and the ground layer connected to the ground line 9 have a three-layer structure with an electrically insulating material 10 interposed therebetween, the length of each lead can be reduced. The length can be shortened, and lead deformation during the lead frame manufacturing process and the semiconductor device manufacturing process can be prevented, and the cost can be reduced. In addition, by making the lengths of the leads uniform, the inductance of each lead can be reduced, thereby reducing electric noise. Power supply layer 8 and ground layer 9
By taking this measure, the power supply system can be strengthened, and the electrical characteristics can be further improved.

【００２２】また従来例に見られた共通リードを跨ぐよ
うなワイヤーボンディングを実施することなく、信号リ
ード、電源リード、接地リードとそれに対応する信号パ
ッド、電源パッド、接地パッドとの接続が可能となり、
製造工程内での特別な管理も必要としない。In addition, the signal lead, the power supply lead, and the ground lead can be connected to the corresponding signal pad, power supply pad, and ground pad without performing the wire bonding that straddles the common lead as in the conventional example. ,
No special control in the manufacturing process is required.

【００２３】またリード１をチップ３上にまで延出し、
かつそのリード上に多層ＴＡＢテープを固着しリードと
チップ上電極との電気的接続を行うことで、小型のパッ
ケージに大型のチップを搭載することが可能となり、半
導体素子の小型化、高集積化を実現することができる。Further, the lead 1 is extended to above the chip 3,
In addition, by attaching a multilayer TAB tape to the leads and electrically connecting the leads and the on-chip electrodes, it becomes possible to mount a large chip in a small package, and to reduce the size and integration of the semiconductor element. Can be realized.

【００２４】[0024]

【発明の実施の形態】［実施形態１］本発明について図
面を参照して説明する。図１は実施形態１による半導体
装置の平面図、図２は図１のＡ−Ａ’断面の片側断面
図、図３は図１のＢ−Ｂ’断面の断面図である。[Embodiment 1] The present invention will be described with reference to the drawings. FIG. 1 is a plan view of the semiconductor device according to the first embodiment, FIG. 2 is a one-side sectional view taken along the line AA ′ of FIG. 1, and FIG. 3 is a sectional view taken along the line BB ′ of FIG.

【００２５】図１を参照すると、本実施形態による半導
体装置は、複数のリード１を有するリードフレームと、
チップ３と、チップ３をリード１の下面に固着するため
の絶縁テープ７と、リード１とチップ３上の電極４とを
電気的に接続する複数のＴＡＢリード５と、複数のＴＡ
Ｂリード５が互いに接触しないようにそれぞれのＴＡＢ
リード５を所定の間隔で保持しているリング状の絶縁性
フィルムのＴＡＢテープ６、全体を封止する封止樹脂２
を備える。Referring to FIG. 1, the semiconductor device according to the present embodiment includes a lead frame having a plurality of leads 1;
A chip 3, an insulating tape 7 for fixing the chip 3 to the lower surface of the lead 1, a plurality of TAB leads 5 for electrically connecting the lead 1 and the electrode 4 on the chip 3, and a plurality of TAs
Each TAB so that B lead 5 does not contact each other
Ring-shaped insulating film TAB tape 6 holding leads 5 at predetermined intervals, sealing resin 2 for sealing the whole
Is provided.

【００２６】また、ＴＡＢテープ６は、金属箔により製
造される信号ライン、電源ライン、接地ラインを有する
配線パターン層１２と、配線パターン層１２の電源ライ
ンと層間接続ライン１１にて接続される電源層８と、配
線パターン層１２の接地ラインと層間接続ライン１１に
て接続される接地層９とが、電気的絶縁材料１０を介在
させて３層の積層構造となっている。電気的絶縁材料１
０は絶縁層を成す。電気的絶縁材料１０としては、例え
ば、ポリイミドフィルムが選ばれる。The TAB tape 6 includes a wiring pattern layer 12 having a signal line, a power supply line, and a ground line made of metal foil, and a power supply connected to the power supply line of the wiring pattern layer 12 and the interlayer connection line 11. The layer 8 and the ground layer 9 connected to the ground line of the wiring pattern layer 12 and the interlayer connection line 11 have a three-layer structure with an electrically insulating material 10 interposed therebetween. Electrical insulation material 1
0 forms an insulating layer. As the electrically insulating material 10, for example, a polyimide film is selected.

【００２７】すなわち、本実施形態はＬＯＣ構造を有す
る半導体装置のリード１とチップ３上のパッド４とを３
層構造のＴＡＢテープを用いて電気的に接続しているこ
とに特徴があり、全てのリード１の長さを均一にする事
ができ、リードフレーム製造工程、半導体素子製造工程
中でのリード変形を防ぎコストダウンが可能となる。ま
た各リード長を均一化することにより各リードのインダ
クタンスを低下させ、電気ノイズの低減をもたらすこと
ができる。また電源層８、接地層９を設けることで電源
系の強化も実現でき、さらに電気的特性の向上も可能と
なる。That is, in this embodiment, the lead 1 of the semiconductor device having the LOC structure and the pad 4
It is characterized in that it is electrically connected by using a TAB tape having a layer structure, so that the length of all the leads 1 can be made uniform, and the lead deformation in the lead frame manufacturing process and the semiconductor device manufacturing process. And cost reduction is possible. In addition, by making the lengths of the leads uniform, the inductance of each lead can be reduced, thereby reducing electrical noise. Further, by providing the power supply layer 8 and the ground layer 9, the power supply system can be strengthened, and the electric characteristics can be further improved.

【００２８】なお本実施形態ではＴＡＢテープの各層は
上から電源層、配線パターン層、接地層と積層されてい
るが、その積層の順序はこれに限るものではなく、例え
ば電源層、接地層、配線パターン層のように、各用途に
あわせて任意に設定されるものである。In this embodiment, each layer of the TAB tape is laminated from the top with a power supply layer, a wiring pattern layer, and a ground layer. However, the order of the lamination is not limited to this. Like a wiring pattern layer, it is arbitrarily set according to each use.

【００２９】本実施形態の半導体装置の製造方法は、リ
ードフレームの半導体素子を固着する面側に絶縁テープ
を貼り付ける工程を少なくとも含むリードフレームを製
造する工程と、リードフレームの絶縁テープのある面側
に半導体素子を固着する工程と、リードフレームのリー
ドと半導体素子上の電極を電気的に接続するＴＡＢリー
ドを有し、信号ライン、電源ライン、接地ラインを有す
る配線パターン層と、電源ラインと接続される電源層
と、接地ラインと接続される接地層とが電気的絶縁材料
を介在して積層される３層の積層構造であるリング状絶
縁性ＴＡＢテープを製造する工程と、リードフレームの
半導体素子を固着しない面側にＴＡＢテープを貼り付け
る工程と、ＴＡＢリードと半導体素子上の電極とを接続
する工程と、ＴＡＢリードとリードとを接続する工程
と、半導体素子と、リードフレームと、ＴＡＢテープを
含む所定の部分を樹脂封止する工程とを有する。The method of manufacturing a semiconductor device according to this embodiment includes a step of manufacturing a lead frame including at least a step of attaching an insulating tape to a side of a lead frame to which a semiconductor element is fixed; A step of fixing a semiconductor element on the side, a wiring pattern layer having a signal line, a power supply line, and a ground line, having a TAB lead for electrically connecting a lead of a lead frame and an electrode on the semiconductor element; A step of manufacturing a ring-shaped insulating TAB tape having a three-layer laminated structure in which a power supply layer to be connected and a ground layer connected to a ground line are laminated with an electrically insulating material interposed therebetween; Attaching a TAB tape to a surface on which the semiconductor element is not fixed, connecting a TAB lead to an electrode on the semiconductor element, And a step of connecting the over de lead, and the semiconductor element, a lead frame, and the step of resin-sealing a predetermined portion including a TAB tape.

【００３０】［実施形態２］次に実施形態２について図
４、図５は参照して説明する。図４は実施形態２におけ
る図１のＡ−Ａ’断面の片側断面図、図５は実施形態２
における図１のＢ−Ｂ’断面の断面図である。基本的な
構成要素は実施形態１と同様であるが、本実施形態では
ＴＡＢテープ６に積層される層が２層であり、電源層８
あるいは接地層９が配線パターン層の下に位置し、層間
接続ライン１１により電気的に接続されている。本実施
形態では電源系の導電金属層が単一層であることを特徴
とし、任意に電源層８あるいは接地層９とを配線パター
ン層との接続により変更が可能となるものである。Second Embodiment Next, a second embodiment will be described with reference to FIGS. FIG. 4 is a one-side cross-sectional view taken along the line AA ′ of FIG. 1 according to the second embodiment, and FIG.
FIG. 2 is a cross-sectional view taken along line BB ′ of FIG. 1. Although the basic components are the same as those of the first embodiment, in this embodiment, two layers are laminated on the TAB tape 6 and the power supply layer 8
Alternatively, the ground layer 9 is located below the wiring pattern layer and is electrically connected by the interlayer connection line 11. The present embodiment is characterized in that the power supply system has a single conductive metal layer, and the power supply layer 8 or the ground layer 9 can be arbitrarily changed by connecting to the wiring pattern layer.

【００３１】これによりチップ３の製品特性に合わせ３
層ＴＡＢテープ、２層ＴＡＢテープとを任意に選択で
き、ＴＡＢテープのコストを引き下げることができコス
トダウンを図ることが可能となる。[0031] Thereby, according to the product characteristics of the chip 3, 3
The layer TAB tape and the two-layer TAB tape can be arbitrarily selected, so that the cost of the TAB tape can be reduced and the cost can be reduced.

【００３２】また図６、図７は第二の実施例に基づき配
線パターン層と電源層あるいは接地層の積層順序を変更
したものである。FIGS. 6 and 7 show a modification of the order of lamination of the wiring pattern layer and the power supply layer or the ground layer based on the second embodiment.

【００３３】本実施形態の半導体装置の製造方法は、リ
ードフレームの半導体素子を固着する面側に絶縁テープ
を貼り付ける工程を少なくとも含むリードフレームを製
造する工程と、リードフレームの絶縁テープのある面側
に半導体素子を固着する工程と、リードフレームのリー
ドと半導体素子上の電極を電気的に接続するＴＡＢリー
ドを有し、信号ライン、電源ライン、接地ラインを有す
る配線パターン層及び電源ラインと接続される電源層又
は接地ラインと接続される接地層とが電気的絶縁材料を
介在して積層される３層の積層構造であるリング状絶縁
性ＴＡＢテープを製造する工程と、リードフレームの半
導体素子を固着しない面側にＴＡＢテープを貼り付ける
工程と、ＴＡＢリードと半導体素子上の電極とを接続す
る工程と、ＴＡＢリードとリードとを接続する工程と、
半導体素子と、リードフレームと、ＴＡＢテープを含む
所定の部分を樹脂封止する工程とを有する。The method of manufacturing a semiconductor device according to the present embodiment includes a step of manufacturing a lead frame including at least a step of attaching an insulating tape to a side of a lead frame to which a semiconductor element is fixed; Fixing a semiconductor element on the side, and having a TAB lead for electrically connecting a lead of a lead frame and an electrode on the semiconductor element, and connecting to a wiring pattern layer having a signal line, a power supply line, a ground line, and a power supply line. Manufacturing a ring-shaped insulating TAB tape having a three-layer structure in which a power supply layer to be connected or a ground line connected to a ground line is stacked with an electrically insulating material interposed therebetween, and a semiconductor element of a lead frame Attaching a TAB tape to a surface on which no TAB is fixed, connecting a TAB lead to an electrode on a semiconductor element, And the step of connecting the over soil and lead,
A step of resin sealing a predetermined portion including the semiconductor element, the lead frame, and the TAB tape;

【００３４】[0034]

【実施例】［実施例１］本発明の実施例１について図面
を参照して説明する。図１は実施形態１による半導体装
置の平面図、図２は図１のＡ−Ａ’断面の片側断面図、
図３は図１のＢ−Ｂ’断面の断面図である。本実施例に
よる半導体装置は、チップ３をリード１の下面に固着す
るための例えばポリイミドテープが選ばれる絶縁テープ
７と、リード１群を有するリードフレームと、前記リー
ド１とチップ３上の電極４とを電気的に接続するＴＡＢ
リード５と、前記ＴＡＢリード５が互いに接触しないよ
うにそれぞれ所定の間隔で保持しているリング状のポリ
イミドフィルムのＴＡＢテープ６とを備える。Embodiment 1 Embodiment 1 of the present invention will be described with reference to the drawings. FIG. 1 is a plan view of a semiconductor device according to the first embodiment, FIG.
FIG. 3 is a cross-sectional view taken along the line BB ′ of FIG. The semiconductor device according to the present embodiment includes an insulating tape 7 made of, for example, a polyimide tape for fixing the chip 3 to the lower surface of the lead 1, a lead frame having a group of leads 1, and an electrode 4 on the lead 1 and the chip 3. TAB that electrically connects to
It comprises a lead 5 and a TAB tape 6 made of a ring-shaped polyimide film which is held at predetermined intervals so that the TAB leads 5 do not contact each other.

【００３５】また、ＴＡＢテープ６は銅箔により製造さ
れる信号ライン、電源ライン、接地ラインを有する配線
パターン層１２と、電源ラインと層間接続ライン１１に
て接続される電源層８と、接地ラインと層間接続ライン
１１にて接続される接地層がポリイミドフィルムを介在
させて３層の積層構造となっている。The TAB tape 6 includes a wiring pattern layer 12 having a signal line, a power supply line, and a ground line made of copper foil, a power supply layer 8 connected to the power supply line by an interlayer connection line 11, a ground line, And a ground layer connected by an interlayer connection line 11 has a three-layer laminated structure with a polyimide film interposed.

【００３６】すなわち、本実施例はＬＯＣ構造を有する
半導体装置のリード１とチップ３上のパッド４との電気
的接続方法を３層構造のＴＡＢテープを用いていること
に特徴があり、各リードの長さを均一にする事ができ、
リードフレーム製造工程、半導体素子製造工程中でのリ
ード変形を防ぎコストダウンが可能となる。また各リー
ド長を均一化することで各リードのインダクタンスを低
下させ、電気ノイズの低減をもたらすことができる。ま
た電源層８、接地層９を取ることで電源系の強化も実現
でき、さらに電気的特性の向上も可能となる。That is, the present embodiment is characterized in that the electrical connection between the leads 1 of the semiconductor device having the LOC structure and the pads 4 on the chip 3 uses a TAB tape having a three-layer structure. Length can be made uniform,
Lead deformation during the lead frame manufacturing process and the semiconductor device manufacturing process can be prevented, and the cost can be reduced. In addition, by making the lengths of the leads uniform, the inductance of each lead can be reduced, thereby reducing electric noise. Further, by taking the power supply layer 8 and the ground layer 9, the power supply system can be strengthened, and the electrical characteristics can be improved.

【００３７】なお実施例ではＴＡＢテープの各層は上か
ら電源層、配線パターン層、接地層と積層されている
が、その積層の順序はこれに限るものではなく、例えば
電源層、接地層、配線パターン層のように、各用途にあ
わせて任意に設定されるものである。In the embodiment, each layer of the TAB tape is laminated from the top with a power supply layer, a wiring pattern layer, and a ground layer. However, the order of the lamination is not limited to this. For example, the power supply layer, the ground layer, the wiring Like a pattern layer, it is arbitrarily set according to each use.

【００３８】［実施例２］次に本発明の実施例２につい
て図４、図５を参照して説明する。基本的な構成要素は
実施例１と同様であるが、本実施例ではＴＡＢテープに
積層される層が２層になっており、その電源層８あるい
は接地層９が配線パターン層の下に位置し、層間接続ラ
イン１１により電気的に接続されている。本実施例では
電源あるいは接地層が単一層であることを特徴とし、任
意に電源層８あるいは接地層９とを配線パターン層との
接続により変更が可能となるものである。Second Embodiment Next, a second embodiment of the present invention will be described with reference to FIGS. Although the basic components are the same as those in the first embodiment, in this embodiment, two layers are laminated on the TAB tape, and the power supply layer 8 or the ground layer 9 is located below the wiring pattern layer. In addition, they are electrically connected by an interlayer connection line 11. The present embodiment is characterized in that the power supply or ground layer is a single layer, and the power supply layer 8 or the ground layer 9 can be arbitrarily changed by connecting to the wiring pattern layer.

【００３９】これによりチップ３の製品特性に合わせ３
層ＴＡＢテープ、２層ＴＡＢテープとを任意に選択で
き、ＴＡＢテープのコストを引き下げることができコス
トダウンを図ることが可能となる。[0039] Thereby, according to the product characteristics of the chip 3, 3
The layer TAB tape and the two-layer TAB tape can be arbitrarily selected, so that the cost of the TAB tape can be reduced and the cost can be reduced.

【００４０】［実施例３］次に、本発明の実施例３につ
いて図６、図７を参照して説明する。図６、図７は実施
例３による半導体装置を示すもので実施例２に基づいて
配線パターン層１２と電源層８あるいは接地層９の積層
順序を変更したものである。実施例２と同様にチップ３
の製品特性に合わせ３層ＴＡＢテープ又は２層ＴＡＢテ
ープを任意に選択でき、ＴＡＢテープのコストを引き下
げることができ、コストダウンを図ることが可能とな
る。Third Embodiment Next, a third embodiment of the present invention will be described with reference to FIGS. 6 and 7 show a semiconductor device according to the third embodiment, in which the stacking order of the wiring pattern layer 12 and the power supply layer 8 or the ground layer 9 is changed based on the second embodiment. Chip 3 as in Example 2
The three-layer TAB tape or the two-layer TAB tape can be arbitrarily selected in accordance with the product characteristics of the above, so that the cost of the TAB tape can be reduced and the cost can be reduced.

【００４１】［実施例４］次に、本発明の実施例４につ
いて図８を参照して説明する。図８は実施例４による半
導体装置の平面図である。基本的な構成要素は実施例１
と同様であるが、チップ３上のパッド４がチップ３の周
辺に配置されており、これに対応してＴＡＢテープ６、
ＴＡＢリード５、リード１、絶縁テープ７の形状が変更
されている。本実施例についても他の実施例と同様に、
各リードの長さを均一にする事によりリード変形の防
止、各リードのインダクタンスの低下を実現し、電気ノ
イズの低減をもたらすことができる。また電源層８、接
地層９を取ることで電源系の強化も実現でき、さらに電
気的特性の向上も可能となる。Fourth Embodiment Next, a fourth embodiment of the present invention will be described with reference to FIG. FIG. 8 is a plan view of a semiconductor device according to the fourth embodiment. The basic components are Example 1.
But the pads 4 on the chip 3 are arranged around the chip 3 and correspondingly the TAB tape 6,
The shapes of the TAB lead 5, the lead 1, and the insulating tape 7 are changed. This embodiment is also similar to the other embodiments,
By making the lengths of the leads uniform, it is possible to prevent the deformation of the leads, reduce the inductance of each lead, and reduce the electric noise. Further, by taking the power supply layer 8 and the ground layer 9, the power supply system can be strengthened, and the electrical characteristics can be improved.

【００４２】なお、本実施例においてもＴＡＢテープの
各層は上から電源層、配線パターン層、接地層と積層さ
れているが、その積層の順序はこれに限るものではな
く、例えば電源層、接地層、配線パターン層のように、
各用途にあわせて任意に設定されるものである。In this embodiment, each layer of the TAB tape is also laminated from the top with a power supply layer, a wiring pattern layer, and a ground layer, but the order of lamination is not limited to this. Like ground layer, wiring pattern layer,
It is set arbitrarily according to each application.

【００４３】また、本実施例でも実施例２および実施例
３に示したように製品の要求製品特性に合わせてＴＡＢ
テープ６の構造が２層とすることも可能である。Also, in this embodiment, as shown in Embodiments 2 and 3, TAB is adjusted according to the required product characteristics of the product.
The structure of the tape 6 may be two layers.

【００４４】なお、以上の実施形態及び実施例において
は、ＴＡＢリードは全て同一の層にあるとしたが、本発
明はこれに限られるものではなく、異なった層からＴＡ
Ｂリードを引き出しても良い。従って、あるＴＡＢリー
ドに接続する層間接続ラインは、１つだでけであること
も生じる。In the above embodiments and examples, the TAB leads are all in the same layer. However, the present invention is not limited to this.
The B lead may be pulled out. Therefore, there may be only one interlayer connection line connected to a certain TAB lead.

【００４５】また、以上の実施形態及び実施例において
は、１つのリードと複数の電極パッドを接続すること、
特に電源又は接地をこのように接続するとしたが、本発
明はこれに限られるものではなく、信号線を複数の層に
跨って接続することも可能である。また、１つのリード
と１つの電極パッドを複数の層を経由して接続する形態
もとりうる。In the above embodiments and examples, one lead is connected to a plurality of electrode pads;
In particular, the power supply or the ground is connected in this way, but the present invention is not limited to this, and the signal line can be connected across a plurality of layers. Further, a form in which one lead and one electrode pad are connected via a plurality of layers can be adopted.

【００４６】[0046]

【発明の効果】以上説明したように本発明によれば、各
リードの長さを均一にする事ができ、リードフレーム製
造工程、半導体素子製造工程中でのリード変形を防ぎコ
ストダウンが可能となる。また各リード長を均一化する
ことで各リードのインダクタンスを低下させ、電気ノイ
ズの低減をもたらすことができる。また電源層、接地層
を取ることで電源系の強化も実現でき、さらに電気的特
性の向上も可能となる。As described above, according to the present invention, the length of each lead can be made uniform, the lead deformation during the lead frame manufacturing process and the semiconductor device manufacturing process can be prevented, and the cost can be reduced. Become. In addition, by making the lengths of the leads uniform, the inductance of each lead can be reduced, thereby reducing electric noise. Further, by taking the power supply layer and the ground layer, the power supply system can be strengthened, and the electrical characteristics can be improved.

【００４７】また、本発明によれば、チップの製品特性
に合わせ３層ＴＡＢテープ、２層ＴＡＢテープとを任意
に選択でき、ＴＡＢテープのコストを引き下げることが
できコストダウンを図ることが可能となる。Further, according to the present invention, a three-layer TAB tape or a two-layer TAB tape can be arbitrarily selected according to the product characteristics of the chip, and the cost of the TAB tape can be reduced and the cost can be reduced. Become.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施形態１及び実施例１による半導体
装置の平面図である。FIG. 1 is a plan view of a semiconductor device according to Embodiment 1 and Example 1 of the present invention.

【図２】本発明の実施形態１及び実施例１による半導体
装置の図１に示すＡ−Ａ′部の断面図である。FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1 of the semiconductor device according to the first embodiment and the first embodiment of the present invention;

【図３】本発明の実施形態１及び実施例１による半導体
装置の図１に示すＢ−Ｂ′部の断面図である。FIG. 3 is a cross-sectional view taken along the line BB ′ of FIG. 1 of the semiconductor device according to Embodiment 1 and Example 1 of the present invention;

【図４】本発明の実施形態２及び実施例２による半導体
装置の図２に対応する平面図である。FIG. 4 is a plan view corresponding to FIG. 2 of a semiconductor device according to a second embodiment and a second embodiment of the present invention;

【図５】本発明の実施形態２及び実施例２による半導体
装置の図３に対応する平面図である。FIG. 5 is a plan view corresponding to FIG. 3 of the semiconductor device according to Embodiment 2 and Example 2 of the present invention;

【図６】本発明の実施３による半導体装置の図２に対応
する平面図である。FIG. 6 is a plan view corresponding to FIG. 2 of a semiconductor device according to a third embodiment of the present invention;

【図７】本発明の実施３による半導体装置の図３に対応
する平面図である。FIG. 7 is a plan view corresponding to FIG. 3 of a semiconductor device according to a third embodiment of the present invention;

【図８】本発明の実施例４による半導体装置の平面図で
ある。FIG. 8 is a plan view of a semiconductor device according to a fourth embodiment of the present invention.

【図９】従来例によるＬＯＣ構造の半導体装置の平面図
である。FIG. 9 is a plan view of a semiconductor device having a LOC structure according to a conventional example.

【図１０】別の従来例によるＬＯＣ構造の半導体装置の
内部構造を示す斜視図である。FIG. 10 is a perspective view showing an internal structure of a semiconductor device having a LOC structure according to another conventional example.

【図１１】従来例による３層ＴＡＢテープを用いた半導
体装置の内部構造を示す断面図である。FIG. 11 is a sectional view showing the internal structure of a semiconductor device using a three-layer TAB tape according to a conventional example.

【符号の説明】[Explanation of symbols]

１，１ａ，１ｂ リード ２ 封止樹脂 ３ 半導体素子（チップ） ４ 電極（パッド） ５ ＴＡＢリード ６ ＴＡＢテープ ７ 絶縁テープ ８ 電源層 ９ 接地層 １０ 絶縁材料 １１ 層間接続ライン １２ ワイヤー １３ ダイパッド １４ 共通リード 1, 1a, 1b lead 2 sealing resin 3 semiconductor element (chip) 4 electrode (pad) 5 TAB lead 6 TAB tape 7 insulating tape 8 power supply layer 9 grounding layer 10 insulating material 11 interlayer connection line 12 wire 13 die pad 14 common lead

Claims (11)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体素子と、該半導体素子の複数の電
極パッドを外部と接続するための複数の第１種のリード
とを備える半導体装置において、 配線パターン又は平面状導電体より成る複数の導電層と
該複数の導電層を互いに絶縁する絶縁層と前記複数の導
電層の異なった層を接続する層間接続ラインと前記複数
の導電層より引き出される複数の第２種のリードとを備
える積層物を更に備え、前記複数の電極パッドの少なく
とも１つと前記複数の第１種のリードの少なくとも１つ
とが前記複数の層と前記層間接続ラインの少なくとも１
つと前記複数の第２種のリードとを介して接続され、前
記積層物と前記第１種のリードは前記半導体素子上に絶
縁物を介して配設されていることを特徴とする半導体装
置。1. A semiconductor device comprising: a semiconductor element; and a plurality of first-type leads for connecting a plurality of electrode pads of the semiconductor element to the outside. A laminate comprising: a layer, an insulating layer that insulates the plurality of conductive layers from each other, an interlayer connection line that connects different layers of the plurality of conductive layers, and a plurality of second-type leads drawn from the plurality of conductive layers. And at least one of the plurality of electrode pads and at least one of the plurality of first type leads are connected to at least one of the plurality of layers and the interlayer connection line.
And a plurality of second-type leads connected to each other, wherein the stacked body and the first-type leads are provided on the semiconductor element via an insulator. 【請求項２】 請求項１に記載の半導体装置において、
前記半導体素子上に前記第１種のリードが絶縁テープを
介して配設され、前記第１種のリード上に前記積層物が
配設されていることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein
A semiconductor device, wherein the first type lead is provided on the semiconductor element via an insulating tape, and the laminate is provided on the first type lead. 【請求項３】 請求項１又は２に記載の半導体装置にお
いて、前記複数の導電層は電源層を含むことを特徴とす
る半導体装置。3. The semiconductor device according to claim 1, wherein the plurality of conductive layers include a power supply layer. 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体装置において、前記複数の導電層は接地層を含む
ことを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein said plurality of conductive layers include a ground layer. 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置において、前記複数の第１種のリードの長さ
が略同一であることを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein said plurality of first-type leads have substantially the same length. 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体装置において、前記積層物の平面形状はリング状
であることを特徴とする半導体装置。6. The semiconductor device according to claim 1, wherein a planar shape of the stacked body is a ring shape. 【請求項７】 請求項１乃至６のいずれか１項に記載の
半導体装置において、前記配線パターンはフィルムによ
り固定されていることを特徴とする半導体装置。7. The semiconductor device according to claim 1, wherein said wiring pattern is fixed by a film. 【請求項８】 半導体素子と、 該半導体素子を固着するための絶縁テープを裏面に有
し、前記半導体素子の上部に配置されるリードを有する
半導体装置用リードフレームと、 前記リードと前記半導体素子上の電極とを電気的に接続
するＴＡＢリードと、 前記ＴＡＢリードが互いに接触しないようにそれぞれ所
定の間隔で固定するリング状の絶縁性ＴＡＢテープと、 を有し、前記ＴＡＢリードにより前記半導体素子の電極
とリードとを電気的に接続するＬＯＣ構造の半導体装置
において、 前記ＴＡＢテープが信号ライン、電源ライン、接地ライ
ンを有する配線パターン層と、前記電源ラインと接続さ
れる電源層と、前記接地ラインと接続される接地層とが
電気的絶縁材料を介在して積層される３層の積層構造と
なっていることを特徴とする半導体装置。8. A semiconductor device lead frame having a semiconductor element, an insulating tape for fixing the semiconductor element on a back surface, and a lead disposed above the semiconductor element, the lead and the semiconductor element A TAB lead for electrically connecting the upper electrode, and a ring-shaped insulating TAB tape fixed at predetermined intervals so that the TAB leads do not come into contact with each other. A semiconductor device having a LOC structure for electrically connecting the electrode and the lead to a wiring pattern layer in which the TAB tape has a signal line, a power line, and a ground line; a power layer connected to the power line; A half-layer structure in which a line and a ground layer connected to each other have a three-layer structure in which an electric insulating material is interposed therebetween. Body apparatus. 【請求項９】 半導体素子と、 該半導体素子を固着するための絶縁テープを裏面に有
し、前記半導体素子の上部に配置されるリードを有する
半導体装置用リードフレームと、 前記リードと前記半導体素子上の電極とを電気的に接続
するＴＡＢリードと、 前記ＴＡＢリードが互いに接触しないようにそれぞれ所
定の間隔で固定するリング状の絶縁性ＴＡＢテープと、 を有し、前記ＴＡＢリードにより前記半導体素子の電極
とリードとを電気的に接続するＬＯＣ構造の半導体装置
において、 前記ＴＡＢテープが信号ライン、電源ライン、接地ライ
ンを有する配線パターン層及び前記電源ラインと接続さ
れる電源層又は前記接地ラインと接続される接地層が電
気的絶縁材料を介在して積層される２層の積層構造とな
っていることを特徴とする半導体装置。9. A semiconductor device lead frame having a semiconductor element, an insulating tape for fixing the semiconductor element on a back surface, and a lead disposed above the semiconductor element, the lead and the semiconductor element A TAB lead for electrically connecting the upper electrode, and a ring-shaped insulating TAB tape fixed at predetermined intervals so that the TAB leads do not come into contact with each other. A semiconductor device having a LOC structure for electrically connecting the electrode and the lead, wherein the TAB tape has a signal line, a power line, a wiring pattern layer having a ground line, and a power layer or the ground line connected to the power line A semi-conductor comprising a two-layer structure in which a ground layer to be connected is laminated with an electrically insulating material interposed therebetween. Apparatus. 【請求項１０】 リードフレームの半導体素子を固着す
る面側に絶縁テープを貼り付ける工程を少なくとも含む
前記リードフレームを製造する工程と、 前記リードフレームの前記絶縁テープのある面側に前記
半導体素子を固着する工程と、 前記リードフレームのリードと前記半導体素子上の電極
を電気的に接続するＴＡＢリードを有し、信号ライン、
電源ライン、接地ラインを有する配線パターン層と、前
記電源ラインと接続される電源層と、前記接地ラインと
接続される接地層とが電気的絶縁材料を介在して積層さ
れる３層の積層構造であるリング状絶縁性ＴＡＢテープ
を製造する工程と、 前記リードフレームの前記半導体素子を固着しない面側
に前記ＴＡＢテープを貼り付ける工程と、 前記ＴＡＢリードと前記半導体素子上の前記電極とを接
続する工程と、 前記ＴＡＢリードと前記リードとを接続する工程と、 前記半導体素子と、前記リードフレームと、前記ＴＡＢ
テープを含む所定の部分を樹脂封止する工程と、 を有することを特徴とする請求項８に記載の半導体装置
の製造方法。10. A step of manufacturing the lead frame including at least a step of attaching an insulating tape to a side of the lead frame to which the semiconductor element is fixed, and mounting the semiconductor element on a side of the lead frame where the insulating tape is located. Fixing, and a TAB lead for electrically connecting the lead of the lead frame and the electrode on the semiconductor element; a signal line;
A three-layer structure in which a wiring pattern layer having a power line and a ground line, a power layer connected to the power line, and a ground layer connected to the ground line are stacked with an electrically insulating material interposed therebetween. A step of manufacturing a ring-shaped insulating TAB tape, a step of attaching the TAB tape to a surface of the lead frame on which the semiconductor element is not fixed, and a step of connecting the TAB lead and the electrode on the semiconductor element. Connecting the TAB lead and the lead; the semiconductor element, the lead frame, and the TAB
The method of manufacturing a semiconductor device according to claim 8, further comprising: sealing a predetermined portion including the tape with a resin. 【請求項１１】 リードフレームの半導体素子を固着す
る面側に絶縁テープを貼り付ける工程を少なくとも含む
前記リードフレームを製造する工程と、 前記リードフレームの前記絶縁テープのある面側に前記
半導体素子を固着する工程と、 前記リードフレームのリードと前記半導体素子上の電極
を電気的に接続するＴＡＢリードを有し、信号ライン、
電源ライン、接地ラインを有する配線パターン層及び前
記電源ラインと接続される電源層又は前記接地ラインと
接続される接地層とが電気的絶縁材料を介在して積層さ
れる２層の積層構造であるリング状絶縁性ＴＡＢテープ
を製造する工程と、 前記リードフレームの前記半導体素子を固着しない面側
に前記ＴＡＢテープを貼り付ける工程と、 前記ＴＡＢリードと前記半導体素子上の前記電極とを接
続する工程と、 前記ＴＡＢリードと前記リードとを接続する工程と、 前記半導体素子と、前記リードフレームと、前記ＴＡＢ
テープを含む所定の部分を樹脂封止する工程と、 を有することを特徴とする請求項９に記載の半導体装置
の製造方法。11. A step of manufacturing the lead frame including at least a step of attaching an insulating tape to a surface of the lead frame to which the semiconductor element is fixed; and mounting the semiconductor element on a side of the lead frame where the insulating tape is provided. Fixing, and a TAB lead for electrically connecting the lead of the lead frame and the electrode on the semiconductor element; a signal line;
It has a two-layer structure in which a power supply line, a wiring pattern layer having a ground line, and a power supply layer connected to the power supply line or a ground layer connected to the ground line are stacked with an electrically insulating material interposed therebetween. A step of manufacturing a ring-shaped insulating TAB tape; a step of attaching the TAB tape to a surface of the lead frame where the semiconductor element is not fixed; and a step of connecting the TAB lead and the electrode on the semiconductor element. Connecting the TAB lead and the lead; the semiconductor element, the lead frame, and the TAB
The method according to claim 9, further comprising: sealing a predetermined portion including the tape with a resin.
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