JP3028818B2 - ディジタル・アナログ変換器 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はディジタル・アナログ変換器に関するもので
あり、更に詳細には複数チャンネル・ディジタル・アナ
ログ変換器に関する。

［発明の技術的背景及びその問題点］ ディジタル・アナログ（D/A）変換器は、周知であ
り、情報を表わすディジタル信号を同じ情報を表わすア
ナログ信号に変換するのに使用される。計測装置では、
D/A変換器は、受信したディジタル信号を、該受信ディ
ジタル信号で表わされた装置機能またはシステム機能を
行うように計測器の内部回路に加えられるアナログ信号
に変換するのに使用される。一つの計測器が複数のD/A
変換器を使用して対応する複数の装置機能を制御するこ
とができる。D/A変換器は現在いろいろな多数の構成お
よび形式で利用することができるが、最新の計測工学は
現在利用できるD/A変換器では満たすことができない一
組の制約と必要条件とを課している。前述のように、一
つの計測器は複数のD/A変換器を使用する必要があるこ
とがある。空間は計測器にとって貴重な場合が甚だ多い
から、必要な複数のD/A変換器が占有する空間は最小限
でなければならない。このため必要な複数のD/A変換器
を複数の個別装置から構成するのではなく単一チップ上
に設置すべきであるという要求事項が生ずる。

計測器の複数のD/A変換器は、異なる変換器は異なる
装置機能を制御することになるから、必ずしも同じ形式
である必要はない。これら機能の或るものは複雑であ
る。他のものは比較的簡単である。第１のD/A変換器は
多数の個別ステップを備えたアナログ出力信号を発生す
ることにより複雑な機能を制御することができる。これ
には出力信号に異なる65536のレベルを発生するために1
6ビットD/A変換器を使用しなければならないことがあ
る。他の変換器は256の異なる振幅を備えた出力信号を
発生するだけでよい。更に他の変換器は「肯定または否
定」あるいは「オン／オフ」の機能のような比較的簡単
な機能を行うことができる。この場合には、１ビット変
換器が適当になる。異なるビット・サイズのデータワー
ドで動作する変換器の必要性からこれまでは異なるA/D
変換装置を使用する必要があった。このため計測器構成
の費用および複雑さが増大する。

現在の最新技術の計測工学では出力電圧や、計測器を
動作させる信号のその他の仕様に関して極端に厳密な公
差が必要である。このためD/A変換器は出力信号の振幅
ばかりでなく信号の持続時間に関しても対応して厳密な
公差を持つ出力信号を発生することが必要である。

多数の異なる形式のD/A変換器を現在利用可能である
が、上記特性要件のすべてを満たすもので利用可能なも
のは皆無である。D/A変換器は主として個別装置として
利用できるが複数の変換器を備えたチップ設置のものと
しては利用できない。１ビット、４ビット、８ビット、
16ビットなどのような異なるデータ・ビット数を含む入
力信号で動作することができるD/A変換器は存在しな
い。

上述に鑑みD/A変換器は周知であり広く使用されてい
るが、最新技術の計測工学で現在利用できる変換器を上
記必要条件のすべてを満たすように使用することが問題
である。

［発明の目的］ 本発明は比較的簡単な回路構成で複数チャンネル・デ
ィジタル・アナログ変換器を提供することを目的とす
る。

［発明の概要］ 本発明は現在の計測工学の要求に合致する多重チャン
ネルD/A変換器を提供することにより上述の問題点を解
決し、技術的進歩を達成している。本発明のD/A変換器
は、異なる変換器が異なるビット数を有するディジタル
入力信号により動作することができるようにして単一チ
ップ上に複数の変換器を実現している。本発明の変換器
は１ワードあたり16データ・ビットのビット容量を持つ
システムについて信号あたり１データ・ビットから信号
あたり16データ・ビットまでのどれでも含むディジタル
信号に応答することができる。必要ならば、更に粒度の
高い変換器が必要な場合およびシステムのハードウェア
がより大きなデータワードを受入れるのに適している場
合、１ワードあたり16データ・ビットを超えて使用する
ことができる。変換器チップが受取る各入力ワードはア
ドレス・ビットとデータ・ビットとを共に備えている。
アドレス・ビットはチャンネル、すなわち、チップ上の
16個の変換器の内の特定の一つ、を指定するのに使用さ
れる。ワードのデータ・ビットはアドレス・ビットによ
り指定された変換器に加えられるべきディジタル信号を
表わす。

本発明のD/A変換器は間接形式のものである。この意
味は変換器がデータ・ビットの２進パターンを受取り、
ビットを処理し、ビットの２進値にしたがって変調され
た一連のパルスから成る出力信号を発生するということ
である。変調された出力パルスは変換器と関連する積分
フィルタに加えられ、その振幅がデータ・ビットの２進
値に等しい多数のステップを備えたアナログ出力信号を
得る。たとえば、１ビットのディジタル信号がチップ上
の第１のD/A変換器により処理され、フィルタのアナロ
グ出力信号が、16データ・ビットを受信するとき、最大
５ボルトの出力を有するシステムについて０と2.5ボル
トとの間で変化することができると仮定する。この場合
には、フィルタの出力信号は２進入力０に対して０ボル
トとなり、２進入力信号１に対して2.5ボルトとなる。1
6ビット・データワードに対して最大５ボルトを有する
システムにおいて１ビット・データワードに対する最大
出力電圧の式は次のとおりである。

他のD/A変換器が16ビット入力信号で動作すれば、最
後に記した変換器と関連するフィルタの出力が65,536の
異なる増進により０と５ボルトとの間を変化する。これ
はステップあたり76.2マイクロボルトに等しい。同様
に、他のD/A変換器が８ビット入力信号で動作すれば、
関連フィルタの出力は各ステップの振幅が19.5312ミリ
ボルトで256の異なるステップで０と4.98ボルトとの間
で変化する。16ビット・データワードに対して最大５ボ
ルトを有するシステムにおいて８ビット・データワード
で利用できる最大出力電圧の式は次のとおりである。

前述の説明は、フィルタが非反転であり、そのゲイン
が１であり、オフセットが無いと仮定している。必要な
らば、他のフィルタを使用することができる。したがっ
て、フィルタからの最大電圧は入力信号のビット数によ
って変る。

変換器のパルス出力信号により比較的簡単で廉価な２
極フィルタを使用することができる。この出力信号は入
力信号のデータ・ビットの２進値によって変る各入力信
号に応じて発生されたパルスの数および／または幅を有
するパルスの流れから構成されている。ワードの最下位
ビット（LSB）（ビット０）だけが１であれば、出力信
号の流れは１ワード期間あたり一つの狭いパルスから構
成される。入力信号が次に高いビットでだけ１（２進数
２）である場合には、出力信号はワード期間あたり二つ
の狭いパルスを備えたものになる。同様に、第３位ビッ
トでだけ１（２進数４）である入力信号は四つの狭いパ
ルスを有する出力信号を発生する。ビット８だけが高い
信号（２進数256）は256個の狭いパルスを有する出力信
号を発生する。換言すれば、０と256との間の範囲の２
進値を有するデータワードを受取ると、受取った２進ワ
ードの低位８ビット（ビット７……０）の２進値に等し
い多数の狭いパルスを有する出力信号を発生する。これ
を「繰返し数変調（レート変調）」と言う。

データ・ビットの２進値が256より大きい入力信号は
繰返し数変調と幅変調との両パルスを備えた出力信号を
発生する。受取ったデータ・ビットの異なる各パターン
から、発生したパターンの数あるいはパターンの幅に関
して独特な複数のパルスを有する出力信号が発生する。
この種の変調は、パルス出力信号を受取りこれをアナロ
グ信号に変換するフィルタに関する要求が少なくなると
いう点で有利である。繰返し数変調だけを行う場合に
は、発生する出力信号は１ビットワードに対して１パル
スから16ビットワードに対して65536パルスまで変る。
この種の変調の短所はフィルタの出力に雑音信号を発生
する可能性がある高周波を含んでいるということであ
る。この変調はまた、統計的に、同じエネルギ・レベル
すなわち振幅を持たない一つ以上のパルスを生ずる可能
性がある。これはフィルタにより発生されるアナログ出
力信号の振幅に影響するので、得られる出力信号は入力
信号により指定された精密な振幅のものではなくなる。
他方、純粋な幅変調を行うと、フィルタは、高周波信号
の場合よりろ波するのが難しい低周波を取扱わなければ
ならなくなる。この低い周波数では本発明の構成の場合
より複雑なあるいはかさばるフィルタが必要になる。本
発明の変換器のディジタル部分に繰返し数・幅・複合変
調を使用すれば、発生した繰返し数・幅・変調パルスを
受信し、これを振幅変調信号に変換する比較的簡単なフ
ィルタを使用することができる。

高品質計測工学では計測器に使用する信号について精
密な公差が必要であることを既に記した。これは本発明
においては精密な電圧を有する出力信号を発生するD/A
変換器を使用することによって達成される。たとえば、
各フィルタの出力信号を精密に０と５ボルトとの間で変
えたい場合には、信号の上の方の振幅５ボルトは数マイ
クロボルト以内で正確でなければならない。０ボルトの
基準が同程度の正確さであることも必要である。これは
フィルタの５ボルトの上限および０ボルトの下限を発生
する電圧を安定にする一つ以上のD/A変換器を使用する
ことによる本発明により達成される。

チップ上の複数の各D/A変換器はデータ・ビット数の
異なるディジタル信号に応じて動作することができる。
たとえば、一つの変換器は１ビット・データ信号を受取
ることにより動作することができる。他の変換器は最大
ビット幅が16のシステムについて、２ビット信号から以
下同様に最大16ビットの信号を受取って動作することが
できる。本発明のこの特徴は複数の同じD/A変換器を備
えた一つのチップを一つの計測器に使用して異なる機能
を行い、各機能を所要機能を達成するのに必要なビット
数だけを備えたデータワードを受取ることにより制御す
ることができる点で有利である。したがって、機能が単
なるオン・オフ機能である場合には、簡単な１ビット・
データワードを第１の変換器に加えて１ビット入力信号
の２進値に応じて振幅が０ボルトか2.5ボルトかの２ス
テップ・アナログ出力信号を発生することができる。同
じチップ上の他の変換器は16ビット・データワードを受
信したことに応じて動作し０と５ボルトとの間に65536
の個別ステップを有する出力アナログ信号を発生してこ
の粒度のアナログ信号を必要とする計測器の機能を制御
することができる。他の変換器は０と16ビットとの間の
他のビット数を有する入力信号を受信したことに応じて
動作することができる。

要約すれば、本発明の複数チャンネル変換器は高品質
計測工学の要求に合致する。この変換器は一つのチップ
上に16の異なる変換器を備え、その各々は複数のアドレ
ス・ビットと一つ以上のデータ・ビットとを有するデー
タワードを受取ったことに応じて動作する。ワードの中
のデータ・ビットの数は、ワードにより制御されるシス
テム機能と変換器が発生する出力信号に必要な粒度とに
よって決まる。チップ上の異なる変換器はデータ・ビッ
ト数の異なる入力ワードを受取ったことに応じて動作す
ることができる。これにより異なるD/A変換器を、受信
する入力信号のビット幅にしたがって注文選択する必要
が無くなる。

［発明の実施例］ 第１図の説明 第１図はディジタル回路101、出力電圧安定器102−
０、および出力フィルタ102−１〜102−15から構成され
る本発明の複数のチャンネルD/A変換器を示す。ディジ
タル回路101は論理回路103と、104−０〜104−15と記し
た16区画を備えたインターフェース104とから成る。

信号源116〜119は、それぞれ、導体121〜124を通して
信号をそれぞれ論理回路103の入力に加える。要素116は
リフレッシュ・クロック信号（DACCLK）を導体121に加
える。要素117はアドレス・ビットとデータ・ビットと
を備えたデータワードを導体122に加える。要素118はデ
ータ・ラッチ信号（DL^＊）を導体123に加え、要素119は
データ・ロード・クロック信号（DCLK）を導体124に加
える。

第２図、第３図、および第４図は要素117が発生して
順次リード122に加える形式のデータワードを示してい
る。これは第２図にワードW0、W1、W2、W3などにより示
してある。第２図のワードは第３図および第４図に示す
ようなビット・パターンを備えることできる。第３図は
16データ・ビットを備えたワードのビット・パターンを
示す。第４図は１データ・ビットを備えたワードのビッ
ト・パターンを示す。第３図のワードは四つのアドレス
・ビットA0、A1、A2、およびA3とこれに続くD0〜D15と
記した16個のデータ・ビットとを備えている。第４図は
四つのアドレス・ビットとD15と記した一つのデータ・
ビットとを備えた１ビット・データワードを示してい
る。異なるデータ数を備えた他のワードはリード122に
加えることができるが、図示しないデータワードのデー
タ・ビットの可能な範囲は２から15まで延びている。ワ
ードの中のビット数はワードによって制御されるシステ
ム機能によって決まる。先に記したとおり、比較的簡単
なオン・オフ機能は第４図の１ビット・データワードに
より制御することができるが、複雑な機能は第３図の16
ビットのデータワードにより制御することができる。

第２図に示すように順次に受信されるワードは互いに
機能的関係を持っている必要はない。たとえば、ワード
W0はワードのＡアドレス・ビットの値にしたがって本発
明のD/A変換器の16チャンネルの内のどの一つにも伝え
ることができる。ワードW1はW0が持っていると同じアド
レスを持つことができ、次に同じ変換器チャンネルに伝
えられる。代りとして、ワードW1を他の15チャンネルの
どれにも伝えることができる。ワードW2はワードW0また
はワードW1と同じチャンネルに伝えることができ、ある
いは異なるチャンネルに伝えることができる。同様に、
第２図のワードはすべて同じ変換器チャンネルに伝える
ことができるが、この場合、それらのワードは同じアド
レス・ビットを備えている。代りとして、これらのワー
ドをすべて異なるチャンネルに伝えることができ、この
場合、それぞれは異なるアドレス・ビットを備えること
になる。要するに、要素117により発生される複数のワ
ードと導体122を通して論理回路103に加えられ複数のワ
ードの間には必要な関係は存在しない。

論理回路103は、受取ったワードの四つのＡビットに
より規定することができる、可能な16のアドレスに一つ
づつ、16の区画を備えている。ワードのアドレスとデー
タ・ビットとは、導体124に加えられるデータ・ロード
・クロック信号（DCLK）の制御の下に論理回路103によ
り、１ビットづつ順次に共通シフトレジスタに入れられ
る。ワードのすべてのビットがシフトレジスタに入って
しまったら、データ・ビットはアドレス・ビットの制御
の下に、導体123に乗っているラッチ信号（DL^＊）によ
りラッチの該当する区画にラッチされる。

ラッチに格納されるデータ・ビットは２進から繰返し
数・幅・複合変調パルス信号に変換され、導体125を通
ってインターフェース104に加えられる。インターフェ
ース104には16の区画があり、その各々は論理回路103の
区画の一つと関連している。したがって、インターフェ
ース区画104−０はＡビットに対する０のアドレスによ
り規定される回路103の区画と関連する。インターフェ
ース区画104−15は２進値15を有するアドレス・ビット
により規定される回路103の区画と関連する。インター
フェース104の１区画に加えられる繰返し数・幅・変調
信号は、要素102−０〜102−15の対応する一つに延びて
いる出力リード106−０〜106−15の対応する一つを通っ
てインターフェースから加えられる。フィルタ要素102
−１〜102−15の各々は関連する経路106−の繰返し数・
幅・変調信号をろ波し、このような各信号を対応するア
ナログ出力信号に変換する。フィルタ102−１〜102−15
により発生した出力信号は出力導体113−１〜113−15の
関連する一つに加えられる。

要素102−０は出力電圧安定器であって、径路106−０
の繰返し数・幅・変調信号を受取り、これを使用して径
路113−０によりインターフェース104の上側の入力に加
えられる＋Ｖ電位の値を制御する。径路106−０の信号
はポテンショメータ126の上側の入力に加えられる。ポ
テンショメータのタップ127は信号をRC回路128および12
9を通して比較器107の下側の入力まで延びている。比較
器107の上側入力111は精密な電圧基準信号（VREF）を受
取る。VREFは＋１ボルトと＋４ボルトの間の範囲に入る
ことができる一定電圧基準である。比較器107はその径
路113−０上の出力をほぼ＋５ボルトに保持する。ダイ
オードD1およびD2は径路113−０の電位がいずれかの方
向に回路の最初のパワーアップ時にダイオードの降下以
上に５ボルトから異なることのないようにするクランプ
である。

システムを初期設定するセットアップ時に、ポテンシ
ョメータのタップ127は、径路113−１に乗っている出力
が16個のデータ・ビットがすべて１であるワードが論理
回路103のチャンネル０と１との双方に加えられるとき
は必ず精密に５ボルトであるように調節される。この全
部が１の信号がチャンネル０と１とに加えられると繰返
し数・幅・複合変調出力信号が発生し、これは径路125
によりインターフェース104の区画104−０および104−
１に加えられる。そこから、信号は径路106−０を通っ
て、そのスライダ127が出力113−０が約５ボルトになる
ように調節されているポテンショメータ126の最上部に
加えられる。リード113−０に乗っている＋Ｖ信号は、
フィルタ102−１〜102−15に加えられるパルス信号が精
密に既知の値を持ち、したがって、フィルタの113−１
〜113−15のアナログ出力信号の最大値を精密に決める
ことが出来るようにするために何時でも精密に調整され
ていることが重要である。全部が１の信号がチャンネル
１に加えられると径路113−１にかかっている電圧が５
ボルトであることを確認する測定を行うことができる。
これについては後に更に詳細に説明する。

第１図の機能を部分的に要約すれば、連続する入力ワ
ードがリード122に加えられる。各ワードのデータ・ビ
ットは各ワードのＡアドレス・ビットの制御下で論理回
路103の適切な区画に向けられる。各ワードのデータ・
ビットは論理回路103により繰返し数・幅・変調パルス
信号に変換され、インターフェース104の関連区画を通
して導体106−０〜106−15の関連する一つに伝えられ
る。繰返し数・幅・変調パルスは径路106−０を通って
出力電圧安定器102−０に、または径路106−１〜106−1
5を通ってフィルタ102−１〜102−15の一つに加えられ
る。フィルタが受取った信号は径路122により受け取ら
れた関連ワードの２進値を表すアナログ信号に変換され
る。径路113−１〜113−15に乗っている信号は受取った
各データワードと関連するシステム機能を行う。径路10
6−０に加えられた信号はインターフェース104への＋Ｖ
入力電圧を安定化する。この電圧はほぼ５ボルトに保持
されるのでフィルタへの入力信号とフィルタが発生した
出力信号とは精密に制御された値に保持される。

径路113−に乗っている信号はフィルタ102−１〜102
−15の出力で０と５ボルトとの間で変わることができる
と仮定する。また16データ・ビットのすべてが１である
ワードを受取るものと仮定する。このワードは論理回路
103の該当する区画に入れられ、これらの回路により処
理され、インターフェース104に加えられ、径路106−に
繰返し数・幅・変調信号として現れる。この信号は変調
信号を積分して一定振幅５ボルトのアナログ出力信号を
発生する関連フィルタ102−により受取られる。この５
ボルトの信号はその16データ・ビットのそれぞれが１で
ある径路122に乗っている受信ワードに対するフィルタ
の最大出力である。すべがの０の受信ワードを受取った
場合には、フィルタ102−は振幅が０ボルトの出力信号
を発生する。そのデータ・ビットが０とすべて１との間
の２進値を有する他のワードを受取るとこれら他のワー
ドの受取られたデータ・ビットの値を表すアナログ出力
信号を発生する。

第１図の左側は信号を導体121−124に加える信号源11
6〜119を示す。要素116−119は分離した要素として示し
てあるが、これらの要素は、望むなら、プログラム制御
の下に動作して導体121〜124が必要とする信号のすべて
を発生するマイクロプロセッサを備えることができる。
第１図は簡単のためおよび発明を理解しやすくするため
分離した装置として表示してある。本発明は要素116〜1
19のすべての機能を行う一つのプログラム制御指導マイ
クロプロセッサを使用して実用化することができること
を理解すべきである。

第５図の説明 第５図は第１図の論理回路103とインターフェース104
との更に詳細な細目を示している。入力導体121〜124は
第５図の左側に示してある。これら導体は第１図と関連
して説明したように同じ信号を論理回路103に加える。
データ・リフレッシュ・クロック信号（DACCLK）は導体
121を通して16ビット２進カウンタ504に加えられる。DA
TAワードは導体122を通ってシフトレジスタ501の上側入
力に加えられる。データ・ロード・クロック信号（DCL
K）は導体124を通ってシフトレジスタ501の左下入力に
加えられる。データ・ラッチ信号（DL^＊）は導体123を
通してシフトレジスタ501の下側入力に加えられる。デ
ータ・ラッチ信号は導体123を通って４から16のアドレ
ス復号器509の左入力にも加えられる。

論理回路103は更に16区画の16ビット・データ・ラッ
チ514、16区画の16ビット修正２進速度乗算器（BRM）51
6、および16個のフリップ・フロップ517を備えている。
これら回路の機能については後に詳細に説明する。

第３図及び第４図に示す形式のデータワードは導体12
2を通してシフトレジスタ501の上左入力に加えられる。
データ・ロード・クロック信号（DCLK）はワードの各ビ
ットが径路122を通ってシフトレジスタ501の左下入力に
加えられるようにして径路124に加えられる。各DCLK信
号は導体122により同時に受信されるビットをシフトレ
ジスタ501に記録する。

第９図はDATAパルスとDCLKパルスとの関係を示す。デ
ータ・パルスは第９図の線902の上に、DCLKパルスは線9
01の上に示してある。線902の上のデータ・パルスはパ
ルスにより表されるデータ・ビットが２進数の１である
か０であるかにより正に向かうか負に向かう。データ・
パルスの持続時間は最小25ナノ秒である。線901の上のD
CLKパルス・データ・クロックは少なくとも10ナノ秒だ
けデータ・パルスに先行する。DFCLKパルスの立上がり
縁は関連するデータ・パルスを直列にシフトレジスタ50
1に移行させる。

線901の上で、DCLKパルスは時刻t0で負の遷移を有し
ている。データ・パルスはパルスにより表されるビット
値に応じて時刻t1で正または負の遷移を有することがで
きる。DCLKパルスは時刻t2で立上がり遷移を備えてお
り、これは線902の上の関連するデータ・パルスをシフ
トレジスタ501に記録する。プロセスは反復し、次のDCL
Kパルスが第９図の次の時刻t0で負の遷移を行い、次のt
2の時刻で正の遷移を行い、これは線902上の次のパルス
をクロックする。

線902に乗っている最も左のデータ・パルスは受信デ
ータワードの最初のビットであると仮定することができ
る。この場合には、それはワードの最下位ビット（LS
B）である。これはLSBデータ・ビットである。

DCLKパルスの最高クロック速度は20メガヘルツであ
り、デューティ・サイクルは50％である。DCLKパルスは
ビットが径路122に加えられるときに限り発生される。D
CLK信号はワードのすべてのビットがレジスタ501に移さ
れてからは高い状態になっている。これを第10図の線10
01により示す。移入されたワードの最後のビットはアド
レスの最上位ピット（MSB）である。シフトレジスタ501
はシフトレジスタの各読出しの後ではクリアされるか
ら、16未満のデータ・ビットを使用して受信データワー
ドを表すことができる。第５図の回路はＮビットのディ
ジタル・アナログ変換器として動作する。ただし、Ｎは
１ワードに対して16未満のデータ・ビットが受信される
場合、16以下である。ワードのデータ・フィールドのMS
Bの後には第３図および第４図に示すように必ず四つの
Ａアドレス・ビットが続く。

第10図は線1001の上のDCLKパルス、線1002の上のワー
ドの最後に受信されたビット（アドレスのMSB）、およ
び線1003の上のDL^＊（データ・ラッチ・イネーブル）パ
ルスの間の関係を示している。線1001の上のDCLKパルス
は時刻t0で負に向かう遷移を持っている。線1002の上の
最後に受信されたビット（MSBアドレス・ビット）は時
刻t1にその最初の繊維を持っている。時刻t2で、DCLKパ
ルスの正に向かう遷移が線1002の上のビットをシフトレ
ジスタ501に記録する。線1003の上のDL^＊パルスは時刻t
2より約25ナノ秒後の時刻taに負に向かう遷移を備えて
いる。時刻tbでのDL^＊パルスの正に向かう遷移はシフト
レジスタの読出しを行わせ、このとき、シフトレジスタ
内にあるビットが径路507および508を通って並列に加え
られる。径路507は四つのＡ−アドレス・ビットを受け
取る。径路508はＤ−データ・ビットを受取る。16個の
データ・ビットを有する受信ワードの場合、径路508は1
6個の並列データ・ビットを受信する。

四つのＡ−アドレス・ビットは径路507を通って復号
器509に加えられ、復号器509は16の内１個の出力信号を
発生してシフトレジスタ501からのデータ・ビットを入
れるべきラッチ514の区画と関連する径路513を備えた16
内の一つの導体を作動させる。径路513のこの一つの導
体の作動と同時に、シフトレジスタ501の中のデータ・
ビットが径路508を通ってラッチ514の16区画全部の入力
に加えられる。ただし、ラッチ514の、径路508の上のデ
ータ・ビットを登録するラッチ514の区画だけは径路507
の上のアドレス・ビットにより規定される一つの区画で
ある。

時刻tbにおける線103および1101の上のDL^＊信号の立
上がり縁はシフトレジスタ501がDCLKパルスの次の立下
り縁でクリアされる準備をする。DL^＊信号はワードのデ
ータ・ビットが時刻tbにシフトレジスタ501から読出さ
れてからは第11図に示すように高い状態になっている。
正常動作では、DL^＊信号とDCLK信号とは決して同時に低
くなることはない。線1003と線1101との上のDL^＊信号の
最小幅は25ナノ秒である。シフトレジスタのリセットが
その後で時刻t0に線1102の上のDCLK信号の立下り縁によ
り行われる。これは次のワードのLSBが径路122を通して
受取られたとき行われる。

第５図の回路のデータ・ローディング動作を要約すれ
ば、データワードが直列の系で径路122を通って受信さ
れ、径路124に乗っているDCLKパルスの制御の下にシフ
トレジスタ501に入れられる。ワードのビットが続いて
径路123に加えられるDL^＊信号によりシフトレジスタか
ら並列に読出される。これにより読出されたデータ・ビ
ットが復号器509とワードの四つのアドレス・ビットと
の制御の下にラッチ514の区画の一つに入る。

データ・ラッチ514の区画に格納されている情報は区
画によりその関連出力径路518を通って16ビットの修正B
RM（２進レート乗算器）516のその関連区画に連続して
加えられる。BRM516はラッチ514の各16区画とは別に一
つの区画を備えている。第８図はBRM516の区画の更に詳
細な細目で示している。BRM516には16区画あるので、BR
M516全体は第８図に示す形式の16個の別個の回路を備え
ている。

第８図の説明 第８図の回路は上部および下部に分割し、下部はゲー
ト87が最上部でゲート150が最下部になる複数のORゲー
トから成るようにすることができる。上部は二つの振幅
比較器801と802とから構成される。この比較器は機能的
にはテキサス・インスツルメント社のSN5485形式および
SN7485形式の装置と同じである。ラッチ514からの径路5
18の上位の８ビット・ビット（D8からD15まで）は振幅
比較器に加えられる。径路518上の最下位８データ・ビ
ットの＊、すなわち否定（D0＊からD7＊まで）は第８図
の左下部分にあるORゲートに印加される。これらORゲー
トはまた径路512を通してBRMイネーブル発生器505が発
生する上位８イネーブル・パルス（E8からE15まで）を
受取る。振幅比較器801および802は径路512により下位
８イネーブル・ビット（E0からE7まで）を受取る。振幅
比較器の出力はゲート85と86とに加えられる。第８図の
下半分のゲートの出力は導体807を通してORゲート86の
下側入力に加えられる。

第８図のBRM回路は径路518によりラッチ514からのデ
ータ・ビットと径路512によるBRMイネーブル発生器505
からのイネーブル・ビットとを同時に受信したことに応
答する。応答時、BRM回路は繰返し数・幅・複合変調パ
ルス信号を発生し、これが519に加えられる。この信号
はラッチ514からの径路518に乗っているデータ・ビット
の２進値にしたがって変調される。この信号の詳細につ
いては後に説明する。

第６図および第７図の説明 第６図および第７図は16ビット２進カウンタ504とBRM
イネーブル発生器505とを一層詳細に示している。リフ
レッシュ・クロック信号DACCLKは第６図の径路121を通
して受信され、マスター・スレーブ・フリップ・フロッ
プとすることができる要素604により1/2で分割される。
要素604はデューティ・サイクルが精密に50％のＱおよ
びＱ^＊出力信号を発生する。径路511の上のDACCLK^＊/2
信号は要素604のＱ^＊出力である。DACCLK/2はＱ出力で
あり、径路602を通って計数パルスとして同期16ビット
２進カウンタ504の各部（B0………B15）のＣ（クロッ
ク）入力に加えられる。これらカウンタ部の出力は第６
図および第７図の導体COからC15、およびC8^＊からC15^＊
の関連する一つにそれぞれ接続されている。径路C0〜C7
上の信号は直接、径路E0〜E7に伝えられる。径路C8〜C1
5上の信号は第７図の一つ以上のゲートを通って径路E8
〜E15に伝えられる。径路E0〜E15は径路512Aおよび512B
を構成し、これを通ってBRMイネーブル発生器505からB.
RM要素516の入力まで延びている。第６図及び第７図の
回路からのイネーブル・パルスの16個全部は修正BRM516
の各区画に加えられる。第８図の回路は径路512上のイ
ネーブル信号と径路518上のラッチ514からのデータ・ビ
ットとの同時受信に応答し、径路122上で受信されその
後ラッチ514に格納されるワードのデータ・ビットの２
進値を表す繰返し数・幅・変調出力信号を発生する。

イネーブル信号を導体E0〜E15に発生する際、16ビッ
ト同時２進カウンタ504は径路602上のDACCLK/2信号に応
答し、その動作状態を通じて順次進行する。これは16ビ
ットのカウンタであるから、65536の異なる動作状態が
存在する。第６図の左側の区画B0は最下位カウンタ・ビ
ットの位置である。区画B15は最上位ビットの位置であ
る。カウンタの出力は第６図の導体C0〜C7と第７図の導
体C8〜C15に加えられる他、第７図の導体C8^＊〜C15^＊に
も加えられる。導体C0〜C7は直接導体E0〜E7に延びてい
ると共に径路512A及び512を通って第８図のBRM要素のE0
〜E7入力に延びている。導体C8〜C15およびC8^＊〜C15^＊
は第７図に示す各種ゲートまで延びている。ゲートG8〜
G15の出力はE8〜E15を通しておよび径路512Bおよび512
を通して第８図のBMR要素516の対応する入力に加えられ
る。

カウンタ504が動作すると第８図のBRM要素516に必要
なイネーブル信号を発生して繰返し数・幅・複合変調信
号を径路519に発生する。径路519の上の信号は径路122
により受信されたワードのデータ・ビットの２進値の繰
返し数・幅・変調表現である。この繰返し数・幅・変調
信号は次にこれを、たとえば計器のような使用装置を制
御するのに使用されるアナログ信号の変換するフィルタ
に加えられる。

カウンタ504およびBRMイネーブル発生器505の動作は
第６図および第７図のＥ導体に乗っている信号間のブー
ル関数とカウンタ504の各部の対応する状態とを示す以
下の表を参照することにより最も良く理解することがで
きる。第６図及び第７図の或る他の所定のリードの状態
を示してある。

第８図のBRM516は第１表に示す特徴を有するＥイネー
ブル信号を受けて第８図のｄ入力で受取ったデータ・ビ
ットの制御の下にその出力リード519に繰返し数・幅・
変調信号を発生する。径路125上の信号は他の所で述べ
たように要素516、505、および504による精密な遅れに
は依存しない。

第８図の出力導体はゲート84が最も上のゲートである
ORゲートの欄にＡ、Ｂ、Ｄ、Ｅ、Ｆ、Ｈ、Ｉ、およびＪ
と記してある。これら導体はNANDゲート81、82、および
83まで延びており、これらゲートの出力は出力がＬと記
されているORゲート84の入力まで延びていてＫ、Ｇ、お
よびＣと記してある。第８図の下の部分にあるこれらゲ
ートの動作は次の第２表に示すブール式で最も良く特徴
づけることができる。これらゲートは径路519上の信号
の繰返し数変調部分を発生する。

比較器801および802はイネーブル信号とデータ・ビッ
トを受信と、経路519に乗っている信号の幅変調の部分
に寄与する。各比較器はそのＡ入力の信号がそのＢの入
力の信号に等しいか、それより高いか、あるいは低いか
を確認することにより動作する。比較器の機能は次の第
３表により最も良く表すことができる。第３表の最上部
はＡ信号が入力A0〜A3の４ビットのディジタル語に等し
いことを示している。また第３表で、Ｂは入力B0〜B3の
４ビットのディジタル語に等しい。ビットA3はＡビット
の最上位であり、B3はＢビット最上位である。

ＡがＢより大きいとき、比較器のQA出力は１であり、
QB出力は０であり、QAB出力は０である。関数ＡがＢよ
り小さいとき、QA出力は０であり、QB出力は１であり、
QAB出力は０である。関数Ａが関数Ｂと等しいとき、QA
出力は０であり、QB出力は０であり、QAB出力は１であ
る。第３表に示す関数は比較器802に適用される。

第４表は比較器801に加えられたｄ信号とＥ信号との
他に比較器が発生した出力信号との間の関数を示してい
る。

第５表は比較器801に対して示された関係を示す。

経路519に乗っているBRM出力信号の式を第５表の下部
に示す。この信号の二つの比較器の出力と経路807の信
号Ｌの値との関数である。この式から入力信号のどんな
組合せに対する出力信号の値をも求めることができる。

経路519に乗る出力パルスの最大数は経路122上で受信
されたワードあたり256である。ワードの周期、Ｔ（ワ
ード）はカウンタ504が2¹⁶DACCLK/2パルスを計数するの
に必要な時間である。経路121のDACCLKクロックは要素6
04により２で割られているので である。

経路121の上で20MHzのDACCLKを有する16ビットのD/A
変換されたワードの周期は である。

第５表におけるBRM出力信号の式により経路519に乗っ
ている波形をＤデータ・ビットとＥイネーブル・ビット
との適正な値を挿入することにより求めることができ
る。ラッチ514に入っている２進ワードのＤデータ・ビ
ットを表す経路519の上のパルス変調信号は「一発」瞬
時的には求めることができない。どちらかといえばそれ
は２進レート乗算器のワード周期全体に対してパルス変
調信号の０または１の値を決めることにより求めなけれ
ばならない。このワード周期は16段のカウンタ504をそ
の65,536個の位置すべてを通じてシーケンスするのにか
かる時間により定義される。したがって、ラッチ514に
入っている２進ワードから生ずる経路519の上のパルス
・パターンを規定するには、２進ワードのＤデータ・ビ
ットの値を第５表のBRM出力の式に入れ、次いでカウン
タ504の65,536位置の各一つに対するＥイテーブルビッ
トの適切な値を入れなければならない。Ｅイネーブル・
ビットの65,536の異なるパターンの各々に対するBRM出
力は０または１の値を求めることにより、ラッチ514の
中に所定の２進ワードが存在することに応じて２進レー
ト乗算器が発生するパルス・パターンを求めることがで
きる。

第12図は20MHzのDACCLK信号に使用し、データの16ビ
ットを完全に使用したとき、経路122に異なるデータ入
力がある場合の経路519に現れるパルス出力の幾つかを
示す。ワードのｄデータ・ビット16個がすべてLOWであ
る場合、BRM516は経路519（第12図には示してない）に
パルスを出力しない。LSBデータ・ビット（d0）だけがH
IGH（第12図の線1201）のとき、BRM516は経路519に5V、
100ナノ秒のパルスをＴ（ワード）期間あたり一つ出力
する。データ・ビットd1だけが高い（線1202）とき、BR
M516はＴ（ワード）期間あたり5V、100ナノ秒のパルス
を二つ出力する。

各データLSBが大きくなるとき、BRM516はデータ・ビ
ットd8だけがHIGHになるまでＴ（ワード）期間あたり別
に一つの100ナノ秒のパルスを出力する。データ・ビッ
トd8だけが高（線1203）であるとき、BRM516はＴ（ワー
ド）期間あたり256個の100ナノ秒パルス（最大数のパル
ス）を出力する。データ・ビットd8とd0とだけがHIGH
（線1204）であるとき、BRM516はＴ（ワード）期間あた
り255個の100ナノ秒パルスと１個の200ナノ秒パルスと
を出力する。

入力データの２進値が増加するにつれて、256個のBRM
出力パルスの一つが入力データLSBが大きくなるごとに1
00ナノ秒広くなる。ビットD15だけがHIGH（線1205）で
あるとき、BRM516はＴ（ワード）期間あたり5V、12800
ナノ秒のパルスを256個出力する。これはあの50％デュ
ーティ・サイクルのパルス出力である。d0からd15まで
の入力データ・ビットがすべてHIGH（線1206）であると
き、BRM516はＴ（ワード）期間をあたり一つの6.5535ミ
リ秒のパルスを出力する。

次の第６表は経路122で受信した低および高のデータ
・ビットの幾つかの組合せについて導体519に乗る出力
信号を更に例示している。

第12図および第６表は入力導体122に加えられたデー
タ・ビットの各種パターンを受信したことに応じて経路
519に現れるパルス波形の特徴を示すものである。第12
図または第６表に示してないビット・パターンについて
（16ビットのデータを使用するとき）パルス・パターン
を得るのに使用する一般的規則は入力データ・ビットの
LSB値がd8だけが高い状態からd8〜d15が高い状態になる
まで１づつ増大するごとに一つのパルスのパルス幅が10
0ナノ秒だけ増大するということである。それで、第６
表を参照して、データ・ビットd8だけが高ければ100ナ
ノ秒の幅の出力パルス256個を生ずることが特に示され
ている。表の次の記載事項はデータ・ビットd0とd8とだ
けが高いとき、出力パルス・パターンが100ナノ秒パル
ス255個と200ナノ秒幅のパルス１個とから構成されてい
ることを示している。２進LSB値が更に１だけ増大する
とビットd1とd8とだけが高くなり、100ナノ秒のパルス2
54個と200ナノ秒幅のパルス２個とを発生する。同様
に、２進LSB値が１増加すると発生するパルス・パター
ンではLSBが１増加するごとに、100ナノ秒のパルスが一
つ少なくなり、200ナノ秒のパルスが一つ多くなる。こ
れはビットd9だけが高くなるようにビット値が増大する
まで行われる。そうなった時点で、第６表に示すよう
に、出力は200ナノ秒幅のパルス256個になる。同様な解
析により、および上に限定した関係を理解することによ
り、第６表に特別に示したものの範囲を外れるデータ・
ビット入力の他の組合せについて出力パルス・パターン
を同様に得ることができる。

第６表の最後の記載事項はすべてのデータ・ビットが
高であるとき、出力パルス・パターンは5V、6553500ナ
ノ秒幅のパルス一つから成ることを示している。こは第
12図の線1206にも示してある。全部のデータ・ビットが
高い状態から減少することに応じて発生する出力パルス
・パターンはLSBカウントが一つ減少すれば100NSの負の
スロットと結果として生ずる別のパルスとが出力の流れ
に追加されるという規則を用いて求めることができる。
したがって、全データ・ビットが高い状態から1LSB減少
する発生する出力の流れはその各々が3276700ナノ秒の
幅を持つ５ボルトの出力パルスから構成される。更に１
減少すると別の負の100NSスロットとそれぞれの幅が163
8300ナノ秒幅の５ボルトの出力パルス２個と327670ns幅
の５ボルトのパルス１個とが発生する。更に値が減少す
るごとに100ナノ秒の負のスロットと別のパルスとが出
力の流れに加わる。経路519に現れるパルス・パターン
は先に記したブール式または経路519の第８図のBRM要素
のNORゲート86における出力を用いて数学的に求めるこ
ともできる。

以下は２進レート乗算器の動作をｍデータ・ビットが
繰返し数変調され、ｎ−ｍデータ・ビット（０＜ｍ＜
ｎ）が幅変調されるｎビット・データ・システムについ
て要約したものである。データ・ビットd0〜ｄ（ｍ−
１）は繰返し数変調を与え、データ・ビットd0〜ｄ（ｎ
−１）は幅変調を与える。イネーブル・ビットE0〜Ｅ
（ｎ−１）は２進繰返し数変調器イネーブル発生器によ
り発生される。イネーブル・ビットＥ（ｎ−１）からＥ
（ｎ−ｍ）まではデータ・ビットd0〜ｄ（ｍ−１）を繰
返し数変調するのに使用される。イネーブル・ビットＥ
（ｎ−１）は２進繰返し数変調器でデータ・ビットd0^＊
と組合わされて出力ワードで発生する頻度が最も少ない
出力繰返し数変調パルスを発生する。イネーブル・ビッ
トＥ（ｎ−２）は２進繰返し数変調器でデータ・ビット
d1^＊と組合わされて出力ワードで発生する頻度が次に少
ない出力繰返し数変調パルスを発生する。このプロセス
は以下のように、 Ｅ（ｎ−３）がd2^＊と組合わされ、 Ｅ（ｎ−４）がd3^＊と組合わされ、 Ｅ（ｎ−５）がd4^＊と組合わされ、 イネーブル・ビットＥ（ｎ−ｍ）が２進繰返し数変調器
でデータ・ビットｄ（ｍ−１）と組合わされて出力ワー
ドでは最も頻繁に発生する出力繰返し数変調パルスを発
生するまで、継続する。

イネーブルワード はデータワード と比較されて、データ・ビット により幅変調を与える２進の大きさである。イネーブル
ワード はデータワード と比較されてデータ・ビット により幅変調を与える２進の大きさである。

データワードがすべて比較される各イネーブルワード
より小さいと、幅変調は起こらない。データワードがす
べて比較されるイネーブルワードより大きいと、最大幅
変調が発生する。データ・ビットdmだけが（データ・ビ
ットdmからｄ（ｎ−１）までの一つ）イネーブル・ビッ
トE0より大きいときは、最大幅変調が発生する。データ
ワードの２進の大きさをイネーブルワードと比較する他
のすべての場合には中間の幅変調が発生する。

幅変調について要約すると、経路519の上のBRM出力は
ｄ（ｎ−１）ｄ（ｎ−２）ｄ（ｎ−３）……dm＞Ｅ（ｎ
−ｍ−１）Ｅ（ｎ−ｍ−２）Ｅ（ｎ−ｍ−３）……E0の
とき高い。

第５図で、BRM要素516の各区画の出力はDQフリップ・
フロップ517の対応する区画を通して経路511のDACCLK^＊
/2パルスにより計時される。DQフリップ・フロップ517
は各フリップ・フロップのＤ入力の状態が、経路511の
立上り縁クロック信号がフリップ・フロップのＣ入力に
加えられるときは何時でもそのＱ出力に記録されるとい
うクロック形式のものである。経路511の上のクロック
信号は精密な50％デューティ・サイクルを備えている。
これは必要なことではないが、最大なディジタル信号処
理時間を与える。これらDQフリップ・フロップは出力パ
ルスの非常に精密な出力幅制御を行う。

上述の関係のとき、BRM516の区画はその関連の出力導
体519を通してフリップ・フロップ517のその関係区画の
Ｄ入力に直列パルスの流れを加える。流れのパルスはフ
リップ・フロップを通してフリップ・フロップのＣ入力
の立上り縁クロック信号により開閉される。フリップ・
フロップのＱ^＊出力は関連導体125に加えられる出力と
して使用される。フリップ・フロップ517の別の各区画
は経路125にＱ^＊出力信号を発生するインターフェース
回路104の別々の関連区画を駆動する。各経路125に乗る
出力は経路519に乗っている繰返し数・幅・複合変調信
号を論理的に反転したものである。

本発明の回路に使用するタイミングおよび制御信号に
は従来の既知の間接D/A変換器の重大なタイミング所要
条件が存在しない。たとえば、H.Schmidにより開示され
た前述のD/A変換器は適正に動作するためには極端に厳
密な信号タイミングと回路の信号伝播特性を必要とす
る。対照的に、本発明の実施例の回路は厳密な回路タイ
ミングあるいは厳密な回路伝播特性を必要としない。こ
れは第５図、第６図、および第７図を線121のタイミン
グ信号、線602のタイミング信号、および線511のタイミ
ング信号を示す第14図と共に検討することによりわか
る。

DACCLKクロック信号は20MHzの信号であり、導体121を
通して、信号の周波数を２分割し、分割した信号をその
Ｑ^＊出力およびＱ出力に加えるフリップ・フロップ604
の入力に加えられる。Ｑ^＊出力は経路511を通ってフリ
ップ・フロップ517をＣ（クロック）入力に加えられ
る。フリップ・フロップ604のＱ出力は経路602を通って
２進同期16区画カウンタ504の各区画のＣ（クロック）
入力に加えられる。511に乗っている信号を第14図の線1
403で示すが、この信号は精密50％デューティ・サイク
ルを備えている。経路121の信号は線1401で示し、経路6
02の信号を線1402で示す。径路511の信号は、第14図の
時刻T2およびT6のような、その立上り縁でのみ有効であ
る。このような時刻には、511信号の立上り縁が各フリ
ップ・フロップ517を通して現在そのＤ入力にある電位
をそのＱ出力に、逆信号をそのＱ^＊出力に記録する。51
1の信号はその他の時刻にはフリップ・フロップ517に影
響しない。

前の説明から計路602によりカウンタ504の各区画のク
ロック入力に加えられる各計数パルスがカウンタを１位
置だけ増進させることを想起しよう。これは16ビットの
カウンタであるから、65536の計数位置があり、径路602
にあるパルスに応じてカウンタがその位置のすべてを巡
回するのに必要な時間は6,5536ミリ秒である。この数字
は関連のBRM要素の516が受信したデータワードを処理
し、最大256のパルスをその出力導体519に加えるのに必
要な時間の長さをも表す。導体519の信号は関連するフ
リップ・フロップ517のＤ入力に加えられる。

受信ワードを表すすべてのパルスがBRM要素516により
フリップ・フロップ517のＤ入力に加えられるのには最
大6,5536ミリ秒かかるが、フリップ・フロップはカウン
タ504が径路602のパルスに応じて増進するごとに１回径
路511により立上り縁信号を受取る。それ故、径路519に
乗っているBRMの一つのパルスの幅はパルスを表す径路5
19に乗っている高い信号がフリップ・フロップのＤ入力
からＱ^＊出力に径路519にパルスが存在する間中何回も
ストローブされるようになるのに充分である。これはフ
リップ・フロップの出力がこの期間中状態を変えず、そ
のＤ入力にある高い信号がフリップ・フロップを通して
ストローブされ、径路125によりそのＱ^＊出力に低い信
号として現れるので気にかかる必要はない。径路125に
乗っているこの信号の幅は径路519に乗っている入力信
号のものと同じではない。径路125に乗っている信号の
幅は511クロック信号により精密に制御されている。

径路122のデータ・ビットと径路124のDCLKクロック信
号は必要ならば20MHzの速さで受信することができる。
アドレス・ビットを備えているワードには20ビット存在
することができるから、20ビットワードはレジスタに迅
速に記録することができる。ただし、第１図の要素116
〜119は、データ・ビットとクロック信号とを発生する
が、ワードがシフトレジスタ501に入る速さを制御する
マイクロプロセッサでよい。データワードの処理量が大
きいことは必要条件ではなく、したがってデータワード
はカウンタ504が巡回する速さと比較して比較的低い速
さで径路122に加えることができる。換言すれば、カウ
ンタ504がその位置全部を巡回するには（20MHzのクロッ
クが径路121を通して受信されるとき）約6,553ミリ秒か
かるので、関連するBRM要素は径路519で受信ディジタル
ワードを表すのに必要なパルスをすべて発生することが
できる。考えられるところでは、ワードは16個のBRM区
画の各々の入力に6,5536ミリ秒ごとに１回新しいワード
が存在するような速さでシフトレジスタ501に入れるこ
とができる。ただし、この大きさのデータ処理量が必要
ではなく、新しいワードははるかにゆっくりした速さで
各BRM区画に加えることができる。

シフトレジスタ501にあるワードはシフトレジスタか
らラッチ514に径路123のDL^＊信号により移すことができ
る。ワードは同じラッチ区画が後続のワードを受取るま
で漠然とラッチに留まっている。これは長い時間にわた
っては起こらないので、ラッチに格納されているワード
は長い時間そこに留まり、ラッチから往路518を通って
比較的長い時間かかって関連のBRM要素516に加えられ
る。6,553ミリ秒おきに１回カウンタ504はその位置全体
を通して巡回し、関連のBRM要素はその入力に加えられ
たワードを表すのに必要なすべてのパルスを発生する。
このパルス列は（線121に20MHzのクロックを使用すると
き）10MHzの速さで計時される関連フリップ・フロップ
のＤ入力に導体511により加えられるのでパルス列の逆
が径路125に現れる。径路125の上のこのパルス列は同じ
ワードがBRMに加えられたままになっている次の各6,553
6期間もう一度繰返される。

径路125に乗っている変調パルス列はインターフェー
ス104を通り、径路126を通ってパルス列を積分し、これ
の定常状態アナログ電圧に変換する関連フィルタ部まで
伝えられる。ラッチ514の区画にワードが長い時間存在
するとBRM要素がワードを表す反復連続パルス列を発生
する。関連フィルタ部はこの反復パルス列を受け、その
出力に定常状態の信号を保持し、信号出力の大きさがワ
ードがラッチ514に留まっている期間中一定になるよう
にする。換言すれば、一旦ワードがラッチ514に入れ
ば、関連フィルタ部はワードがラッチ514に留まってい
る期間中一定振幅になっている出力信号を発生する。フ
ィルタ部の出力は関連するラッチ514の中のワードの２
進値が変わるまで変わらない。

第14図に関して、時刻t0で、径路602の信号の立上り
縁がカウンタ504を増進させる。T0とT2との間の時間間
隔に、ディジタル信号処理がすべて２進カウンタ504、
イネーブル発生器505、およびBRM要素516で完了し、適
切な論理レベルがBRMにより径路519に現れ、フリップ・
フロップ517に記録されるのを待っている。時刻T2で、
径路511に乗っている信号の立上り縁が径路519の信号を
フリップ・フロップ517に記録する。時刻T4で、602信号
の立上り縁が再びカウンタ504を増進させる。T4とT6と
の間の時間間隔で、すべてのディジタル信号処理が２進
カウンタ504、イネーブル発生器505、およびBRM要素516
で再び完了し、適切な論理レベルがもう一度径路519に
現れてフリップ・フロップ517を通して記録されるのを
待っている。径路519の上の信号は時刻T4に時刻T2にお
けると同じであっても同じでなくても良い。多くの場合
にそれは同じであり、多くの場合にそれは異なる。時刻
T6で、511信号の立上り縁が径路519の信号を再びフリッ
プ・フロップ517の出力に記録する。このプロセスは継
続し、ラッチ514にロードされたデータ・ビットを表す
径路106により受信されたワードを表すパルス列を発生
する。

第６図及び第７図のＥデータ・ビットはその関連する
カウンタ部が各種・ゲートによる信号の伝播遅れのため
状態を変えてから別々の時間に発生することに注意す
る。これによりBRMはその幅が第６図および第７図の異
なる伝播遅れのため不正確になっているパルスを発生す
る。フリップ・フロップ517のＤ入力まで延びている径
路519に乗っている出力パルスの幅の不正確さは同じで
ある。ただし径路511のクロック信号によるフリップ・
フロップのストローブによる出力信号パルスはＱ^＊出力
と幅の不正確さのない径路125とまで伝われる。

前述のことから本発明の回路のタイミングは重大では
なく、回路動作を工合よく行うのに採用している回路の
精密な伝播時間に頼らないということがわかる。

データワードはシフトレジスタ501からラッチ部518に
径路511に立上り縁信号が発生する直前に移すことがで
きる。これによりフリップ・フロップ517を通してスト
ローブされる無意味な信号が発生することがある。ただ
し、これはカウンタ504の最大１サイクルの期間発生す
るだけである。これはこの信号は時定数がはるかに長い
関連フィルタにより完全に平滑にされているので重大で
はない。したがって、新しいワードが径路511で正の立
上り縁に密接して受信されるときBRM516により遷移が発
生しても関連フィルタの出力には遷移が生じない。

望む場合には、本発明の変換器のチャンネルの数を、
出力アドレス信号器の大きさを変え、データ・ラッチ51
4の区画の数を変え、２進レート乗算器516の区画の数を
変え、DQフリップ・フロップ517の数を変え、インター
フェース104の区画の数を変えることにより、16から変
えることができる。

16ビット幅のシステムについて説明する。必要な場合
には、チャンネルあたりのデータ・ビットの数を、シフ
トレジスタ501の大きさを変え、各データ・ラッチ514の
大きさを変え、BRM516の要素の数を変え、同期２進カウ
ンタ504と２進速度イネーブル乗数発生器505との大きさ
を変えることにより、変えることができる。

上述の回路の構成は完全繰返し数変調パルス出力スト
リングまたは完全幅変調パルス出力ストリングを発生す
るように容易に修正することができる。第８図のBRM要
素が直線２進レート乗算器で下位８個のBRMイネーブル
・パルスの上位８位データ・ビットと組合わせようとす
る場合（下位８データ・ビットを上位８個のBRMイネー
ブル・ビットと組合せる場合と同じ）、BRM乗算器の出
力は完全繰返し数変調パルス・ストリングとなる。第８
図のBRM要素を別の二つの４ビット振幅比較器で上位８
イネーブル・パルスの下位８ビットと組合わせようとす
る場合（上位８データ・ビットを下位８個のBRMイネー
ブル・パルスと組合わせに方法と同じ）、２進レート乗
算器の最終出力は完全幅変調パルス・ストリングとな
る。

第５図の動作を要約すると、ワードはシフトレジスタ
501により直列に受信され、シフトレジスタに格納さ
れ、これからDL^＊信号により並列に読出される。シフト
レジスタ内のＤビットと受信ワードのＡアドレス・ビッ
トの制御の下にラッチ514の対応する区画に並列に加え
られる。ラッチ514は受信したデータ・ビットを格納す
る。格納されたビットはデータ・ラッチから径路518の
一つを通ってBRM要素516の対応する区画に並列に加えら
れる。第８図で、受信データワードのＤビット（または
その逆）はすべてBRM要素のＤ入力に加えられるが、Ｅ
リード上のイネーブル・パルスは第８図のＥ入力に加え
られる。これにより第８図のＤ入力にあるデータ・BRM
が繰返し数・幅・変調パルスの流れに変換され、これが
第８図の出力径路519に加えられる。このパルス流れは
要素517のDQフリップ・フロップに直列流れとして加え
られる。フリップ・フロップのＱ^＊出力は対応する逆直
列流れを表わし、これはインターフェース104を通して
第５図の径路106により適切なチャンネル出力に加えら
れる。径路106に乗っている出力信号は第１図に示すよ
うに電圧安定器102−０または対応するフィルタ部102−
１〜102−５に加えられる。フィルタ部は繰返し数・幅
・変調パルス流れを平滑にし、これを積分してその振幅
が受信データ語の２進値を表わす定常状態信号を発生す
る。

出力電圧安定器102−０は径路106−０を通して高利得
負帰還ループによりD/A変換器のチャンネル０の出力を
検知し、径路113−０の正電源を調整する。この出力安
定器はD/A変換器が発生する出力信号の高い正確さを設
定し維持する上で大きな役割を演ずる。以下では電圧安
定器を校正する仕方を説明する。ハードウェア校正の場
合、一定のデータ負荷が径路122を経て制御チャンネル
０にロードされる。ポテンショメータ126は安定器への
入力電圧を制御する。チャンネル１のような基準チャン
ネルには高いデータ・ビットがすべてロードされ、この
基準チャンネル102−１からの径路113−１を通るフィル
タ出力は高精度ディジタル電圧計で監視される。ポテン
ショメータのスライダ127が変化して基準チャンネル102
−１の電圧の読みを径路113−１において＋5Vd.c.にな
るようにする。基準チャンネルには低いデータ・ビット
がすべてロードされ、径路113−１により電圧計の読み
が観測される。ステップ１が繰返され、径路113−１に
乗っている出力がホテンショメータのスライダ127を変
えることにより、データ・ビットが全部低い状態で読み
が＋5Vプラス径路113−１で読まれる電圧になるように
調節される。

安定器回路を一つ使用するとき、変換器全体はわずか
に０および＋5Vからずれることができる約０から＋5Vま
での出力を与える。このずれは極めて小さく、マイクロ
ボルトの程度である。この構成は出力信号を正確に5V振
らせる。これは通常16未満のデータ・ビットを使用する
多数の用途において重大ではない。正確に絶対０から＋
5Vまでの出力電圧を得たい場合には、第２の安定器回路
を使用して調整された仮想接地を設けることができる。
これには変換器の第２チャンネルを専用する必要があ
る。この第２チャンネルはチャンネル０から５ボルトの
出力の校正について説明したと同じ仕方で仮想接地に関
する０出力に対して校正される。

回路を校正して後のパワーアップからの典型的な動作
サイクルは次のとおりである。

１）初期状態または休止入力信号状態は、 DACCLK 動作中 DLN 高 DATA ドントケア DCLK 高 ２）各パワーアップ時、シフトレジスタ501は最初のデ
ータとアドレスとを２回書込むことによりクリアされ
る。（下記ステップ３と４とを２回繰返す。）このステ
ップは計器の電源を落し、続いてパワーアップするまで
再び必要ない。これはパワーアップ後ロードされる最初
のチャンネルに16ビットのデータとチャンネル０のアド
レス・ビットとをロードする場合にも必要ない。

３）後に四つのＡアドレス・ビットが続くデータ・ビッ
トはDCLKパルスによりシフトレジスタ501に移される。
データ・ビットおよびアドレス・ビットがすべてのチャ
ンネルについて移入されてから、DCLK信号をHIGHの状態
のままにしておかなければならない。

４）DL^＊信号を受信ワードあたり１回循環させる。これ
によりデータ・ビットが径路507のＡアドレス・ビット
により指示されるとおりデータ・ラッチ514の適切な区
画にラッチされる。DL^＊信号はまたシフトレジスタ501
を他のワードを径路122に移す前にクリアする準備をす
る。DL^＊信号はデータをラッチ514に入れてからHIGH状
態になっていなければならない。DACCLK^＊信号が動作し
ている状態で、出力は連続して径路106−に発生する。

ステップ３と４とは使用するチャンネルごとに繰返さ
れる。

５）各パワーアップ後データがロードされる最初のD/A
チャンネルは常にチャンネル０である。これは＋Ｖ電圧
をインターフェース104にセットする出力電圧安定器回
路102を制御する。チャンネル０を使用しなくない場合
には制御チャンネルとしてどのチャンネルを使用しても
よい。＋5Vの安定器は常に制御チャンネルに接続されて
いる。

変換器のすべてのチャンネルはそのチャンネルにＸデ
ータ・ビットがロードされている場合、Ｘビット変換器
として動作することが理解すべきである。ただしＸはｎ
以下であり、ｎは変換器が使用するように設計されてい
るデータ・ビット数の最大値である。

本発明の変換器チャンネルはすべてそのチャンネルに
Ｘデータ・ビットがロードされている場合Ｘビット変換
器として動作することを理解すべきである。ただしＸは
ｎ以下であり、ｎは変換器が使用するように設計されて
いるデータ・ビット数の最大値である。

この種のデータ・ビットの流れの一例として、変換器
は最大16データ・ビットで動作するように設計されてい
ると仮定する。また変換器のチャンネルには７個のデー
タ・ビットしかロードされていないと仮定する。ビット
d9は今度はデータLSBとなるがビットd15はデータMSBと
して残っている。データ・ビットd0からd8までは使用さ
れず、ロードされない。しかしこれらビットはすべて変
換器により自動的にLOWにセットされる。さてLSBデータ
・ビットd9だけHIGHデータがロードされている（d10＞d
15すべてLOW）場合には、関連フィルタへ出力されるパ
ルス流れは、導体121に20MHzリフレッシュ・クロック
（DACCLK）を使用するとすれば5V、200ns幅の256個のパ
ルスである。

MSBデータ・ビットd15だけがHIGH（ビットd9＞d14す
べてLOW）であれば、出力パルスの流れは20MHzDACCLKの
場合5V、25400ns幅の256個のパルスと0V、200nsの256個
のパルスとである。７データ・ビットのこの場合、フィ
ルタの出力電圧は128（2⁷）ステップ（ゲイン１のフィ
ルタを使用するときステップあたり39.06mV）を備えて
いる。

本発明の特定の実施例をここに開示したが、当業者は
この特定の実施例とは異なるが付記する特許請求の範囲
の中に入る他の実施例を設計することができることが予
想される。たとえば、ここに示したもの以外のクロック
速度を使用することができる。また、256の代りに64繰
返し数変調パルスのような他の繰返し数・幅・変調を組
合せを使用することができる。

［発明の効果］ 以上説明したように、本発明を用いることにより、そ
れぞれが異なるデータビット数で動作することのでき
る、高精度アナログ出力を有する複数チャンネル・ディ
ジタル・アナログ変換器を１チップ上に構成することが
できる。また、出力フィルタには比較的簡単で廉価な物
が使えるので全体の回路構成をコンパクトにできる。

【図面の簡単な説明】

第１図は本発明による変換器の一実施例を示すブロック
図、第２図、第３図、及び第４図は該変換器に印加され
る入力信号の詳細図、第５図は前記変換器のディジタル
回路の詳細図、第６図及び第７図は16ビット同期２進カ
ウンタとBRMイネーブル発生器とを示す図、第８図は修
正BRMの詳細図、第９図、第10図、及び第11図は前記変
換器に印加される入力信号のタイミング関係を示す図、
第12図は第１図の回路のディジタル部からそれぞれ発生
される繰返し数・幅・変調信号を示す図、第13図は第６
図及び第７図の接続関係を表す図、第14図は導体121、6
02、及び511上の信号を示す図である。 101:ディジタル回路 102−0:出力電圧安定器 102−1:出力フィルタ 116、117、118、119:信号源

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリストファー・ケルナー アメリカ合衆国コロラド州ロングモント ボルダー・ヒルズ・ドライブ 5699 (56)参考文献 特開 昭63−49922（ＪＰ，Ａ) 特開 昭56−117424（ＪＰ，Ａ) 米国特許4202042（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/66

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】アドレス・ビットとデータ・ビットとを有
   する入力ワードをレジスタに入力する手段と、 前記レジスタの内容を読み出す手段と、 前記読み出しに応答して前記レジスタ内の前記ワードの
   データ・ビットを、複数区画を有するラッチの入力に印
   加する手段と、 前記印加されたデータ・ビットを、前記レジスタ内の前
   記アドレス・ビットの制御下で前記ラッチの区画に入力
   する手段と、 前記ラッチの区画内の前記データ・ビットを、複数区画
   を有する２進レート乗算器の、関連する区画に印加する
   手段であって、前記２進レート乗算器の前記関連する区
   画は前記データ・ビットの印加に応答して、前記ラッチ
   内の前記データ・ビットの２進値を表すパルス変調信号
   を発生する、手段と、 前記２進レート乗算器からの前記パルス変調信号を、複
   数区画を有するフィルタの、関連する区画に印加する手
   段と、 を備えて成り、 前記フィルタは前記パルス変調信号の印加に応答して、
   振幅が前記ラッチ内の前記データ・ビットの２進値を表
   すアナログ出力信号を発生し、前記フィルタの前記出力
   は、前記データ・ビットが前記ラッチ内に残存する限
   り、一定の振幅のままである、複数チャンネルのディジ
   タル・アナログ変換器。
2. 【請求項２】前記２進レート乗算器からの前記パルス変
   調信号を印加する前記手段が、前記２進レート乗算器か
   らの前記パルス変調信号を複数区画を有するフリップ・
   フロップの、関連する区画に印加する手段と、 前記フリップ・フロップにクロック信号を印加する手段
   と、 前記フリップ・フロップの出力における前記信号を前記
   フィルタの、関連する区画に印加する手段と、 を備えて成ることを特徴とする、請求項１に記載の変換
   器。
3. 【請求項３】前記フリップ・フロップの出力における前
   記信号を前記フィルタの、関連する区画に印加する前記
   手段が、 複数区画を有するインターフェースと、 前記フリップ・フロップの出力における前記信号を前記
   インターフェースの、関連する区画に印加する手段と、 前記関連するインターフェース区画からの前記信号を前
   記フィルタの、関連する区画に印加する手段と、 を備えて成ることを特徴とする、請求項２に記載の変換
   器。
4. 【請求項４】前記印加されたデータ・ビットを前記ラッ
   チに入力する前記手段が、 アドレス復号器と、 前記レジスタから読み出された前記アドレス・ビットを
   前記復号器に印加する手段と、 前記アドレス・ビットの印加に応答する前記復号器を有
   し、前記レジスタから読み出された前記データ・ビット
   が入力される前記ラッチ区画を制御する手段と、 を備えて成ることを特徴とする、請求項２に記載の変換
   器。
5. 【請求項５】前記チャンネルの１つは校正用チャンネル
   を構成し、 前記２進レート乗算器は前記校正用チャンネルを指定す
   るアドレス・ビットを有するワードの受信に応答して、
   校正信号を構成するパルス変調信号を発生し、 出力電圧安定化器と、 前記校正信号を前記安定化器に印加する手段と、 前記安定化器内にあり、前記校正信号の印加に応答し
   て、前記フィルタによって発生された前記出力信号の振
   幅が、データ・ビットが所定の２進値を表すワードの受
   信に応答して所定のレベルになるように電源電圧を制御
   する手段と、 を備えて成る、請求項１に記載の変換器。
6. 【請求項６】全てのチャンネルに共通の入力導体と、 前記変換器の特定のチャンネルを指定する特定パターン
   のアドレス・ビットとデータ・ビットとを有する入力ワ
   ードを前記入力導体に印加する手段と、 シフトレジスタと、 前記シフトレジスタのクロック入力に同時に印加される
   パルスの制御下で、各印加されたワードを前記シフトレ
   ジスタに入力する手段と、 前記シフトレジスタの内容を読み出す手段と、 複数区画を有するラッチと、 前記読み出しに応答して前記レジスタ内の前記データ・
   ビットを前記ラッチの全ての区画の入力に印加する手段
   と、 前記レジスタ内の前記アドレス・ビットの制御下で、前
   記データ・ビットを前記ラッチ区画に入力する手段と、 前記ラッチの各区画に対して１つの区画が存在する、複
   数区画を有する２進レート乗算器と、 前記ラッチ区画内の前記データ・ビットを前記２進レー
   ト乗算器の、関連する区画に印加する手段と、 前記２進レート乗算器内にあり、前記データ・ビットの
   前記印加に応答して前記ラッチ内の前記データ・ビット
   の２進値を表すパルス変調信号を発生する手段と、 前記２進レート乗算器からの前記パルス変調信号を、複
   数区画を有するフリップ・フロップの、関連する区画に
   印加する手段と、 クロック・パルスと前記パルス変調信号との印加に応答
   して、制御された幅のパルスを出力に形成するフリップ
   ・フロップと、 前記クロック・パルスを前記フリップ・フロップのクロ
   ック入力に印加する手段と、 前記フリップ・フロップによって形成された前記制御さ
   れた幅の出力パルスを、複数区画を有するフィルタの、
   関連する区画に印加する手段と、 を備えて成り、 前記フィルタは、前記フリップ・フロップからの前記パ
   ルスの印加に応答して、振幅が前記ラッチ内の前記デー
   タ・ビットの２進値を表すアナログ出力信号を発生す
   る、複数チャンネルのディジタル・アナログ変換器であ
   って、 前記ラッチの、異なる区画に入力される受信ワードのデ
   ータ・ビットの数が最小限の１から最大限のｎ（ｎは各
   ラッチ区画の最大ビット容量）までの数において変える
   ことができることを特徴とする、ディジタル・アナログ
   変換器。