JP2000307427A

JP2000307427A - Ｄａコンバータおよび電圧発生器

Info

Publication number: JP2000307427A
Application number: JP11111627A
Authority: JP
Inventors: Toshiyuki Okayasu; 俊幸岡安; Masaru Doi; 優土井
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-04-20
Filing date: 1999-04-20
Publication date: 2000-11-02

Abstract

(57)【要約】【課題】高精度で回路規模が小さいＤＡコンバータを
提供する。【解決手段】本発明によるＤＡコンバータ１００が、
拡散パルス信号生成部６２およびフィルタ部６４を備え
る。ディジタル信号４０が、拡散パルス信号生成部６２
に入力される。拡散パルス信号生成部６２は、ディジタ
ル信号４０により特定される時間的パルス密度で、時系
列的に拡散された拡散パルス信号４４を生成する。拡散
パルス信号４４は、同一のパルス幅および振幅を有する
パルスにより構成される。フィルタ部６４は、拡散パル
ス信号４４を平滑化して、アナログ信号５０を出力す
る。拡散パルス信号４４は所定の周期において時系列的
に拡散されて存在するので、低周波のリップルが生じな
い。したがって、フィルタ部６４は、高いカットオフ周
波数を有してもよく、高次フィルタ部のように複雑な回
路構成を有する必要がない。また、フィルタ部６４のカ
ットオフ周波数を高く設定することにより、ＤＡコンバ
ータ１００のセットリング時間を短縮することが可能と
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号を
アナログ信号に変換するＤＡ（ディジタル−アナログ）
コンバータに関し、特に、分解能および直線性の優れた
ＤＡコンバータに関する。

【０００２】

【従来の技術】図１は、従来の電流加算型ＤＡコンバー
タ１０の構成を示す。ＤＡコンバータ１０は、基準電圧
源１２、定電流源１４ａ〜１４ｈ、スイッチ１６ａ〜１
６ｈ、入力端子１８ａ〜１８ｈ、および電流−電圧変換
部２２を備える。定電流源１４ａは、スイッチ１６ａに
電流Ｉを出力し、定電流源１４ｂは、スイッチ１６ｂに
電流２Ｉを出力し、同様に、定電流源１４ｈは、スイッ
チ１６ｈに電流２^n-1Ｉを出力する。入力端子１８ａ〜
１８ｈには、ｎビット（Ｂ₀〜Ｂ_n-1）のディジタルデー
タが入力される。

【０００３】ディジタルデータの各ビットＢ₀〜Ｂ
_n-1は、対応するスイッチ１６ａ〜１６ｈの開閉を制御
する。ディジタルデータのビットが論理値”１”である
場合、対応するスイッチは閉じられる。逆に、ディジタ
ルデータのビットが論理値”０”である場合、対応する
スイッチは開かれる。そのため、論理値”１”を示すビ
ットに対応するスイッチから、電流が出力される。出力
された全ての電流を加算した加算電流２０は、電流−電
圧変換部２２において電圧（アナログ値）に変換され
る。

【０００４】図２は、従来の１ビットＤＡコンバータ３
０の構成を示す。ＤＡコンバータ３０は、ＰＷＭ信号生
成部３２と高次フィルタ部３４とを備える。ＰＷＭ信号
生成部３２は、入力されたディジタルデータを、パルス
幅変調（ＰＷＭ）信号に変調する。

【０００５】ＤＡコンバータ３０において、ディジタル
信号４０が、ＰＷＭ信号生成部３２に入力される。ＰＷ
Ｍ信号生成部３２は、ディジタル信号４０をＰＷＭ信号
４２に変調する。ＰＷＭ信号４２は、ＨＩＧＨまたはＬ
ＯＷの２値パルス列であり、所定の周期におけるパルス
の幅によってレベルを表現する。すなわち、広いパルス
幅は、大きいレベルを表現し、狭いパルス幅は、小さい
レベルを表現する。ＰＷＭ信号４２は、高次フィルタ部
３４に入力され、所定の周波数成分を減衰される。高次
フィルタ部３４は、ＰＷＭ信号４２におけるパルス幅に
基づいて、アナログ信号４８を出力する。

【０００６】

【発明が解決しようとする課題】図１に示されたＤＡコ
ンバータ１０において、定電流源１４ａが生成する電流
Ｉに対して、正確に２倍、４倍、・・・２^n-1倍の電流
を生成する定電流源１４ｂ〜１４ｈを作成することは、
非常に困難である。定電流源１４ａ〜１４ｈにおける出
力電流の誤差は、非直線性誤差となり、ＤＡコンバータ
１０の精度を悪化させる。そのため、レーザトリミング
等の調整を必要とするが、その結果、ＤＡコンバータ１
０の製造コストが増加する。また、出力電流の誤差を調
整するためにトリミング抵抗などの素子および回路を用
いると、チップサイズが増大し、好ましくない。更に、
定電流源１４ａ〜１４ｈを構成するトランジスタサイズ
は、出力する電流量に比例する。したがって、特に、電
流２^n-1Ｉを生成する定電流源１４ｈは、電流Ｉを生成
する定電流源１４ａのトランジスタサイズよりも２^n- ¹
倍大きいサイズを必要とする。そのため、定電流源１４
ａ〜１４ｈ全体の回路規模は、非常に大きくなり、ＤＡ
コンバータ１０をシステムＬＳＩ等の内部に構成するの
は困難である。

【０００７】図２に示されたＤＡコンバータ３０におい
ては、ＰＷＭ信号４２が、出力信号および電源に低周波
のリップルを生じさせる。そのため、高精度のＤＡ変換
を実現するためには、ＰＷＭ信号４２の高周波成分だけ
でなく、低周波成分をもフィルタ処理する必要がある。
そのため、高次フィルタ部３４は、カットオフ周波数を
低く設定するように、複雑な構成を有しなければならな
い。

【０００８】図３（ａ）は、図２に示されるＰＷＭ信号
生成部３２より出力されるＰＷＭ信号４２の一例を示
す。ＰＷＭ信号４２は、パルス幅によりアナログ値のレ
ベルを表現する。図示されるＰＷＭ信号４２は、レベル
が次第に大きくなるパルス信号を示す。

【０００９】図３（ｂ）は、図２に示される高次フィル
タ部３４が図３（ａ）に示されたＰＷＭ信号４２を平滑
したアナログ信号４８を示す。図示されるように、アナ
ログ信号４８には、低周波のリップルが含まれている。
このリップルを小さくするために、図２に示されたＤＡ
コンバータ３０は、複雑な構成を有する高次フィルタ部
３４を備えなければならない。多段に設けられた高次フ
ィルタ部３４は、信号波形の歪みおよびノイズを生成
し、更には、長いセトリング時間を必要とする。

【００１０】図１および２に示されたＤＡコンバータ１
０、３０は、複雑な構成を有し、その上、高い精度およ
び直線性を有しているとはいえない。そこで、本発明
は、回路規模が小さく、精度、分解能および直線性に優
れたＤＡコンバータを提供することを解決すべき課題と
する。

【００１１】そこで本発明は、上記課題を解決すること
のできるＤＡコンバータを提供することを一つの目的と
する。また、さらに本発明によるＤＡコンバータを利用
して、所望の電圧を可変に発生することができる電圧発
生器を提供することも一つの目的とする。この目的は特
許請求の範囲における独立項に記載の特徴の組み合わせ
により達成される。また従属項は本発明の更なる有利な
具体例を規定する。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態は、所定の周期でディジタル信
号をアナログ信号に変換するＤＡコンバータであって、
前記所定の周期において前記ディジタル信号により特定
される時間的パルス密度で、パルスが時系列的に拡散さ
れた拡散パルス信号を生成する拡散パルス信号生成部
と、前記拡散パルス信号を平滑化して、前記アナログ信
号を出力するフィルタ部とを備えることを特徴とするＤ
Ａコンバータを提供する。パルスが時系列的に拡散され
た拡散パルス信号を用いてＤＡ変換を行うことによっ
て、回路規模が小さく、精度、分解能および直線性に優
れたＤＡコンバータを提供することが可能となる。

【００１３】第１の形態の一つの態様において、前記拡
散パルス信号生成部は、第１基準電圧を供給する第１基
準電圧源と、第２基準電圧を供給する第２基準電圧源
と、時系列的に、前記第１基準電圧と前記第２基準電圧
のいずれか一方を出力して、前記拡散パルス信号を出力
するスイッチ部と、前記ディジタル信号に基づいて、前
記スイッチ部が前記第１基準電圧と前記第２基準電圧の
いずれを出力するかを指定するスイッチ制御信号を発生
するスイッチ制御信号発生部とを有してもよい。

【００１４】第１の形態の別の態様において、拡散され
た複数の前記パルスの各々は、同一のパルス幅を有して
もよい。

【００１５】第１の形態の更に別の態様において、前記
ディジタル信号は、前記所定の周期における前記拡散パ
ルス信号のパルス数を示す多ビット信号であってもよ
い。

【００１６】第１の形態の更に別の態様において、前記
ディジタル信号は、前記所定の周期におけるデューティ
比により前記アナログ信号のレベルを特定する１ビット
信号であってもよく、そのとき、ＤＡコンバータは、前
記所定の周期における前記デューティ比を、前記所定の
周期における前記拡散パルス信号に含ませるパルス数と
して出力するパルス数出力部とを更に備えてもよい。

【００１７】第１の形態の更に別の態様において、前記
パルス数出力部は、前記デューティ比を、前記所定の周
期における前記拡散パルス信号に含ませる前記パルス数
に変換するパルス数変換部と、前記パルス数をカウント
し、カウントした前記パルス数を多ビットで表現するカ
ウンタを更に有してもよい。

【００１８】第１の形態の更に別の態様において、ＤＡ
コンバータは、基準クロックを発生する基準クロック発
生部を更に備え、前記拡散パルス信号生成部は、前記基
準クロックに基づいて出力値を増加させるパルス生成用
カウンタと、前記所定の周期における前記拡散パルス信
号の前記パルス数を記憶するパルス設定レジスタと、前
記パルス生成用カウンタのビットの変化点を検出する複
数の変化点検出部とを有し、前記拡散パルス信号生成部
は、前記パルス設定レジスタのレジスタ値と、前記変化
点検出部の出力値とに基づいて、前記パルスを発生する
タイミングを定めることができる。

【００１９】第１の形態の更に別の態様において、前記
パルス生成用カウンタは、Ｍ（Ｍは自然数）ビットのＭ
ビットカウンタであり、前記パルス設定レジスタは、Ｍ
ビットのＭビットレジスタであり、前記拡散パルス信号
生成部は、前記パルス設定レジスタの（Ｍ−ｎ＋１）
（ｎは自然数）番目のビットに対応するレジスタ値と、
前記カウンタのｎ番目のビットに対応する前記変化点検
出部の出力値との論理積をとる複数のＡＮＤ回路を更に
有し、前記拡散パルス信号生成部は、前記ＡＮＤ回路に
よる前記論理積に基づいて、前記パルスを発生するタイ
ミングを定めることができる。

【００２０】また、本発明の第２の形態は、所定の電圧
を発生する電圧発生器であって、前記所定の電圧の値に
対応する電圧値設定信号を出力する電圧値設定部と、所
定の周期において、前記電圧値設定信号により特定され
る時間的パルス密度で、パルスが時系列的に拡散された
拡散パルス信号を生成する拡散パルス信号生成部と、前
記拡散パルス信号を平滑化して、前記所定の電圧を出力
するフィルタ部とを備えることを特徴とする電圧発生器
を提供する。この電圧発生器は、小規模な回路構成で、
所定の電圧を精度良く生成することができる。

【００２１】第２の形態の一つの態様において、前記拡
散パルス信号生成部は、第１基準電圧を供給する第１基
準電圧源と、第２基準電圧を供給する第２基準電圧源
と、前記第１基準電圧と前記第２基準電圧のいずれか一
方を出力して、前記拡散パルス信号を出力するスイッチ
部と、前記電圧値設定信号に基づいて、前記スイッチ部
が前記第１基準電圧と前記第２基準電圧のいずれを出力
するかを指定するスイッチ制御信号を発生するスイッチ
制御信号発生部とを有してもよい。

【００２２】また、本発明の第３の形態は、被試験デバ
イスに信号を出力するドライバを用いて前記被試験デバ
イスを試験する半導体試験装置において用いられるＩＣ
チップであって、前記被試験デバイスの入力特性に合わ
せて、前記被試験デバイスにパターン信号を供給するタ
イミングを調整するタイミング信号を発生するタイミン
グ発生器と、前記タイミング信号に基づいて、前記被試
験デバイスに供給する前記パターン信号の波形を生成し
て、波形整形パターン信号を出力する波形整形器と、前
記ドライバを介して前記被試験デバイスに供給された前
記波形整形パターン信号に基づいて前記被試験デバイス
から出力される出力信号と、前記波形整形パターン信号
に基づいて前記被試験デバイスから出力されるべき期待
値信号とを比較する論理比較器と、前記ドライバに基準
電圧を供給する電圧発生器とを備え、前記電圧発生器
が、前記基準電圧の値に対応する電圧値設定信号を出力
する電圧値設定部と、所定の周期において、前記電圧値
設定信号により特定される時間的パルス密度で、パルス
が時系列的に拡散された拡散パルス信号を生成する拡散
パルス信号生成部とを有することを特徴とするＩＣチッ
プを提供する。タイミング発生器、波形整形器、論理比
較器、および電圧発生器などの構成を１チップ上に構成
することによって、半導体試験装置の小型化を実現する
ことが可能となる。第３の形態の一つの態様において、
電圧発生器が、前記拡散パルス信号を平滑化して、前記
基準電圧を出力するフィルタ部を有してもよい。

【００２３】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。

【００２４】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、又実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。

【００２５】図４は、本発明の一実施形態であるＤＡコ
ンバータ１００のブロック図である。ＤＡコンバータ１
００は、拡散パルス信号生成部６２およびフィルタ部６
４を備える。本実施形態によるＤＡコンバータ１００
は、所定の周期でディジタル信号４０をアナログ信号５
０に変換する。

【００２６】ディジタル信号４０が、拡散パルス信号生
成部６２に入力される。ここで、ディジタル信号４０
は、所定の周期における時間的パルス密度を特定する。
例えば、ディジタル信号４０が多ビット信号であると
き、ディジタル信号４０は、アナログ値を量子化したデ
ィジタルデータであり、所定の周期における時間的パル
ス密度を特定する。また、ディジタル信号４０が１ビッ
トＰＷＭ信号であるとき、ディジタル信号４０は、パル
スの幅によってアナログ値を表現するＨＩＧＨまたはＬ
ＯＷの２値パルス列であり、所定の周期における時間的
パルス密度を特定する。

【００２７】拡散パルス信号生成部６２は、ディジタル
信号４０により特定される時間的パルス密度で、時系列
的に拡散された拡散パルス信号４４を生成する。拡散パ
ルス信号４４は、同一のパルス幅および振幅を有するパ
ルスにより構成される。フィルタ部６４は、拡散パルス
信号４４を平滑化して、アナログ信号５０を出力する。
拡散パルス信号４４は所定の周期において時系列的に拡
散されて存在するので、図３（ｂ）に示されるような低
周波のリップルが生じない。したがって、フィルタ部６
４は、高いカットオフ周波数を有してもよく、図２に示
された従来の高次フィルタ部３４のように複雑な回路構
成を有する必要がない。また、フィルタ部６４のカット
オフ周波数を高く設定することにより、ＤＡコンバータ
１００のセットリング時間を短縮することが可能とな
る。

【００２８】図５は、図４に示されたＤＡコンバータ１
００の詳細な構成を示す図である。この実施形態におけ
るＤＡコンバータ１００は、拡散パルス信号生成部６
２、フィルタ部６４および基準クロック発生部６６を備
える。拡散パルス信号生成部６２は、スイッチ制御信号
発生部７０、スイッチ部７２、第１基準電圧源７４およ
び第２基準電圧源７６を有する。第１基準電圧源７４
は、第１基準電圧をスイッチ部７２に供給し、第２基準
電圧源７６は、第２基準電圧をスイッチ部７２に供給す
る。図５においては、第２基準電圧源７６はアースであ
り、アース電位をスイッチ部７２に供給する。フィルタ
部６４は、抵抗８２およびコンデンサ８４を有する１次
フィルタである。基準クロック発生部６６が、所定の周
期を有するパルス列である基準クロック９０を発生す
る。

【００２９】ディジタル信号４０が、スイッチ制御信号
発生部７０に入力される。また、基準クロック９０が、
スイッチ制御信号発生部７０に入力される。スイッチ制
御信号発生部７０は、ディジタル信号４０および基準ク
ロック９０に基づいて、スイッチ部７２を制御するスイ
ッチ制御信号９２を発生する。スイッチ制御信号９２
は、スイッチ部７２が第１基準電圧と第２基準電圧のい
ずれを出力するかを指定する、時系列的に拡散された２
値パルスより構成されるパルス列である。

【００３０】スイッチ部７２は、スイッチ制御信号９２
に基づいて、第１基準電圧と第２基準電圧のいずれかを
出力して、拡散パルス信号４４を出力する。例えば、ス
イッチ制御信号９２がＨＩＧＨのとき、スイッチ部７２
は第１基準電圧を出力し、スイッチ制御信号９２がＬＯ
Ｗのとき、スイッチ部７２は第２基準電圧を出力する。
したがって、拡散パルス信号４４は、スイッチ制御信号
９２に同期する。この実施形態においては、スイッチ部
７２が設けられているが、別の実施形態においては、ス
イッチ制御信号９２が、拡散パルス信号４４として、後
段のフィルタ部６４に供給されてもよい。

【００３１】抵抗８２およびコンデンサ８４は、ＬＰＦ
（ローパスフィルタ）を構成する。抵抗８２およびコン
デンサ８４は、拡散パルス信号４４を平滑化して、アナ
ログ信号５０として出力する。図示される構成において
は、フィルタ部６４は、１次フィルタであるが、必要に
応じて、２次または３次フィルタであってもよい。

【００３２】図６（ａ）は、拡散パルス信号生成部６２
より出力される拡散パルス信号４４の一例を示す。拡散
パルス信号４４は、ＨＩＧＨとＬＯＷの割合によりアナ
ログ値のレベルを表現する。図６（ａ）に示されるよう
に、本実施形態による拡散パルス信号４４は、所定の周
期において時系列的に拡散されたパルスを有するパルス
列である。このパルスは、それぞれ同一のパルス幅と振
幅を有する。パルス幅は、基準クロックの１周期分の時
間幅に等しい。図６（ａ）において、これらのパルス
は、時間的間隔を開けて生成されているが、パルスの時
間的密度によっては、パルスが連続して生成されること
もある。

【００３３】図６（ｂ）は、図６（ａ）に示された拡散
パルス信号４４に基づいて生成されるアナログ信号５０
を示す。図３（ｂ）に示されたアナログ信号４８と比較
すると、アナログ信号５０には、低周波のリップルが含
まれていない。本実施形態によるＤＡコンバータ１００
において、パルスを時系列的に拡散することにより、低
周波のリップルを除去することが可能となる。また、幅
および振幅の等しいパルスを平滑化するので、ＤＡコン
バータ１００は、非常に優れた直線性を得ることが可能
となる。

【００３４】図７は、スイッチ制御信号発生部７０の一
実施例である回路構成を示すブロック図である。スイッ
チ制御信号発生部７０は、パルス設定レジスタ１０２、
パルス生成用カウンタ１０４、複数の変化点検出部１０
６、複数のＡＮＤゲート１１２、ＯＲゲート１１４、お
よびＦＦ（フリップフロップ）１１６を有する。スイッ
チ制御信号発生部７０は、拡散パルス信号４４において
パルスを生成（挿入）するタイミングを定める。

【００３５】パルス生成用カウンタ１０４は、Ｍビット
（Ｍは自然数）のカウンタであり、この実施例において
は最下位ビットＣＯＵＮＴ０から最上位ビットＣＯＵＮ
Ｔ１１までの１２ビットのカウンタである。パルス設定
レジスタ１０２は、ディジタル信号４０により特定され
る時間的パルス密度に関するデータを記憶するＭビット
のレジスタであり、この実施例においては最下位ビット
ＲＥＧ０から最上位ビットＲＥＧ１１までの１２ビット
のレジスタである。

【００３６】変化点検出部１０６は、ＦＦ（フリップフ
ロップ）１０８とＡＮＤゲート１１０を有し、パルス生
成用カウンタ１０４のビットの変化点を検出することが
できる。この実施例においては、変化点検出部１０６
は、パルス生成用カウンタ１０４のＣＯＵＮＴ１からＣ
ＯＵＮＴ１１までのビットに対して設けられている。Ａ
ＮＤゲート１１２は、パルス設定レジスタ１０２の（Ｍ
−ｎ＋１）（ｎは自然数）番目のビットに対応するレジ
スタ値と、パルス生成用カウンタ１０４のｎ番目のビッ
トに対応する変化点検出部１０６の出力値との論理積を
とる。ＣＯＵＮＴ０のビットについては、変化点検出部
１０６が設けられていないので、対応するＡＮＤゲート
１１２は、ＣＯＵＮＴ０の出力値とＲＥＧ１１のレジス
タ値との論理積をとる。

【００３７】すなわち、図示される構成においては、Ｒ
ＥＧ０とＣＯＵＮＴ１１、ＲＥＧ１とＣＯＵＮＴ１０、
ＲＥＧ２とＣＯＵＮＴ９、ＲＥＧ３とＣＯＵＮＴ８、Ｒ
ＥＧ４とＣＯＵＮＴ７、ＲＥＧ５とＣＯＵＮＴ６、ＲＥ
Ｇ６とＣＯＵＮＴ５、ＲＥＧ７とＣＯＵＮＴ４、ＲＥＧ
８とＣＯＵＮＴ３、ＲＥＧ９とＣＯＵＮＴ２、ＲＥＧ１
０とＣＯＵＮＴ１、およびＲＥＧ１１とＣＯＵＮＴ０の
ビットとが、それぞれ対応づけられる。ＯＲゲート１１
４は、複数のＡＮＤゲート１１２の出力値と、ＲＥＧ１
２のビットの論理和をとる。ＯＲゲート１１４の出力は
ＦＦ１１６に供給され、ＦＦ１１６は、スイッチ制御信
号９２をスイッチ部７２に供給する。

【００３８】以下に、スイッチ制御信号９２を生成する
各構成の動作について説明する。ディジタル信号４０
が、パルス設定レジスタ１０２に入力される。図７に示
される実施例においては、ディジタル信号４０が、１２
ビットのディジタルデータであり、４０９６サイクル
（１２ビット）中に生成するパルスの数を指定する。こ
のとき、パルス設定レジスタ１０２は、４０９６サイク
ル中に生成するパルス数を記憶する。

【００３９】パルス生成用カウンタ１０４は、１２ビッ
トカウンタであり、基準クロック９０に基づいて出力値
を増加させる。ＣＯＵＮＴ１からＣＯＵＮＴ１１の出力
は、それぞれに設けられる変化点検出部１０６に供給さ
れる。この実施例において、変化点検出部１０６は、Ｃ
ＯＵＮＴ０の出力の後段には設けられていないが、別の
例では設けられてもよい。

【００４０】変化点検出部１０６は、パルス生成用カウ
ンタ１０４のビットの変化点を検出することができる。
変化点検出部１０６は、前述したとおりＣＯＵＮＴ１か
らＣＯＵＮＴ１１の後段にそれぞれ設けられており、代
表してＣＯＵＮＴ１１の後段に設けられた変化点検出部
１０６の動作について説明する。

【００４１】ＣＯＵＮＴ１１の出力が、ＦＦ１０８のデ
ータ入力に入力される。ＦＦ１０８のクロック入力に
は、基準クロック９０が入力される。ＦＦ１０８の出力
は、反転されてＡＮＤゲート１１０の一方の入力端子に
入力される。ＡＮＤゲート１１０の他方の入力端子に
は、ＣＯＵＮＴ１１の出力が入力される。したがって、
基準クロック９０に基づいてＣＯＵＮＴ１１の出力が論
理値”０”から論理値”１”に変化するとき、ＡＮＤゲ
ート１１０は、論理値”１”を出力する。ＣＯＵＮＴ１
からＣＯＵＮＴ１０の後段に設けられる変化点検出部１
０６についても、上記と同様の動作を行う。

【００４２】図示されるスイッチ制御信号発生部７０の
構成においては、ＣＯＵＮＴ０の後段に変化点検出部１
０６が設けられていない。これは、変化点検出部１０６
が、パルス生成用カウンタ１０４のビットの出力値が切
り替わった変化点のみを検出するので、論理値”０”
と”１”とが交互に出力として現れるＣＯＵＮＴ０に対
して、変化点検出部１０６を敢えて構成として設ける必
要がないからである。したがって、ＣＯＵＮＴ０の後段
には、既に変化点検出部１０６が設けられていると言う
ことも可能である。しかしながら、ＣＯＵＮＴ１からＣ
ＯＵＮＴ１１と同様に、ＣＯＵＮＴ０の後段にも、変化
点検出部１０６を物理的な構成として設けてもよい。

【００４３】図３（ｂ）に関して説明したように、一周
期においてパルスを複数サイクル（本実施例では、４０
９６サイクル）中にまとめて挿入すると、電源に低周波
のリップルが生じることがある。そのため、スイッチ制
御信号９２におけるパルスは、一周期中に時系列に拡散
して挿入されることが望ましい。

【００４４】パルスを一周期中に時系列に拡散して挿入
するために、前述したように、スイッチ制御信号発生部
７０においてＡＮＤゲート１１２は、パルス設定レジス
タ１０２の（Ｍ−ｎ＋１）（ｎは自然数）番目のビット
に対応するレジスタ値と、パルス生成用カウンタ１０４
のｎ番目のビットに対応する変化点検出部１０６の出力
値との論理積をとる。すなわち、各ＡＮＤゲート１１２
の一方の入力には、パルス設定レジスタ１０２のＲＥＧ
（１２−ｎ）（ｎ：１≦ｎ≦１２）の出力が入力され、
他方の入力には、パルス生成用カウンタ１０４のＣＯＵ
ＮＴ（ｎ−１）に対応する変化点検出部１０６の出力、
またはＣＯＵＮＴ０の出力が入力される。ＲＥＧ（１２
−ｎ）の出力、およびＣＯＵＮＴ（ｎ−１）に対応する
変化点検出部１０６の出力またはＣＯＵＮＴ０の出力が
それぞれ論理値”１”をとれば、対応するＡＮＤゲート
１１２は、論理値”１”を出力する。ＡＮＤゲート１１
２の出力は、ＯＲゲート１１４に入力される。ＯＲゲー
ト１１４は、全てのＡＮＤゲート１１２の出力の論理和
をとり、その論理和を、後段のＦＦ１１６のデータ入力
に出力する。図７の構成により定められるパルスを生成
するタイミングについては、図８に関連して詳述する。

【００４５】ＦＦ１１６のクロック入力には、基準クロ
ック９０が入力される。ＦＦ１１６は、基準クロック９
０、およびＯＲゲート１１４の出力に基づいて、後段の
スイッチ部７２のスイッチング動作を制御するスイッチ
制御信号９２を出力する。このように生成されたスイッ
チ制御信号９２により、拡散パルス信号４４においてパ
ルスを生成（挿入）するタイミングが定められる。

【００４６】図８は、図７に示されたスイッチ制御信号
発生部７０により生成されるスイッチ制御信号９２に基
づいてパルスを生成された拡散パルス信号４４のサイク
ルの一例を示す図である。この例では、説明を単純化す
るために、１６サイクル（４ビット）中に拡散パルスを
生成するタイミングについて説明する。すなわち、この
例において、パルス設定レジスタ１０２は、最下位ビッ
トＲＥＧ０から最上位ビットＲＥＧ３を有する４ビット
のレジスタであり、また、カウンタ１０２は、最下位ビ
ットＣＯＵＮＴ０から最上位ビットＣＯＵＮＴ３を有す
る４ビットのカウンタである。この場合、図７に関連し
て説明したように、ＲＥＧ０とＣＯＵＮＴ３、ＲＥＧ１
とＣＯＵＮＴ２、ＲＥＧ２とＣＯＵＮＴ１、ＲＥＧ３と
ＣＯＵＮＴ０とが、それぞれ対応づけられている。

【００４７】図８において、縦軸は、拡散パルスの数
を、横軸は、時系列（サイクル）を示し、○は、そのサ
イクルにパルスを生成することを示す。図示されるとお
り、本実施形態におけるスイッチ制御信号発生部７０に
よると、パルスを時系列に拡散して挿入することが可能
となる。

【００４８】図９は、図８に示されたサイクルでパルス
が生成された拡散パルス信号４４の例を示す。図９
（ａ）は、パルス設定レジスタ１０２においてパルス数
が３に設定されたときの、３個のパルスを時系列的に拡
散した１６サイクルの拡散パルス信号４４を示す。１６
サイクル中、第４、第８および第１２サイクルにパルス
が拡散して生成されている状態が示される。図９（ｂ）
は、パルス設定レジスタ１０２においてパルス挿入数が
７に設定されたときの、７個のパルスを時系列的に拡散
した１６サイクルの拡散パルス信号４４を示す。１６サ
イクル中、第２、第４、第６、第８、第１０、第１２お
よび第１４サイクルにパルスが拡散して生成されている
状態が示される。

【００４９】図１０は、ディジタル信号４０が所定の周
期におけるデューティ比によりアナログ信号５０のレベ
ルを特定する１ビット信号であるときに、本発明におい
て利用可能なパルス数出力部１２０を示す。パルス数出
力部１２０は、パルス数変換部１２２とカウンタ１２４
を有する。パルス数出力部１２０は、パルス設定レジス
タ１０２の前段に設けられ、スイッチ制御信号発生部７
０内に組み込まれてもよい。

【００５０】パルス数変換部１２２は、１ビット信号で
あるディジタル信号４０の所定の周期におけるデューテ
ィ比を、所定の周期における拡散パルス信号４４に含ま
せるパルス数に変換する。パルス数変換部１２２におい
て、パルス数への変換は、ディジタル信号４０、更に好
ましくは基準クロック９０に基づいて行われる。例え
ば、ディジタル信号４０がＰＷＭ信号であるときには、
パルス数変換部１２２は、ディジタル信号４０と基準ク
ロック９０との論理積をとるＡＮＤゲート１２６であっ
てよい。しかしながら、ディジタル信号４０が別のパル
ス変調信号であるときには、パルス数変換部１２２は、
別の構成を有してもよい。パルス数変換部１２２は、パ
ルス数をパルスの個数で表現するパルス列１３０をカウ
ンタ１２４に出力する。

【００５１】カウンタ１２４は、所定の周期においてパ
ルス列１３０に含まれるパルス数をカウントする。カウ
ンタ１２４は、所定の周期におけるパルス数をカウント
すると、カウントしたパルス数を多ビットで表現して、
後段のパルス設定レジスタ１０２に出力する。カウンタ
１２４は、所定の周期におけるパルス数を出力するとリ
セットされ、次の周期におけるパルス数のカウントを開
始する。

【００５２】以上のように、パルス数出力部１２０は、
パルス数変換部１２２およびカウンタ１２４を有するこ
とにより、ディジタル信号４０の所定の周期におけるデ
ューティ比を、所定の周期における拡散パルス信号４４
に含ませるパルス数として出力することができる。

【００５３】図１１は、ディジタル信号４０がＰＷＭ信
号であるときの図１０に示された各信号のタイミングチ
ャートの一例を示す。この例においては、ＤＡコンバー
タ１００が４ビットのＤＡ変換コンバータであり、１６
個の分解能を有している。

【００５４】ディジタル信号４０は、図示されるとお
り、１６クロック中５クロック分のパルス幅を有するＰ
ＷＭ信号である。ＡＮＤゲート１２６（図１０参照）
は、ディジタル信号４０と基準クロック９０との論理積
をとり、５つのパルスを有するパルス列１３０をカウン
タ１２４（図１０参照）に出力する。カウンタ１２４
は、パルス列１３０におけるパルスをカウントして、後
段のパルス設定レジスタ１０２に出力する。このとき、
パルス設定レジスタ１０２は、パルス数５を保持する。
このように、ディジタル信号４０がＰＷＭ信号などの１
ビット信号であっても、パルス設定レジスタ１０２は、
生成するパルスの数を保持することが可能となる。

【００５５】図１２は、所定（所望）の電圧を発生する
電圧発生器１４０のブロック図である。電圧発生器１４
０は、拡散パルス信号生成部６２、フィルタ部６４、基
準クロック発生部６６、および電圧値設定部１４２を備
える。拡散パルス信号生成部６２は、スイッチ制御信号
発生部７０、スイッチ部７２、第１基準電圧源７４およ
び第２基準電圧源７６を有する。第１基準電圧源７４
は、第１基準電圧をスイッチ部７２に供給し、第２基準
電圧源７６は、第２基準電圧をスイッチ部７２に供給す
る。図１２においては、第２基準電圧源７６はアースで
あり、アース電位を供給する。基準クロック発生部６６
は、基準クロック９０を発生する。電圧値設定部１４２
は、出力すべき所定の電圧の値に対応する電圧データを
保持する。このデータは、例えばユーザにより可変に設
定されることができる。図５において付された符号と同
一の符号で示される構成は、図５において対応する構成
と同一または同様の機能を有する。

【００５６】電圧値設定部１４２が、保持している電圧
データに基づいて、出力すべき所定の電圧の値に対応す
る電圧値設定信号１４４を出力する。電圧値設定信号１
４４は、スイッチ制御信号発生部７０に入力される。こ
こで、電圧値設定信号１４４は、所定の周期における時
間的パルス密度を特定する。例えば、電圧値設定信号１
４４が多ビット信号であるとき、電圧値設定信号１４４
は、アナログ値を量子化したディジタルデータであり、
所定の周期における時間的パルス密度を特定する。

【００５７】基準クロック９０が、スイッチ制御信号発
生部７０に入力される。スイッチ制御信号発生部７０
は、電圧値設定信号１４４および基準クロック９０に基
づいて、スイッチ部７２を制御するスイッチ制御信号９
２を発生する。スイッチ制御信号９２は、スイッチ部７
２が第１基準電圧と第２基準電圧のいずれを出力するか
を指定する信号であり、時系列的に拡散された２値パル
スより構成されるパルス列である。スイッチ部７２は、
スイッチ制御信号９２に基づいて、第１基準電圧と第２
基準電圧のいずれかを出力して、パルスが時系列的に拡
散された拡散パルス信号４４を出力する。例えば、スイ
ッチ制御信号９２がＨＩＧＨのとき、スイッチ部７２は
第１基準電圧を出力し、スイッチ制御信号９２がＬＯＷ
のとき、スイッチ部７２は第２基準電圧を出力する。

【００５８】拡散パルス信号４４は、フィルタ部６４に
入力される。フィルタ部６４は、拡散パルス信号４４を
出力して、電圧値設定信号１４４により設定された所定
（所望）の電圧を出力する。本発明による電圧発生器１
４０は、電圧値設定部１４２に所望の電圧データを設定
することによって、所望の電圧を発生することができ
る。また、電圧発生器１４０は、低次のフィルタ部６４
を用いることができるので、非常に小さくコンパクトに
形成されることが可能である。

【００５９】図１３は、電圧発生器１４１を用いて、被
試験デバイス１６０を試験する半導体試験装置１５０全
体のブロック図である。半導体試験装置１５０は、パタ
ーン発生器１５２、タイミング発生器１５４、波形整形
器１５６、ピンエレクトロニクス１５８、電圧発生器１
４１、ピンモード設定レジスタファイル１６２、および
論理比較器１６４を備える。電圧発生器１４１は、図１
２において示された電圧発生器１４０を複数有する。

【００６０】パターン発生器１５２が、被試験デバイス
１６０を試験するためのパターン信号１７０を発生す
る。タイミング発生器１５４が、被試験デバイス１６０
の入力特性に合わせて、被試験デバイス１６０にパター
ン信号１７０を供給するタイミングを調整するタイミン
グ信号１７２を発生する。また、タイミング発生器１５
４は、論理比較器１６４における比較タイミングを調整
する比較タイミング信号１７３を発生する。タイミング
発生器１５４は、パターン信号１７０の供給タイミング
を所定時間遅延させるタイミング信号１７２を発生する
ために、遅延ラインを有するのが好ましい。波形整形器
１５６は、パターン信号１７０およびタイミング信号１
７２に基づいて、被試験デバイス１６０に供給するパタ
ーン信号１７０の波形を生成して、波形整形パターン信
号１７４を出力する。

【００６１】ピンエレクトロニクス１５８は、被試験デ
バイス１６０の入出力ピンに対するインターフェースで
あり、複数のインターフェース用電子回路（図示せず）
を有する。例えば、インターフェース用電子回路とし
て、波形整形パターン信号１７４に従って被試験デバイ
ス１６０で規定されている入力電圧を切り換えて出力す
るドライバ、被試験デバイス１６０の出力端子に対して
負荷電流を与えるプログラマブルロード、また、被試験
デバイス１６０から出力される出力信号を所定の電位と
比較して論理値として判定する比較回路などがある。さ
らに、被試験デバイス１６０から出力される信号を受け
るときに受端終端電圧を与えるターミネータ、被試験デ
バイス１６０から出力される信号の反射を吸収するため
のクランプ回路なども、インターフェース用電子回路と
してピンエレクトロニクス１５８内に存在する（図示せ
ず）。

【００６２】電圧発生器１４１に含まれる電圧発生器１
４０は、図１２に関連して説明したように、所望の電圧
を可変に発生することができる。上述したドライバ、プ
ログラマブルロード、および比較回路などのインターフ
ェース用電子回路は、ピンエレクトロニクス１５８内
で、それぞれ別個の基準電圧により動作する。そのた
め、電圧発生器１４１は、各インターフェース用電子回
路に対して、それぞれ要求される基準電圧を発生する必
要がある。例えば、図１に示されたＤＡコンバータ１０
を用いて各インターフェース用電子回路に供給する基準
電圧を発生する基準電圧発生器を形成する場合、従来の
基準電圧発生器は、非常に大きな回路規模を有してい
た。これに対して、本発明による電圧発生器１４１は、
非常に小さく形成されることが可能であり、別の構成と
ともに１チップ上に形成されることも可能である。

【００６３】ピンモード設定レジスタファイル１６２
は、ピンエレクトロニクス１５８内部に存在するドライ
バ、プログラマブルロード、リレーのオン／オフなどの
設定を行うファイルである。試験中、被試験デバイス１
６０とピンエレクトロニクス１５８との間で、信号の伝
送が確実に行われるように、ピンモード設定レジスタフ
ァイル１６２は、ドライバまたはプログラムロードなど
の設定を行う。

【００６４】波形整形パターン信号１７４は、ピンエレ
クトロニクス１５８のドライバ（図示せず）を介して、
入力ピンから被試験デバイス１６０に供給される。被試
験デバイス１６０は、波形整形パターン信号１７４に基
づいて、出力ピンから、出力結果である出力信号を出力
する。出力信号１７８は、ピンエレクトロニクス１５８
内部の比較回路（図示せず）を通って、論理比較器１６
４に入力される。このとき、パターン発生器１５２が、
正常なデバイスの出力応答として被試験デバイス１６０
から出力されるべき期待値信号１７６を論理比較器１６
４に出力する。出力信号１７８および期待値信号１７６
の比較のタイミングは、比較タイミング信号１７３に基
づいて定められる。論理比較器１６４は、出力信号１７
８と期待値信号１７６とが一致するか否かを検出するこ
とにより、被試験デバイス１６０の良否を判定する。

【００６５】図１４は、図１３に示された半導体試験装
置１５０の一部のブロック図を示す。図１４には、ＩＣ
チップ１９０、ピンエレクトロニクス１５８および被試
験デバイス１６０が示されている。ピンエレクトロニク
ス１５８が、インターフェース用電子回路として、ドラ
イバ１８０、プログラマブルロード１８２および比較回
路１８４を備える。ドライバ１８０、プログラマブルロ
ード１８２および比較回路１８４は、それぞれ別個の基
準電圧により駆動される。比較回路１８４は、比較部１
８４ａおよび１８４ｂを有する。図示されるように、波
形整形器１５６、タイミング発生器１５４、論理比較器
１６４、電圧発生器１４１およびピンモード設定レジス
タファイル１６２が、ＩＣチップ１９０上に１チップ化
されている。図１３において付された符号と同一の符号
で示される構成は、図１３において対応する構成と同一
または同様の機能を有する。

【００６６】ドライバ１８０は、電圧発生器１４１か
ら、高レベル基準電圧Ｖ_IHおよび低レベル基準電圧Ｖ_LH
を供給される。ドライバ１８０は、波形整形パターン信
号１７４に基づいて、被試験デバイス１６０で規定され
ている高レベル基準電圧Ｖ_IHおよび低レベル基準電圧Ｖ
_LHを切り換えて、切り換えた電圧信号を被試験デバイス
１６０に出力する。

【００６７】電圧発生器１４１は、高負荷電流Ｉ_IHおよ
び低負荷電流Ｉ_ILを生成するための電流制御電圧を生成
する。電流制御電圧は、高負荷電流Ｉ_IHおよび低負荷電
流Ｉ _ILに変換され、プログラマブルロード１８２に供給
される。プログラマブルロード１８２は、被試験デバイ
ス１６０の出力状態によって、被試験デバイス１６０の
出力端子に高負荷電流Ｉ_IHまたは低負荷電流Ｉ_ILを供給
して、負荷条件を変えることができる。

【００６８】比較回路１８４は、電圧発生器１４１から
高比較基準電圧Ｖ_refHおよび低比較基準電圧Ｖ_refLを供
給される。比較部１８４ａは、被試験デバイス１６０の
出力信号と高比較基準電圧Ｖ_refHとを比較して、出力信
号の論理値が”１”であるかどうかを判定する。一方、
比較部１８４ｂは、被試験デバイス１６０の出力信号と
低比較基準電圧Ｖ_refLとを比較して、出力信号の論理値
が”０”であるかどうかを判定する。比較回路１８４
は、出力信号１７８を論理比較器１６４に供給する。

【００６９】本発明によると、これらの基準電圧を発生
する電圧発生器１４１を非常に小さく形成することが可
能となる。そのため、電圧発生器１４１を、波形整形器
１５６などと一緒にＩＣチップ１９０上に形成すること
が可能となる。波形整形器１５６、タイミング発生器１
５４、論理比較器１６４、および電圧発生器１４１など
の構成を１チップ上に形成することによって、半導体試
験装置の小型化に貢献することが可能となる。図１２に
示されるように、電圧発生器１４０は、電圧値設定部１
４２、拡散パルス信号生成部６２およびフィルタ部６４
とを備える。ＩＣチップ１９０は、電圧値設定部１４
２、拡散パルス信号生成部６２およびフィルタ部６４の
全ての構成を有してもよい。ただし、フィルタ部６４
は、単純なアナログ回路であり、別の実施例において
は、別のチップ上に組み込まれてもよい。この場合、Ｉ
Ｃチップ１９０上には、電圧発生器１４０の一部の構成
と、タイミング発生器１５４などの構成とが形成される
ことになる。

【００７０】上記説明から明らかなように、本発明によ
れば、高精度の小型ＤＡコンバータおよび小型化した可
変電圧発生器を提供することができる。以上、本発明を
実施の形態を用いて説明したが、本発明の技術的範囲は
上記実施の形態に記載の範囲には限定されない。上記実
施形態に、多様な変更又は改良を加えることができるこ
とが当業者に明らかである。その様な変更又は改良を加
えた形態も本発明の技術的範囲に含まれることが、特許
請求の範囲の記載から明らかである。

【００７１】

【発明の効果】本発明によると、回路構成の小規模な、
高精度のＤＡコンバータを提供することが可能となる。
また、この高精度ＤＡコンバータを利用して、小さい電
圧発生器を提供することが可能となる。

【図面の簡単な説明】

【図１】従来の電流加算型ＤＡコンバータ１０の構成を
示す。

【図２】従来の１ビットＤＡコンバータ３０の構成を示
す。

【図３】（ａ）は、ＰＷＭ信号生成部３２より出力され
るＰＷＭ信号４２の一例を示し、（ｂ）は、高次フィル
タ部３４が図３（ａ）に示されたＰＷＭ信号４２を平滑
したアナログ信号４８を示す。

【図４】本発明の一実施形態であるＤＡコンバータ１０
０のブロック図である。

【図５】図４に示されたＤＡコンバータ１００の詳細な
構成を示す図である。

【図６】（ａ）は、拡散パルス信号生成部６２より出力
される拡散パルス信号４４の一例を示し、（ｂ）は、図
６（ａ）に示された拡散パルス信号４４に基づいてより
生成されるアナログ信号５０を示す。

【図７】スイッチ制御信号発生部７０の一実施例である
回路構成を示すブロックである。

【図８】図７に示されたスイッチ制御信号発生部７０の
構成により生成されるスイッチ制御信号９２に基づいて
拡散パルス信号４４を生成するサイクルの一例を示す図
である。

【図９】（ａ）は、パルス数を３に設定したときの、３
個のパルスを時系列的に拡散した１６サイクルの拡散パ
ルス信号４４を示し、（ｂ）は、パルス挿入数を７に設
定したときの、７個のパルスを時系列的に拡散した１６
サイクルの拡散パルス信号４４を示す。

【図１０】ディジタル信号４０が所定の周期におけるデ
ューティ比によりアナログ信号５０のレベルを特定する
１ビット信号であるときに本発明において利用可能なパ
ルス数出力部１２０を示す。

【図１１】ディジタル信号４０がＰＷＭ信号であるとき
の図１０に示された各信号のタイミングチャートの一例
を示す。

【図１２】所定（所望）の電圧を発生する電圧発生器１
４０のブロック図である。

【図１３】電圧発生器１４１を用いて、被試験デバイス
１６０を試験する半導体試験装置１５０全体のブロック
図である。

【図１４】図１３に示された半導体試験装置１５０の一
部のブロック図を示す。

【符号の説明】

１０・・・ＤＡコンバータ、１２・・・基準電圧源、１
４ａ〜１４ｈ・・・定電流源、１６ａ〜１６ｈ・・・ス
イッチ、１８ａ〜１８ｈ・・・入力端子、２０・・・加
算電流、２２・・・電流−電圧変換部、３０・・・ＤＡ
コンバータ、３２・・・ＰＷＭ信号生成部、３４・・・
高次フィルタ部、４０・・・ディジタル信号、４２・・
・ＰＷＭ信号、４４・・・拡散パルス信号、４８・・・
アナログ信号、５０・・・アナログ信号、６２・・・拡
散パルス信号生成部、６４・・・フィルタ部、６６・・
・基準クロック発生部、７０・・・スイッチ制御信号発
生部、７２・・・スイッチ部、７４・・・第１基準電圧
源、７６・・・第２基準電圧源、８２・・・抵抗、８４
・・・コンデンサ、９０・・・基準クロック、９２・・
・スイッチ制御信号、１００・・・ＤＡコンバータ、１
０２・・・パルス設定レジスタ、１０４・・・パルス生
成用カウンタ、１０６・・・変化点検出部、１０８・・
・ＦＦ（フリップフロップ）、１１０・・・ＡＮＤゲー
ト、１１２・・・ＡＮＤゲート、１１４・・・ＯＲゲー
ト、１１６・・・ＦＦ（フリップフロップ）、１２０・
・・パルス数出力部、１２２・・・パルス数変換部、１
２４・・・カウンタ、１２６・・・ＡＮＤゲート、１３
０・・・パルス列、１４０、１４１・・・電圧発生器、
１４２・・・電圧値設定部、１４４・・・電圧値設定信
号、１５０・・・半導体試験装置、１５２・・・パター
ン発生器、１５４・・・タイミング発生器、１５６・・
・波形整形器、１５８・・・ピンエレクトロニクス、１
６０・・・被試験デバイス、１６２・・・ピンモード設
定レジスタファイル、１６４・・・論理比較器１７０・
・・パターン信号、１７２・・・タイミング信号、１７
３・・・比較タイミング信号、１７４・・・波形整形パ
ターン信号、１７６・・・比較信号、１７８・・・出力
信号、１８０・・・ドライバ、１８２・・・プログラマ
ブルロード、１８４・・・比較回路、１８４ａ、１８４
ｂ・・・比較部、１９０・・・ＩＣチップ

Claims

【特許請求の範囲】

【請求項１】所定の周期でディジタル信号をアナログ
信号に変換するＤＡコンバータであって、前記所定の周期において前記ディジタル信号により特定
される時間的パルス密度で、パルスが時系列的に拡散さ
れた拡散パルス信号を生成する拡散パルス信号生成部
と、前記拡散パルス信号を平滑化して、前記アナログ信号を
出力するフィルタ部とを備えることを特徴とするＤＡコ
ンバータ。
【請求項２】前記拡散パルス信号生成部は、第１基準電圧を供給する第１基準電圧源と、第２基準電圧を供給する第２基準電圧源と、時系列的に、前記第１基準電圧と前記第２基準電圧のい
ずれか一方を出力して、前記拡散パルス信号を出力する
スイッチ部と、前記ディジタル信号に基づいて、前記スイッチ部が前記
第１基準電圧と前記第２基準電圧のいずれを出力するか
を指定するスイッチ制御信号を発生するスイッチ制御信
号発生部とを有することを特徴とする請求項１に記載の
ＤＡコンバータ。
【請求項３】拡散された複数の前記パルスの各々は、
同一のパルス幅を有することを特徴とする請求項１また
は２に記載のＤＡコンバータ。
【請求項４】前記ディジタル信号は、前記所定の周期
における前記拡散パルス信号のパルス数を示す多ビット
信号であることを特徴とする請求項３に記載のＤＡコン
バータ。
【請求項５】前記ディジタル信号は、前記所定の周期
におけるデューティ比により前記アナログ信号のレベル
を特定する１ビット信号であり、前記所定の周期における前記デューティ比を、前記所定
の周期における前記拡散パルス信号に含ませるパルス数
として出力するパルス数出力部とを更に備えることを特
徴とする請求項３に記載のＤＡコンバータ。
【請求項６】前記パルス数出力部は、前記デューティ比を、前記所定の周期における前記拡散
パルス信号に含ませる前記パルス数に変換するパルス数
変換部と、前記パルス数をカウントし、カウントした前記パルス数
を多ビットで表現するカウンタを更に有することを特徴
とする請求項５に記載のＤＡコンバータ。
【請求項７】基準クロックを発生する基準クロック発
生部を更に備え、前記拡散パルス信号生成部は、前記基準クロックに基づいて出力値を増加させるパルス
生成用カウンタと、前記所定の周期における前記拡散パルス信号の前記パル
ス数を記憶するパルス設定レジスタと、前記パルス生成用カウンタのビットの変化点を検出する
複数の変化点検出部とを有し、前記拡散パルス信号生成部は、前記パルス設定レジスタ
のレジスタ値と、前記変化点検出部の出力値とに基づい
て、前記パルスを発生するタイミングを定めることを特
徴とする請求項１から６のいずれかに記載のＤＡコンバ
ータ。
【請求項８】前記パルス生成用カウンタは、Ｍ（Ｍは
自然数）ビットのＭビットカウンタであり、前記パルス設定レジスタは、ＭビットのＭビットレジス
タであり、前記拡散パルス信号生成部は、前記パルス設定レジスタの（Ｍ−ｎ＋１）（ｎは自然
数）番目のビットに対応するレジスタ値と、前記カウン
タのｎ番目のビットに対応する前記変化点検出部の出力
値との論理積をとる複数のＡＮＤ回路を更に有し、前記拡散パルス信号生成部は、前記ＡＮＤ回路による前
記論理積に基づいて、前記パルスを発生するタイミング
を定めることを特徴とする請求項７に記載のＤＡコンバ
ータ。
【請求項９】所定の電圧を発生する電圧発生器であっ
て、前記所定の電圧の値に対応する電圧値設定信号を出力す
る電圧値設定部と、所定の周期において、前記電圧値設定信号により特定さ
れる時間的パルス密度で、パルスが時系列的に拡散され
た拡散パルス信号を生成する拡散パルス信号生成部と、前記拡散パルス信号を平滑化して、前記所定の電圧を出
力するフィルタ部とを備えることを特徴とする電圧発生
器。
【請求項１０】前記拡散パルス信号生成部は、第１基準電圧を供給する第１基準電圧源と、第２基準電圧を供給する第２基準電圧源と、前記第１基準電圧と前記第２基準電圧のいずれか一方を
出力して、前記拡散パルス信号を出力するスイッチ部
と、前記電圧値設定信号に基づいて、前記スイッチ部が前記
第１基準電圧と前記第２基準電圧のいずれを出力するか
を指定するスイッチ制御信号を発生するスイッチ制御信
号発生部とを有することを特徴とする請求項９に記載の
電圧発生器。
【請求項１１】被試験デバイスに信号を出力するドラ
イバを用いて前記被試験デバイスを試験する半導体試験
装置において用いられるＩＣチップであって、前記被試験デバイスの入力特性に合わせて、前記被試験
デバイスにパターン信号を供給するタイミングを調整す
るタイミング信号を発生するタイミング発生器と、前記タイミング信号に基づいて、前記被試験デバイスに
供給する前記パターン信号の波形を生成して、波形整形
パターン信号を出力する波形整形器と、前記ドライバを介して前記被試験デバイスに供給された
前記波形整形パターン信号に基づいて前記被試験デバイ
スから出力される出力信号と、前記波形整形パターン信
号に基づいて前記被試験デバイスから出力されるべき期
待値信号とを比較する論理比較器と、前記ドライバに基準電圧を供給する電圧発生器とを備
え、前記電圧発生器が、前記基準電圧の値に対応する電圧値設定信号を出力する
電圧値設定部と、所定の周期において、前記電圧値設定信号により特定さ
れる時間的パルス密度で、パルスが時系列的に拡散され
た拡散パルス信号を生成する拡散パルス信号生成部とを
有することを特徴とするＩＣチップ。
【請求項１２】前記電圧発生器が、前記拡散パルス信
号を平滑化して、前記基準電圧を出力するフィルタ部を
有することを特徴とする請求項１１に記載のＩＣチッ
プ。