JP3020405B2 - 光静電誘導サイリスタ - Google Patents
光静電誘導サイリスタInfo
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- JP3020405B2 JP3020405B2 JP6045728A JP4572894A JP3020405B2 JP 3020405 B2 JP3020405 B2 JP 3020405B2 JP 6045728 A JP6045728 A JP 6045728A JP 4572894 A JP4572894 A JP 4572894A JP 3020405 B2 JP3020405 B2 JP 3020405B2
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Description
【０００１】
【産業上の利用分野】本発明は、光静電誘導サイリスタ
に関し、特に電力用半導体スイッチとして好適な埋込ゲ
ート型光静電誘導サイリスタに関する。
に関し、特に電力用半導体スイッチとして好適な埋込ゲ
ート型光静電誘導サイリスタに関する。
【０００２】
【従来の技術】従来、電力用半導体スイッチとして高耐
圧のサイリスタ、トランジスタ等が広く使用されている
が、最近、光でトリガとクエンチが可能な電力用半導体
スイッチとして光静電誘導サイリスタが開発され、使用
されるようになった。光静電誘導サイリスタの耐圧を向
上させ安定化するために、埋込ゲート型静電誘導サイリ
スタが開発された。埋込ゲート型光静電誘導サイリスタ
の特性を更に改善するため、例えば特公平５−５０８６
１号公報に開示されているように、多くの提案がなされ
ている。
圧のサイリスタ、トランジスタ等が広く使用されている
が、最近、光でトリガとクエンチが可能な電力用半導体
スイッチとして光静電誘導サイリスタが開発され、使用
されるようになった。光静電誘導サイリスタの耐圧を向
上させ安定化するために、埋込ゲート型静電誘導サイリ
スタが開発された。埋込ゲート型光静電誘導サイリスタ
の特性を更に改善するため、例えば特公平５−５０８６
１号公報に開示されているように、多くの提案がなされ
ている。
【０００３】図３は従来の埋込ゲート型光静電誘導サイ
リスタの一例の断面図である。Ｎ- 型ベース領域１の下
面にＰ+ 型アノード領域２を設け、上面にＮ+ 型カソー
ド領域３を設ける。アノード領域２とカソード領域３と
の中間のＮ- 型ベース領域１にＰ+ 型ゲート領域５と複
数個のＰ+ 型埋込ゲート領域６を間隔をおいて設ける。
カソード領域３の表面を選択的にマスクしておき、カソ
ード領域３側からメサ・エッチしてゲート領域５を露出
させる。パッシベーション膜１０を化学的気相成長（Ｃ
ＶＤ）法などにより形成し、選択エッチングして電極形
成領域を窓あけした後、カソード領域３の表面に複数個
のカソード電極７を間隔をおいて設け、ゲート領域５お
よびアノード領域２の表面にもそれぞれゲート電極８お
よびアノード電極９を設ける。Ｎ- 型ベース領域１の不
純物濃度は約１×１０12〜１×１０14原子／ｃｍ3 、Ｐ
+ 型アノード領域２の不純物濃度は約１×１０18〜１×
１０19原子／ｃｍ3 、Ｎ+ 型カソード領域３の不純物濃
度は約１×１０18〜１×１０20原子／ｃｍ3 、Ｐ+ 型ゲ
ート領域５とＰ+ 型埋込ゲート領域６の不純物濃度は約
１×１０18〜１×１０19原子／ｃｍ3 である。また、Ｎ
+ 型カソード領域３の深さｄ1 は約５μｍである。
リスタの一例の断面図である。Ｎ- 型ベース領域１の下
面にＰ+ 型アノード領域２を設け、上面にＮ+ 型カソー
ド領域３を設ける。アノード領域２とカソード領域３と
の中間のＮ- 型ベース領域１にＰ+ 型ゲート領域５と複
数個のＰ+ 型埋込ゲート領域６を間隔をおいて設ける。
カソード領域３の表面を選択的にマスクしておき、カソ
ード領域３側からメサ・エッチしてゲート領域５を露出
させる。パッシベーション膜１０を化学的気相成長（Ｃ
ＶＤ）法などにより形成し、選択エッチングして電極形
成領域を窓あけした後、カソード領域３の表面に複数個
のカソード電極７を間隔をおいて設け、ゲート領域５お
よびアノード領域２の表面にもそれぞれゲート電極８お
よびアノード電極９を設ける。Ｎ- 型ベース領域１の不
純物濃度は約１×１０12〜１×１０14原子／ｃｍ3 、Ｐ
+ 型アノード領域２の不純物濃度は約１×１０18〜１×
１０19原子／ｃｍ3 、Ｎ+ 型カソード領域３の不純物濃
度は約１×１０18〜１×１０20原子／ｃｍ3 、Ｐ+ 型ゲ
ート領域５とＰ+ 型埋込ゲート領域６の不純物濃度は約
１×１０18〜１×１０19原子／ｃｍ3 である。また、Ｎ
+ 型カソード領域３の深さｄ1 は約５μｍである。
【０００４】このような構造をもった埋込ゲート型光静
電誘導サイリスタは、例えば次のようにして製造され
る。Ｎ- 型単結晶シリコン基板の裏面に拡散またはイオ
ン注入によりＰ+ 型アノード領域２を設け、表面に拡散
またはイオン注入によりＰ+ 型ゲート領域５と複数個の
Ｐ+ 型埋込ゲート領域６を間隔をおいて設ける。ＣＶＤ
法などによりＮ- 型シリコン基板の表面にＮ- 型シリコ
ン層をエピタキシァル成長させる。このＮ-型シリコン
層とＮ- 型シリコン基板と合わせてＮ- 型ベース領域１
とする。これによりＰ+ 型ゲート領域５とＰ+ 型埋込ゲ
ート領域６がＮ- 型ベース領域１の中に埋込まれる。拡
散またはイオン注入によりＮ- 型ベース領域１の表面に
Ｎ+ 型カソード領域３を設ける。カソード領域３の表面
を選択的にマスクし、アノード領域２の全表面をマスク
して、ゲート領域５が露出するまでカソード領域３側か
らメサ・エッチまたはベベル・エッチする。ＳｉＯ2 な
どのパッシベーション膜１０をＣＶＤ法などにより形成
し、選択エッチングして電極形成領域に窓をあけた後、
カソード領域３の表面に複数個のカソード電極７を間隔
をおいて設け、ゲート領域５およびアノード領域２の表
面にもそれぞれゲート電極８およびアノード電極９を設
ける。
電誘導サイリスタは、例えば次のようにして製造され
る。Ｎ- 型単結晶シリコン基板の裏面に拡散またはイオ
ン注入によりＰ+ 型アノード領域２を設け、表面に拡散
またはイオン注入によりＰ+ 型ゲート領域５と複数個の
Ｐ+ 型埋込ゲート領域６を間隔をおいて設ける。ＣＶＤ
法などによりＮ- 型シリコン基板の表面にＮ- 型シリコ
ン層をエピタキシァル成長させる。このＮ-型シリコン
層とＮ- 型シリコン基板と合わせてＮ- 型ベース領域１
とする。これによりＰ+ 型ゲート領域５とＰ+ 型埋込ゲ
ート領域６がＮ- 型ベース領域１の中に埋込まれる。拡
散またはイオン注入によりＮ- 型ベース領域１の表面に
Ｎ+ 型カソード領域３を設ける。カソード領域３の表面
を選択的にマスクし、アノード領域２の全表面をマスク
して、ゲート領域５が露出するまでカソード領域３側か
らメサ・エッチまたはベベル・エッチする。ＳｉＯ2 な
どのパッシベーション膜１０をＣＶＤ法などにより形成
し、選択エッチングして電極形成領域に窓をあけた後、
カソード領域３の表面に複数個のカソード電極７を間隔
をおいて設け、ゲート領域５およびアノード領域２の表
面にもそれぞれゲート電極８およびアノード電極９を設
ける。
【０００５】このような構造の埋込ゲート型光静電誘導
サイリスタを駆動させる場合、カソード側から光を照射
してトリガーさせる。Ｎ+ 型カソード領域３から内部に
入った光によりＮ- 型ベース領域１に電子−正孔対が発
生する。発生した電子−正孔対の内の正孔は、Ｐ+ 型ゲ
ート領域５とＰ+ 型埋込ゲート領域６に蓄積する。その
結果、Ｐ+ 型ゲート領域５とＰ+ 型埋込ゲート領域６お
よびこれらのゲート領域に挟まれたチャネル領域の電子
に対する電位が低くなり、Ｎ+ 型カソード領域３からＮ
- 型ベース領域１へ注入される電子の量が増加する。ま
た、光により発生する電子−正孔対の内Ｎ- 型ベース領
域１付近で発生した電子は、Ｐ+ 型アノード領域２とＮ
- 型ベース領域１とのＰＮ接合付近のＮ- 型ベース領域
１に蓄積する。その結果、Ｎ- 型ベース領域１の正孔に
対する電位が低くなり、Ｐ+ 型アノード領域２からの正
孔の注入量が増加する。光で発生した電子−正孔対に加
えて、Ｎ+ 型カソード領域３から注入される電子とＰ+
型アノード領域２から注入される正孔により、チャネル
領域とＰＮ接合付近のＮ- 型ベース領域１の電位がさら
に低下し、電子、正孔の注入が増加し、埋込ゲート型光
静電誘導サイリスタはターン・オンする。一度ターン・
オンすると、トリガー用光が切られてもサイリスタはオ
ン状態を続ける。ターン・オンし易くするためには、ト
リガー用光の入射量が多い程良い。そのため、光の入射
を妨害しているカソード電極７を複数個に分割し、間隔
をおいて配置して光の入射面積を大きくしているのであ
る。光静電誘導サイリスタをターン・オンさせるに必要
な最低の光強度が光感度である。光感度は、ゲート・ラ
ッチ電流ＩGLと逆比例関係にあるので、光感度を表す指
標としてゲート・ラッチ電流ＩGLが用いられる。ゲート
・ラッチ電流ＩGLが小さい程光感度が高いということに
なる。ここで、ゲート・ラッチ電流ＩGLとは、ゲートを
順バイアスしたときゲートをラッチングさせる最小のゲ
ート電流である。
サイリスタを駆動させる場合、カソード側から光を照射
してトリガーさせる。Ｎ+ 型カソード領域３から内部に
入った光によりＮ- 型ベース領域１に電子−正孔対が発
生する。発生した電子−正孔対の内の正孔は、Ｐ+ 型ゲ
ート領域５とＰ+ 型埋込ゲート領域６に蓄積する。その
結果、Ｐ+ 型ゲート領域５とＰ+ 型埋込ゲート領域６お
よびこれらのゲート領域に挟まれたチャネル領域の電子
に対する電位が低くなり、Ｎ+ 型カソード領域３からＮ
- 型ベース領域１へ注入される電子の量が増加する。ま
た、光により発生する電子−正孔対の内Ｎ- 型ベース領
域１付近で発生した電子は、Ｐ+ 型アノード領域２とＮ
- 型ベース領域１とのＰＮ接合付近のＮ- 型ベース領域
１に蓄積する。その結果、Ｎ- 型ベース領域１の正孔に
対する電位が低くなり、Ｐ+ 型アノード領域２からの正
孔の注入量が増加する。光で発生した電子−正孔対に加
えて、Ｎ+ 型カソード領域３から注入される電子とＰ+
型アノード領域２から注入される正孔により、チャネル
領域とＰＮ接合付近のＮ- 型ベース領域１の電位がさら
に低下し、電子、正孔の注入が増加し、埋込ゲート型光
静電誘導サイリスタはターン・オンする。一度ターン・
オンすると、トリガー用光が切られてもサイリスタはオ
ン状態を続ける。ターン・オンし易くするためには、ト
リガー用光の入射量が多い程良い。そのため、光の入射
を妨害しているカソード電極７を複数個に分割し、間隔
をおいて配置して光の入射面積を大きくしているのであ
る。光静電誘導サイリスタをターン・オンさせるに必要
な最低の光強度が光感度である。光感度は、ゲート・ラ
ッチ電流ＩGLと逆比例関係にあるので、光感度を表す指
標としてゲート・ラッチ電流ＩGLが用いられる。ゲート
・ラッチ電流ＩGLが小さい程光感度が高いということに
なる。ここで、ゲート・ラッチ電流ＩGLとは、ゲートを
順バイアスしたときゲートをラッチングさせる最小のゲ
ート電流である。
【０００６】ターン・オンした埋込ゲート型光静電誘導
サイリスタをターン・オフさせるにはホトトランジスタ
とＭＩＳＦＥＴ（ともに図示せず）を使用する。ＭＩＳ
ＦＥＴのソースを光静電誘導サイリスタのゲート電極８
に接続し、ＭＩＳＦＥＴのゲートにホトトランジスタの
コレクタ（またはエミッタ）を接続しておき、ホトトラ
ンジスタをクエンチ用光で照射してホトトランジスタを
導通させ、オン状態にする。すると、ホトトランジスタ
はＭＩＳＦＥＴのゲートに電圧を印加してＭＩＳＦＥＴ
を導通させ、オン状態にする。ＭＩＳＦＥＴは、Ｐ＋型
ゲート領域５に蓄積していた正孔をＭＩＳＦＥＴを通し
て引き抜く。その結果、Ｐ＋型ゲート領域５とＰ＋型埋
込ゲート領域６の電子に対する電位が高くなり、Ｎ＋型
カソード領域３からＮ−型ベース領域１への電子の注入
が阻止され、ＰＮ接合付近のＮ−型ベース領域１の電位
が高くなり、Ｐ＋型アノード領域２からの正孔の注入が
阻止され、埋込ゲート型光静電誘導サイリスタはターン
・オフする。一度ターン・オフすると、クエンチ用光が
切られてもサイリスタはオフ状態を保つ。サイリスタに
急峻な立上り順電圧を加えると、その電圧のピーク値が
定格ピーク繰返しオフ電圧以下であってもサイリスタは
オン状態になることがある。このオフ電圧を印加しても
オン状態に到らない電圧の上昇率をオフ電圧上昇率と言
い、ｄｖ／ｄｔで表し、オフ電圧上昇率の最大値を臨界
オフ電圧上昇率と言い、（ｄｖ／ｄｔ）ｃで表す。
サイリスタをターン・オフさせるにはホトトランジスタ
とＭＩＳＦＥＴ（ともに図示せず）を使用する。ＭＩＳ
ＦＥＴのソースを光静電誘導サイリスタのゲート電極８
に接続し、ＭＩＳＦＥＴのゲートにホトトランジスタの
コレクタ（またはエミッタ）を接続しておき、ホトトラ
ンジスタをクエンチ用光で照射してホトトランジスタを
導通させ、オン状態にする。すると、ホトトランジスタ
はＭＩＳＦＥＴのゲートに電圧を印加してＭＩＳＦＥＴ
を導通させ、オン状態にする。ＭＩＳＦＥＴは、Ｐ＋型
ゲート領域５に蓄積していた正孔をＭＩＳＦＥＴを通し
て引き抜く。その結果、Ｐ＋型ゲート領域５とＰ＋型埋
込ゲート領域６の電子に対する電位が高くなり、Ｎ＋型
カソード領域３からＮ−型ベース領域１への電子の注入
が阻止され、ＰＮ接合付近のＮ−型ベース領域１の電位
が高くなり、Ｐ＋型アノード領域２からの正孔の注入が
阻止され、埋込ゲート型光静電誘導サイリスタはターン
・オフする。一度ターン・オフすると、クエンチ用光が
切られてもサイリスタはオフ状態を保つ。サイリスタに
急峻な立上り順電圧を加えると、その電圧のピーク値が
定格ピーク繰返しオフ電圧以下であってもサイリスタは
オン状態になることがある。このオフ電圧を印加しても
オン状態に到らない電圧の上昇率をオフ電圧上昇率と言
い、ｄｖ／ｄｔで表し、オフ電圧上昇率の最大値を臨界
オフ電圧上昇率と言い、（ｄｖ／ｄｔ）ｃで表す。
【０００７】
【発明が解決しようとする課題】このような埋込ゲート
型光静電誘導サイリスタにおいて、問題となる特性は、
光感度とオフ電圧上昇率（ｄｖ／ｄｔ）耐量である。光
感度を上げるには、ゲート−カソード間抵抗ＲGKを大き
くし、空乏層の広がりを大きくすれば良いが、抵抗ＲGK
を大きくするとゲート−カソード間電位差が大きくな
り、オフ電圧上昇率（ｄｖ／ｄｔ）耐量が低くなる。逆
に、オフ電圧上昇率（ｄｖ／ｄｔ）耐量を高くするため
に抵抗ＲGKを小さくすると、光感度が低下する。このよ
うに、光感度とオフ電圧上昇率（ｄｖ／ｄｔ）耐量とは
相反する関係にあるので、両者を同時に改善するのは困
難であるという問題があった。
型光静電誘導サイリスタにおいて、問題となる特性は、
光感度とオフ電圧上昇率（ｄｖ／ｄｔ）耐量である。光
感度を上げるには、ゲート−カソード間抵抗ＲGKを大き
くし、空乏層の広がりを大きくすれば良いが、抵抗ＲGK
を大きくするとゲート−カソード間電位差が大きくな
り、オフ電圧上昇率（ｄｖ／ｄｔ）耐量が低くなる。逆
に、オフ電圧上昇率（ｄｖ／ｄｔ）耐量を高くするため
に抵抗ＲGKを小さくすると、光感度が低下する。このよ
うに、光感度とオフ電圧上昇率（ｄｖ／ｄｔ）耐量とは
相反する関係にあるので、両者を同時に改善するのは困
難であるという問題があった。
【０００８】本発明の目的は、光感度とオフ電圧上昇率
（ｄｖ／ｄｔ）耐量とを同時に改善した埋込ゲート型の
光静電誘導サイリスタを提供することにある。
（ｄｖ／ｄｔ）耐量とを同時に改善した埋込ゲート型の
光静電誘導サイリスタを提供することにある。
【０００９】
【課題を解決するための手段】本発明は、一導電型半導
体層からなるベース領域と、このベース領域の一方の面
に設けられた一導電型で前記ベース領域よりも不純物濃
度が高いカソード領域と、このカソード領域の表面に分
割して設けられた複数のカソード電極と、前記ベース領
域の他方の面に設けられた逆導電型アノード領域と、前
記カソード領域とアノード領域との間の前記ベース領域
に接して設けられた逆導電型ゲート領域と、前記カソー
ド領域とアノード領域との間の前記ベース領域に埋込ま
れかつ前記ゲート領域と離れて設けられた逆導電型埋込
ゲート領域とを有する光静電誘導サイリスタにおいて、
前記光静電誘導サイリスタがメサ構造であって、前記カ
ソード電極の直下から前記アノード領域へ向かって、前
記カソード領域と前記埋込ゲート領域との中間まで伸び
る一導電型カソード伸張領域を、前記分割されたカソー
ド電極間の直下を除く、前記カソード電極直下に形成
し、前記一導電型カソード伸張領域の不純物濃度が前記
ベース領域の不純物濃度よりも高く、かつ前記カソード
領域の不純物濃度と同等かそれよりも高くしたことを特
徴とする。
体層からなるベース領域と、このベース領域の一方の面
に設けられた一導電型で前記ベース領域よりも不純物濃
度が高いカソード領域と、このカソード領域の表面に分
割して設けられた複数のカソード電極と、前記ベース領
域の他方の面に設けられた逆導電型アノード領域と、前
記カソード領域とアノード領域との間の前記ベース領域
に接して設けられた逆導電型ゲート領域と、前記カソー
ド領域とアノード領域との間の前記ベース領域に埋込ま
れかつ前記ゲート領域と離れて設けられた逆導電型埋込
ゲート領域とを有する光静電誘導サイリスタにおいて、
前記光静電誘導サイリスタがメサ構造であって、前記カ
ソード電極の直下から前記アノード領域へ向かって、前
記カソード領域と前記埋込ゲート領域との中間まで伸び
る一導電型カソード伸張領域を、前記分割されたカソー
ド電極間の直下を除く、前記カソード電極直下に形成
し、前記一導電型カソード伸張領域の不純物濃度が前記
ベース領域の不純物濃度よりも高く、かつ前記カソード
領域の不純物濃度と同等かそれよりも高くしたことを特
徴とする。
【００１０】
【００１１】
【００１２】
【作用】本発明では、光静電誘導サイリスタをトリガー
する光が照射されないカソード電極の下にのみ高不純物
濃度のカソード伸張領域を設けたので、カソード電極直
下部分のゲート−カソード間抵抗ＲGKが低下し、オフ電
圧上昇率（ｄｖ／ｄｔ）耐量が高くなる。また、カソー
ド電極がなくトリガー光で照射されるカソード領域のゲ
ート−カソード間抵抗ＲGKを高くすることができるの
で、光感度を高くすることができる。すなわち、相反関
係にある光感度とオフ電圧上昇率（ｄｖ／ｄｔ）耐量と
を同時に改善することができる。
する光が照射されないカソード電極の下にのみ高不純物
濃度のカソード伸張領域を設けたので、カソード電極直
下部分のゲート−カソード間抵抗ＲGKが低下し、オフ電
圧上昇率（ｄｖ／ｄｔ）耐量が高くなる。また、カソー
ド電極がなくトリガー光で照射されるカソード領域のゲ
ート−カソード間抵抗ＲGKを高くすることができるの
で、光感度を高くすることができる。すなわち、相反関
係にある光感度とオフ電圧上昇率（ｄｖ／ｄｔ）耐量と
を同時に改善することができる。
【００１３】カソード伸張領域の不純物濃度は、高けれ
ば高い程好ましく、前記カソード領域の不純物濃度は低
ければ低い程好ましい。それ故、カソード伸張領域の不
純物濃度は、前記ベース領域１の不純物濃度よりも高
く、カソード領域の不純物濃度と同等かそれよりも高く
する。
ば高い程好ましく、前記カソード領域の不純物濃度は低
ければ低い程好ましい。それ故、カソード伸張領域の不
純物濃度は、前記ベース領域１の不純物濃度よりも高
く、カソード領域の不純物濃度と同等かそれよりも高く
する。
【００１４】
【実施例】図１は本発明の光静電誘導サイリスタの一実
施例の断面図である。この実施例は、図３に示した光静
電誘導サイリスタのカソード電極７の下からＰ+ 型アノ
ード領域２へ向かって、かつＮ+ 型カソード領域３とＰ
+ 型埋込ゲート領域６との中間まで伸びる高不純物濃度
のＮ+ 型カソード伸張領域４を設けたものである。
施例の断面図である。この実施例は、図３に示した光静
電誘導サイリスタのカソード電極７の下からＰ+ 型アノ
ード領域２へ向かって、かつＮ+ 型カソード領域３とＰ
+ 型埋込ゲート領域６との中間まで伸びる高不純物濃度
のＮ+ 型カソード伸張領域４を設けたものである。
【００１５】本発明では、光静電誘導サイリスタをトリ
ガーする光が入射しないカソード電極７の下にのみ高不
純物濃度のＮ+ カソード伸張領域４を設けたので、カソ
ード電極７直下部分のゲート−カソード間抵抗ＲGKが低
下し、オフ電圧上昇率（ｄｖ／ｄｔ）耐量が高くなる。
また、カソード電極７が存在せずトリガー光が入射する
カソード領域３のゲート−カソード間抵抗ＲGKを高くす
ることができるので、光感度を高くすることができる。
すなわち、相反関係にある光感度とオフ電圧上昇率（ｄ
ｖ／ｄｔ）耐量とを同時に改善することができる。どの
程度改善されたかの例を本発明品と従来品と対比して表
１に示す。
ガーする光が入射しないカソード電極７の下にのみ高不
純物濃度のＮ+ カソード伸張領域４を設けたので、カソ
ード電極７直下部分のゲート−カソード間抵抗ＲGKが低
下し、オフ電圧上昇率（ｄｖ／ｄｔ）耐量が高くなる。
また、カソード電極７が存在せずトリガー光が入射する
カソード領域３のゲート−カソード間抵抗ＲGKを高くす
ることができるので、光感度を高くすることができる。
すなわち、相反関係にある光感度とオフ電圧上昇率（ｄ
ｖ／ｄｔ）耐量とを同時に改善することができる。どの
程度改善されたかの例を本発明品と従来品と対比して表
１に示す。
【００１６】
【表１】
【００１７】Ｎ+ 型カソード伸張領域４の不純物濃度
は、高ければ高い程好ましいので、可能な限り高濃度に
する。それ故、カソード伸張領域４の不純物濃度は、カ
ソード領域３の不純物濃度と同等かそれよりも高くす
る。また、Ｎ+ 型カソード伸張領域４の深さｄ2 は、埋
込ゲート領域６に接触しない程度に深ければ深い程良
い。さらに、トリガー光で照射されるカソード領域３の
ゲート−カソード間抵抗ＲGKは高ければ高い程好ましい
ので、カソード領域３の不純物濃度は可能な限り低濃度
にし、Ｎ+ 型カソード領域３の深さｄ1 は、可能な限り
浅く、例えば約２〜３μｍにする。
は、高ければ高い程好ましいので、可能な限り高濃度に
する。それ故、カソード伸張領域４の不純物濃度は、カ
ソード領域３の不純物濃度と同等かそれよりも高くす
る。また、Ｎ+ 型カソード伸張領域４の深さｄ2 は、埋
込ゲート領域６に接触しない程度に深ければ深い程良
い。さらに、トリガー光で照射されるカソード領域３の
ゲート−カソード間抵抗ＲGKは高ければ高い程好ましい
ので、カソード領域３の不純物濃度は可能な限り低濃度
にし、Ｎ+ 型カソード領域３の深さｄ1 は、可能な限り
浅く、例えば約２〜３μｍにする。
【００１８】次に、この実施例の製造方法について説明
する。図２は図１に示す実施例の製造方法を説明するた
めの工程順に示した断面図である。
する。図２は図１に示す実施例の製造方法を説明するた
めの工程順に示した断面図である。
【００１９】まず、図２（ａ）に示すように、単結晶の
Ｎ- 型シリコン基板１１の裏面に拡散またはイオン注入
によりＰ+ 型アノード領域２を設ける。表面にＳｉＯ2
などでマスク１２を設け、窓あけし、拡散またはイオン
注入によりＰ+ 型ゲート領域５と複数個のＰ+ 型埋込ゲ
ート領域６を間隔をおいて設ける。
Ｎ- 型シリコン基板１１の裏面に拡散またはイオン注入
によりＰ+ 型アノード領域２を設ける。表面にＳｉＯ2
などでマスク１２を設け、窓あけし、拡散またはイオン
注入によりＰ+ 型ゲート領域５と複数個のＰ+ 型埋込ゲ
ート領域６を間隔をおいて設ける。
【００２０】次に、図２（ｂ）に示すように、マスク１
２を除去し、Ｎ- 型シリコン基板１１の表面にＮ- 型シ
リコン層１３をＣＶＤ法などによりエピタキシァル成長
させ、このＮ- 型シリコン層１３とＮ- 型シリコン基板
１１と合わせてＮ- 型ベース領域１とする。Ｎ- 型シリ
コン層１３の不純物濃度はＮ- 型シリコン基板１１の不
純物濃度と同程度にする。これによりＰ+ 型ゲート領域
５とＰ+ 型埋込ゲート領域６がＮ- 型ベース領域１の中
に埋込まれる。
２を除去し、Ｎ- 型シリコン基板１１の表面にＮ- 型シ
リコン層１３をＣＶＤ法などによりエピタキシァル成長
させ、このＮ- 型シリコン層１３とＮ- 型シリコン基板
１１と合わせてＮ- 型ベース領域１とする。Ｎ- 型シリ
コン層１３の不純物濃度はＮ- 型シリコン基板１１の不
純物濃度と同程度にする。これによりＰ+ 型ゲート領域
５とＰ+ 型埋込ゲート領域６がＮ- 型ベース領域１の中
に埋込まれる。
【００２１】次に、図２（ｃ）に示すように、Ｎ- 型ベ
ース領域１の表面（Ｎ- 型シリコン層１３の表面）にマ
スク１４を設け、窓あけし、拡散またはイオン注入によ
りＮ+ 型カソード伸張領域４を形成する。Ｎ+ 型カソー
ド伸張領域４は、トリガー用光がＮ+ 型カソード領域３
を邪魔なしで通れるように分割し、間隔をあけて設け
る。Ｎ+ 型カソード伸張領域４の不純物濃度は、高けれ
ば高い程好ましいので、可能な限り高濃度にする。ま
た、Ｎ+ 型カソード伸張領域４の深さｄ2 は、埋込ゲー
ト領域６に接触しない程度に深ければ深い程良い。この
実施例では、深さｄ2 は約１０μｍにした。
ース領域１の表面（Ｎ- 型シリコン層１３の表面）にマ
スク１４を設け、窓あけし、拡散またはイオン注入によ
りＮ+ 型カソード伸張領域４を形成する。Ｎ+ 型カソー
ド伸張領域４は、トリガー用光がＮ+ 型カソード領域３
を邪魔なしで通れるように分割し、間隔をあけて設け
る。Ｎ+ 型カソード伸張領域４の不純物濃度は、高けれ
ば高い程好ましいので、可能な限り高濃度にする。ま
た、Ｎ+ 型カソード伸張領域４の深さｄ2 は、埋込ゲー
ト領域６に接触しない程度に深ければ深い程良い。この
実施例では、深さｄ2 は約１０μｍにした。
【００２２】次に、図２（ｄ）に示すように、マスク１
４を除去し、拡散またはイオン注入によりＮ- 型ベース
領域１の表面にＮ+ 型カソード領域３を設ける。Ｎ+ 型
カソード領域３の深さｄ1 は、約２〜３μｍにする。
４を除去し、拡散またはイオン注入によりＮ- 型ベース
領域１の表面にＮ+ 型カソード領域３を設ける。Ｎ+ 型
カソード領域３の深さｄ1 は、約２〜３μｍにする。
【００２３】次に、図２（ｅ）に示すように、 カソー
ド領域３の表面を選択的にマスク１５を設け、アノード
領域２の全表面をマスクして、ゲート領域５が露出する
までカソード領域３側からメサ・エッチまたはベベル・
エッチする。
ド領域３の表面を選択的にマスク１５を設け、アノード
領域２の全表面をマスクして、ゲート領域５が露出する
までカソード領域３側からメサ・エッチまたはベベル・
エッチする。
【００２４】次に、図１に示すように、マスク１５を除
去し、表面にＳｉＯ2 などのパッシベーション膜１０を
ＣＶＤ法などにより形成し、カソード伸張領域４とゲー
ト領域５の表面が露出するように選択エッチングして電
極形成領域を窓あけした後、カソード伸張領域４の表面
及びゲート領域５の表面にそれぞれカソード電極７、ゲ
ート電極８を設ける。また、アノード領域２の表面にア
ノード電極９を設ける。このようにして、本発明の光静
電誘導サイリスタの一実施例が製造される。
去し、表面にＳｉＯ2 などのパッシベーション膜１０を
ＣＶＤ法などにより形成し、カソード伸張領域４とゲー
ト領域５の表面が露出するように選択エッチングして電
極形成領域を窓あけした後、カソード伸張領域４の表面
及びゲート領域５の表面にそれぞれカソード電極７、ゲ
ート電極８を設ける。また、アノード領域２の表面にア
ノード電極９を設ける。このようにして、本発明の光静
電誘導サイリスタの一実施例が製造される。
【００２５】
【発明の効果】以上説明したように、本発明では、光静
電誘導サイリスタをトリガーする光が照射されないカソ
ード電極の下にのみ高不純物濃度のカソード伸張領域を
設けてカソード電極直下部分のゲート−カソード間抵抗
ＲGKを低下させ、トリガー光で照射されるカソード領域
のゲート−カソード間抵抗ＲGKを高くすることができる
ので、光感度とオフ電圧上昇率（ｄｖ／ｄｔ）耐量とを
同時に改善することができる。
電誘導サイリスタをトリガーする光が照射されないカソ
ード電極の下にのみ高不純物濃度のカソード伸張領域を
設けてカソード電極直下部分のゲート−カソード間抵抗
ＲGKを低下させ、トリガー光で照射されるカソード領域
のゲート−カソード間抵抗ＲGKを高くすることができる
ので、光感度とオフ電圧上昇率（ｄｖ／ｄｔ）耐量とを
同時に改善することができる。
【図１】本発明の光静電誘導サイリスタの一実施例の断
面図である。
面図である。
【図２】図１に示す実施例の製造方法を説明するための
工程順に示した断面図である。
工程順に示した断面図である。
【図３】従来の埋込ゲート型光静電誘導サイリスタの一
例の断面図である。
例の断面図である。
１ Ｎ- 型ベース領域 ２ Ｐ+ 型アノード領域 ３ Ｎ+ 型カソード領域 ４ Ｎ+ 型カソード伸張領域 ５ Ｐ+ 型ゲート領域 ６ Ｐ+ 型埋込ゲート領域 ７ カソード電極 ８ ゲート電極 ９ アノード電極 １０ パッシベーション膜
Claims (1)
- 【請求項１】 一導電型半導体層からなるベース領域
と、このベース領域の一方の面に設けられた一導電型で
前記ベース領域よりも不純物濃度が高いカソード領域
と、このカソード領域の表面に分割して設けられた複数
のカソード電極と、前記ベース領域の他方の面に設けら
れた逆導電型アノード領域と、前記カソード領域とアノ
ード領域との間の前記ベース領域に接して設けられた逆
導電型ゲート領域と、前記カソード領域とアノード領域
との間の前記ベース領域に埋込まれかつ前記ゲート領域
と離れて設けられた逆導電型埋込ゲート領域とを有する
光静電誘導サイリスタにおいて、 前記光静電誘導サイリスタがメサ構造であって、前記カ
ソード電極の直下から前記アノード領域へ向かって、前
記カソード領域と前記埋込ゲート領域との中間まで伸び
る一導電型カソード伸張領域を、前記分割されたカソー
ド電極間の直下を除く、前記カソード電極直下に形成
し、前記一導電型カソード伸張領域の不純物濃度が前記
ベース領域の不純物濃度よりも高く、かつ前記カソード
領域の不純物濃度と同等かそれよりも高くしたことを特
徴とする光静電誘導サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6045728A JP3020405B2 (ja) | 1994-03-16 | 1994-03-16 | 光静電誘導サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6045728A JP3020405B2 (ja) | 1994-03-16 | 1994-03-16 | 光静電誘導サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254697A JPH07254697A (ja) | 1995-10-03 |
| JP3020405B2 true JP3020405B2 (ja) | 2000-03-15 |
Family
ID=12727387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6045728A Expired - Lifetime JP3020405B2 (ja) | 1994-03-16 | 1994-03-16 | 光静電誘導サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3020405B2 (ja) |
-
1994
- 1994-03-16 JP JP6045728A patent/JP3020405B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07254697A (ja) | 1995-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990713 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991214 |