JP3019318B2 - Video signal processing device - Google Patents
Video signal processing deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、特に正極同期信号を用いた映像信号から
同期信号を分離する際に用いて好適な正極同期信号の映
像信号処理回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal processing circuit for a positive sync signal which is particularly suitable for use in separating a sync signal from a video signal using a positive sync signal.
この発明は、特に正極同期を用いた映像信号から同期
信号を分離する際に用いて好適な正極同期信号の映像信
号処理回路において、直流レベルが周期的に変動する波
形を入力映像信号に重畳するスイッチ手段を設け、フレ
ームパルスが検出されていない時には、このスイッチ手
段を介して直流レベルが周期的に変動する波形を映像信
号に重畳し、フレームパルスが検出されたら、入力映像
信号を所定レベルにクランプすることにより、入力映像
信号の直流レベルが偏っている場合にも、確実にフレー
ムパルスの検出を行なえるようにしたものである。The present invention particularly superimposes a waveform whose DC level periodically fluctuates on an input video signal in a video signal processing circuit of a positive sync signal which is suitable for use in separating a sync signal from a video signal using positive sync. Switch means is provided, and when a frame pulse is not detected, a waveform in which the DC level periodically fluctuates is superimposed on the video signal via the switch means, and when the frame pulse is detected, the input video signal is set to a predetermined level. By clamping, even if the DC level of the input video signal is biased, it is possible to reliably detect the frame pulse.
正極同期方式は、同期信号レベルを映像信号レベルの
範囲内に収める方式である。正極同期方式では、同期信
号レベルが映像信号レベルの範囲内にあるので、伝送路
のダイナミックレンジ全てを映像信号で使用することが
でき、S/N比の向上がはかれる。The positive electrode synchronization method is a method in which a synchronization signal level falls within a range of a video signal level. In the positive electrode synchronization method, since the synchronization signal level is within the range of the video signal level, the entire dynamic range of the transmission path can be used for the video signal, and the S / N ratio is improved.
ところで、正極同期方式を用いた映像信号の場合に
は、同期信号レベルが映像信号レベルの範囲内にあるの
で、直流レベルにより同期信号を分離することができな
い。そこで、正極同期信号の場合には、例えば特開昭62
−25579号公報に示されているように、送信側で所定ラ
インにフレームパルスを挿入しておき、受信信号から同
期信号を分離する際には、先ずフレームパルスを検出
し、そこからの相対位置により同期パルスの位置を得
て、同期信号を分離するようにしている。By the way, in the case of a video signal using the positive electrode synchronization method, the synchronization signal cannot be separated by the DC level because the synchronization signal level is within the range of the video signal level. Therefore, in the case of the positive electrode synchronization signal, for example,
As shown in Japanese Patent Publication No. -25579, a frame pulse is inserted into a predetermined line on the transmission side, and when a synchronization signal is separated from a reception signal, the frame pulse is first detected and a relative position therefrom is detected. Thus, the position of the synchronization pulse is obtained to separate the synchronization signal.
つまり、正極同期信号を用いた映像信号の場合には、
従来、第３図に示すようにして同期信号が分離される。That is, in the case of a video signal using the positive sync signal,
Conventionally, the synchronization signal is separated as shown in FIG.
第３図において、入力端子51に映像信号が供給され
る。この映像信号が結合コンデンサ52を介してバッファ
アンプ53に供給される。バッファアンプ53の入力端に
は、抵抗59が接続される。バッファアンプ53の出力がク
ランプ回路54に供給される。クランプ回路54には、PLL5
8からクランプパルスが供給される。クランプ回路54の
出力がアンプ55を介してA/Dコンバータ56に供給され
る。A/Dコンバータ56の出力が出力端子57から取り出さ
れるとともに、A/Dコンバータ56の出力が所定のスライ
スレベルで２値化され、この２値化された出力がPLL58
に供給される。In FIG. 3, a video signal is supplied to an input terminal 51. This video signal is supplied to the buffer amplifier 53 via the coupling capacitor 52. A resistor 59 is connected to an input terminal of the buffer amplifier 53. The output of the buffer amplifier 53 is supplied to the clamp circuit 54. PLL5
8 supplies a clamp pulse. The output of the clamp circuit 54 is supplied to an A / D converter 56 via an amplifier 55. The output of the A / D converter 56 is taken out from the output terminal 57, and the output of the A / D converter 56 is binarized at a predetermined slice level.
Supplied to
入力映像信号の所定のラインには、フレームパルスが
挿入される。このフレームパルスは、第４図Ａに示すよ
うに、入力映像信号のダイナミックレンジ一杯まで振る
パルス列である。A frame pulse is inserted into a predetermined line of the input video signal. This frame pulse is, as shown in FIG. 4A, a pulse train that swings to the full dynamic range of the input video signal.
A/Dコンバータ56の出力は、例えば量子化レベルのセ
ンターレベルでスライスされて２値化され、PLL58に送
られる。PLL58で、このA/Dコンバータ56の出力からパタ
ーンマッチングによりフレームパルスが検出される。そ
して、このフレームパルスにより、PLL58がロックされ
る。PLL58がロックされると、このフレームパルスを基
に、そこからの相対位置により同期パルスの位置が得ら
れる。PLL58がロックされると、同期信号のタイミング
でクランプパルスが発生される。このクランプパルスが
クランプ回路54に供給され、このクランプパルスによ
り、クランプ回路54で入力映像信号の直流レベルが所定
のレベルにクランプされる。The output of the A / D converter 56 is sliced and binarized, for example, at the center level of the quantization level, and sent to the PLL 58. The PLL 58 detects a frame pulse from the output of the A / D converter 56 by pattern matching. Then, the PLL 58 is locked by the frame pulse. When the PLL 58 is locked, the position of the synchronization pulse is obtained based on the frame pulse and the relative position therefrom. When the PLL 58 is locked, a clamp pulse is generated at the timing of the synchronization signal. The clamp pulse is supplied to the clamp circuit 54, and the DC level of the input video signal is clamped by the clamp circuit 54 to a predetermined level.
ところで、正極同期信号を用いた映像信号の場合に
は、フレームパルスを検出してから同期信号が検出さ
れ、この同期信号を基にクランプパルスが形成される。
このため、電源投入直後のフレームパルスが検出される
以前では、入力映像信号はクランプされない。このた
め、電源投入直後、入力映像信号のセンターレベルは、
必ずしもA/D変換時の量子化レベルのセンターレベルに
一致していない。すなわち、電源投入直後、入力映像信
号直流レベルは、その平均値レベルで変動する。By the way, in the case of a video signal using a positive electrode synchronization signal, a synchronization signal is detected after detecting a frame pulse, and a clamp pulse is formed based on the synchronization signal.
Therefore, the input video signal is not clamped before the frame pulse is detected immediately after the power is turned on. Therefore, immediately after the power is turned on, the center level of the input video signal is
It does not always match the center level of the quantization level at the time of A / D conversion. That is, immediately after the power is turned on, the DC level of the input video signal fluctuates at the average level.
このように入力映像信号のセンターレベルがA/D変換
時の量子化レベルのセンターレベルに一致していない状
態では、入力されている映像信号の平均値レベルによっ
ては、フレームパルスが検出できない。In the state where the center level of the input video signal does not match the center level of the quantization level at the time of A / D conversion, a frame pulse cannot be detected depending on the average value level of the input video signal.
例えば、入力映像信号が中間輝度の信号（APL＝50
％）であると、第４図Ａに示すように、入力映像信号の
直流レベルがA/D変換時のセンターレベルV10に略一致す
る。ところが、入力映像信号が殆ど黒の時（APL＝０
％）には、第11図Ｂ示すように、入力映像信号の直流レ
ベルがA/D変換時のセンターレベルV10に対して高くな
る。入力映像信号が殆ど白の時（APL＝100％）には、第
４図Ｃに示すように、入力映像信号の直流レベルがA/D
変換時のセンターレベルV10に対して低くなる。For example, if the input video signal is a signal of intermediate brightness (APL = 50
If it is%), as shown in FIG. 4 A, the DC level of the input video signal is substantially equal to the center level V 10 at the time of A / D conversion. However, when the input video signal is almost black (APL = 0
The%), as shown FIG. 11 B, the DC level of the input video signal is higher than the center level V 10 at the time of A / D conversion. When the input video signal is almost white (APL = 100%), the DC level of the input video signal is A / D as shown in FIG. 4C.
It becomes lower than the center level V 10 during conversion.
このように、入力映像信号のセンターレベルがA/D変
換時の量子化レベルのセンターレベルV10と異なってい
ると、A/D変換後のフレームパルスを量子化レベルのセ
ンターレベルV10でスライスして２値化したときのパタ
ーンが本来のフレームパルスのパターンと異なってき
て、フレームパルスを検出できないことがある。Slice Thus, the center level of the input video signal is different from the center level V 10 quantization levels at the time of A / D conversion, the frame pulse after the A / D conversion at the center level V 10 quantization levels In some cases, the binarized pattern differs from the original frame pulse pattern, and the frame pulse cannot be detected.
例えば、入力映像信号が殆ど黒の時、この信号中に含
まれるノイズにより、実際の信号は第４図Ｄに示すよう
になる。この信号をA/D変換時のセンターレベルV10でス
ライスすると、第４図Ｅに示すような波形になり、本来
のフレームパルスの波形と異なってしまう。For example, when the input video signal is almost black, the actual signal becomes as shown in FIG. 4D due to noise included in the input video signal. When slicing the signal at the center level V 10 at the time of A / D conversion, becomes a waveform as shown in FIG. 4 E, it will differ from the waveform of the original frame pulse.
このように、正極同期方式の映像信号の場合には、電
源投入直後、入力映像信号の直流レベルによっては、フ
レームパルスがなかなか検出できないことがある。As described above, in the case of the video signal of the positive-polarity synchronous system, immediately after the power is turned on, depending on the DC level of the input video signal, the frame pulse may not be easily detected.
したがって、この発明の目的は、入力映像信号の直流
レベルが変動しても、フレームパルスを確実に検出する
ことができる映像信号処理回路を提供することにある。Therefore, an object of the present invention is to provide a video signal processing circuit capable of reliably detecting a frame pulse even if the DC level of an input video signal fluctuates.
〔課題を解決するための手段〕 この発明は、同期信号が映像信号内に収められると共
に同期信号を分離するために同期信号から所定の相対位
置にフレームパルスが挿入された正極同期方式の映像信
号から、フレームパルスの検出を行なう映像信号処理装
置において、 入力された正極同期方式の映像信号をクランプするク
ランプ手段と、 クランプ手段から出力される正極同期方式の映像信号
をディジタル化するA/D変換手段と、 A/D変換手段の出力からパターンマッチングによりフ
レームパルスを検出し、フレームパルスを検出するとク
ランプパルスを発生すると共に、フレームパルスが検出
されたことを示す制御信号を発生するフレームパルス検
出手段と、 入力された正極同期方式の映像信号に対して、直流レ
ベルが周期的に変動する波形を重畳する変動波形重畳手
段とを備え、 制御信号からフレームパルス検出手段でフレームパル
スが検出されていないと判断されるときには、変動波形
重畳手段により入力された正極同期方式の映像信号に対
して直流レベルが周期的に変動する波形を重畳し、 制御信号からフレームパルス検出手段でフレームパル
スが検出されたと判断されたら、直流レベルが周期的に
変動する波形の重畳を停止すると共に、フレームパルス
検出手段から発生されるクランプパルスによりクランプ
手段のクランプ動作を行なうようにしたことを特徴とす
る映像信号処理装置である。Means for Solving the Problems The present invention relates to a video signal of a positive-polarity synchronization method in which a synchronization signal is contained in a video signal and a frame pulse is inserted at a predetermined relative position from the synchronization signal in order to separate the synchronization signal. In the video signal processing device for detecting the frame pulse, a clamp means for clamping the input positive polarity synchronous video signal, and an A / D converter for digitizing the positive polarity synchronous video signal output from the clamp means Means for detecting a frame pulse by pattern matching from the output of the A / D conversion means, generating a clamp pulse upon detecting the frame pulse, and generating a control signal indicating that the frame pulse has been detected; And a waveform in which the DC level periodically fluctuates with respect to the input positive-sync video signal. When the frame pulse is detected by the frame pulse detection means from the control signal, the DC level is applied to the video signal of the positive polarity synchronization system input by the fluctuation waveform superimposition means. Superimposes a periodically fluctuating waveform. If it is determined from the control signal that the frame pulse is detected by the frame pulse detecting means, the superimposing of the DC level periodically fluctuating waveform is stopped, and the frame pulse detecting means A video signal processing apparatus characterized in that a clamp operation of a clamp means is performed by a generated clamp pulse.
PLL8がロックされる以前では、発振回路12からスイッ
チ回路11を介して、入力映像信号に徐々にレベルの変化
する信号が重畳される。入力映像信号のセンターレベル
がA/D変換時のセンターレベルから大きくはずれていて
も、入力映像信号に徐々に変化する信号を重畳すると、
映像信号のセンターレベルがA/D変換時のセンターレベ
ルと一致する期間が必ず生ずる。Before the PLL 8 is locked, a signal whose level gradually changes is superimposed on the input video signal from the oscillation circuit 12 via the switch circuit 11. Even if the center level of the input video signal is greatly deviated from the center level at the time of A / D conversion, when a gradually changing signal is superimposed on the input video signal,
A period in which the center level of the video signal coincides with the center level at the time of A / D conversion always occurs.
映像信号のセンターレベルがA/D変換時のセンターレ
ベルと一致する期間にフレームパルスが検出され、PLL8
がロックされる。PLL8がロックされると、PLL8からクラ
ンプパルスSCLが出力され、クランプ回路４で入力映像
信号が所定のクランプレベルでクランプされる。A frame pulse is detected during the period when the center level of the video signal matches the center level at the time of A / D conversion.
Is locked. When PLL8 is locked, the clamp pulse S CL is output from PLL8, the input video signal is clamped at a predetermined clamp level by the clamp circuit 4.
以下、この発明の一実施例について図面を参照して説
明する。An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例を示すものである。第１
図において、入力端子１に正極同期方式の映像信号が供
給される。この入力映像信号の所定のラインには、フレ
ームパルスが挿入されている。この映像信号が結合コン
デンサ２を介してバッファアンプ３に供給される。FIG. 1 shows an embodiment of the present invention. First
In the figure, an input terminal 1 is supplied with a video signal of a positive polarity synchronization system. A frame pulse is inserted into a predetermined line of the input video signal. This video signal is supplied to the buffer amplifier 3 via the coupling capacitor 2.
バッファアンプ３の入力端子には、抵抗10を介してス
イッチ回路11が接続される。スイッチ回路11のａ側入力
端には発振回路12が接続される。スイッチ回路11のｂ側
入力端は接地される。発振回路12は、数フレーム期間以
上の周期で徐々にレベルが変化していくような信号、例
えば周波数１〜10Hz前後の三角波を発生する。A switch circuit 11 is connected to an input terminal of the buffer amplifier 3 via a resistor 10. The oscillation circuit 12 is connected to the a-side input terminal of the switch circuit 11. The b-side input terminal of the switch circuit 11 is grounded. The oscillation circuit 12 generates a signal whose level gradually changes in a cycle of several frame periods or more, for example, a triangular wave having a frequency of about 1 to 10 Hz.
バッファアンプ３の出力がクランプ回路４に供給され
る。クランプ回路４には、PLL8からクランプパルスSCL
が供給される。クランプ回路４の出力がアンプ５を介し
てA/Dコンバータ６に供給される。A/Dコンバータ６の出
力が出力端子７から取り出されるとともに、A/Dコンバ
ータ６の出力が所定のレベルでスライスされて２値化さ
れてPLL8に供給される。The output of the buffer amplifier 3 is supplied to the clamp circuit 4. In the clamp circuit 4, the clamp pulse S CL
Is supplied. The output of the clamp circuit 4 is supplied to the A / D converter 6 via the amplifier 5. The output of the A / D converter 6 is taken out from the output terminal 7, and the output of the A / D converter 6 is sliced at a predetermined level, binarized, and supplied to the PLL 8.
PLL8は、このA/Dコンバータ６の出力からパターンマ
ッチングによりフレームパルスを検出する。そして、フ
レームパルスが検出されたら、このフレームパルスを基
に、そこからの相対位置により同期パルスの位置が得ら
れる。PLL8がロックされると、同期信号のタイミングで
クランプパルスSCLが発生される。このクランプパルスS
CLがクランプ回路４に供給される。The PLL 8 detects a frame pulse from the output of the A / D converter 6 by pattern matching. When a frame pulse is detected, the position of the synchronization pulse is obtained based on the frame pulse and the relative position therefrom. When PLL8 is locked, the clamp pulse S CL is generated at a timing of the synchronization signal. This clamp pulse S
CL is supplied to the clamp circuit 4.
また、PLL8がロックされると、PLL8からスイッチ制御
信号が発生される。このスイッチ制御信号がスイッチ回
路11に供給される。When the PLL 8 is locked, a switch control signal is generated from the PLL 8. This switch control signal is supplied to the switch circuit 11.
例えば電源投入時、フレームパルスが検出されておら
ず、PLL8がロックされていない時には、スイッチ回路11
がａ側に切り換えられる。このため、入力映像信号に発
振回路12からの徐々に変化する信号SVが重畳される。For example, when the power is turned on, when the frame pulse is not detected and the PLL 8 is not locked, the switch circuit 11
Is switched to the a side. Therefore, the signal S V to gradually change from the oscillation circuit 12 to the input video signal is superimposed.
フレームパルスが検出され、PLL8がロックされると、
PLL8からのスイッチ制御信号にり、スイッチ回路11がｂ
側に切り換えられる。これにより、抵抗10の他端が接地
され、映像信号に所定のレベルが重畳される。When the frame pulse is detected and PLL8 is locked,
According to the switch control signal from PLL 8, switch circuit 11
Side. As a result, the other end of the resistor 10 is grounded, and a predetermined level is superimposed on the video signal.
入力映像信号はコンデンサ２を介して入力される。そ
して、PLL8がロックされる以前では、PLL8からクランプ
パルスSCLが出力されていない。このため、PLL8がロッ
クされる以前では、入力映像信号の直流レベルが平均値
レベルで変動している。The input video signal is input via the capacitor 2. Then, in the before PLL8 is locked, the clamp pulse S CL is not output from the PLL8. Therefore, before the PLL 8 is locked, the DC level of the input video signal fluctuates at the average level.
例えば、入力端子１から、第２図Ａに示すように、殆
ど黒レベルの信号が入力されたとする。この場合には、
この映像信号をそのままA/D変換したとすると、量子化
レベルのセンターレベルがV1であるので、映像信号のセ
ンターレベルとA/D変換時のセンターレベルV1とが異な
り、フレームパルスを確実に検出できないことがある。For example, it is assumed that an almost black level signal is input from the input terminal 1 as shown in FIG. 2A. In this case,
When this video signal and the A / D conversion directly, since the quantization level of the center level is V 1, is different from the center level V 1 of the off-center level and the A / D conversion of the video signal, the frame pulse reliably May not be detected.
この発明の一実施例では、PLL8がロックされる以前で
は、第２図Ｂに示すように、スイッチ回路11がａ側に切
り換えられる。このため、入力映像信号に、第２図Ｃに
示すように、発振回路12からの徐々に変化する信号SVが
重畳される。したがって、バッファアンプ３からは、第
２図Ｄに示すような信号が出力される。In one embodiment of the present invention, before the PLL 8 is locked, the switch circuit 11 is switched to the a side as shown in FIG. 2B. Therefore, the input video signal, as shown in FIG. 2 C, the signal S V to gradually change from the oscillation circuit 12 is superimposed. Therefore, a signal as shown in FIG. 2D is output from the buffer amplifier 3.
このように、入力映像信号に徐々に変化する信号SVを
重畳すると、入力映像信号のセンターレベルがA/D変換
時のセンターレベルから大きくはずれていても、映像信
号のセンターレベルがA/D変換時のセンターレベルと一
致する期間が必ず生じる。例えば、第２図Ａに示すよう
に殆ど黒レベルの信号が入力された場合、徐々に変化す
る信号SV（第２図Ｃ）を重畳すれば、第２図Ｄに示すよ
うに、時点t1〜t2で映像信号のセンターレベルがA/D変
換時のセンターレベルV1と略一致する。As described above, when the gradually changing signal SV is superimposed on the input video signal, the center level of the video signal is A / D even if the center level of the input video signal is greatly deviated from the center level at the time of A / D conversion. A period that coincides with the center level at the time of conversion always occurs. For example, when a signal of almost black level is input as shown in FIG. 2A, if a gradually changing signal S V (FIG. 2C) is superimposed, as shown in FIG. center level of the video signal at 1 ~t 2 is substantially coincident with the center level V 1 of the time a / D conversion.
映像信号のセンターレベルがA/D変換時のセンターレ
ベルV1と略一致する間に、PLL8がロックされる。PLL8が
ロックされると、第２図Ｂに示すように、PLL8からのス
イッチ制御信号により、スイッチ回路11がｂ側に切り換
えられる。そして、PLL8からクランプパルスSCLが出力
され、クランプ回路４で入力映像信号が所定のクランプ
レベルでクランプされる。While the center level of the video signal is substantially coincident with the center level V 1 of the time A / D conversion, PLL 8 is locked. When the PLL 8 is locked, the switch circuit 11 is switched to the b side by the switch control signal from the PLL 8 as shown in FIG. 2B. Then, the clamp pulse S CL is output from the PLL 8, the input video signal is clamped at a predetermined clamp level by the clamp circuit 4.
フレームパルスが検出され、PLL8がロックされた後に
は、クランプ回路４で入力映像信号の直流レベルが所定
のレベルにクランプされるので、同期信号が検出でき、
安定な状態が継続する。After the frame pulse is detected and the PLL 8 is locked, the DC level of the input video signal is clamped to a predetermined level by the clamp circuit 4, so that the synchronization signal can be detected.
Stable state continues.
この発明によれば、PLLがロックされる前では、入力
映像信号に徐々にレベルの変化する信号が重畳される。
入力映像信号に入力映像信号のセンターレベルがA/D変
換時のセンターレベルから大きくはずれていても、入力
映像信号に徐々に変化する信号を重畳すると、映像信号
のセンターレベルがA/D変換時のセンターレベルと一致
する期間が必ず生じる。映像信号のセンターレベルがA/
D変換時のセンターレベルと一致する間にフレームパル
スが検出され、PLL8がロックされる。したがって、入力
映像信号の直流レベルが変動していても、フレームパル
スを確実に検出できる。According to the present invention, before the PLL is locked, a signal whose level gradually changes is superimposed on the input video signal.
Even if the center level of the input video signal deviates greatly from the center level at the time of A / D conversion, if the gradually changing signal is superimposed on the input video signal, the center level of the video signal will be There is always a period that matches the center level. The center level of the video signal is A /
A frame pulse is detected while the center level coincides with the center level at the time of D conversion, and the PLL 8 is locked. Therefore, even if the DC level of the input video signal fluctuates, the frame pulse can be reliably detected.
第１図はこの発明の一実施例のブロック図，第２図はこ
の発明の一実施例の説明に用いる波形図第３図は従来の
正極同期の映像信号処理回路の一例のブロック図，第４
図は従来の正極同期の映像信号処理回路の一例の説明に
用いる波形図である。 図面における主要な符号の説明 1:入力端子,6:A/Dコンバータ， 8:PLL,11:スイッチ回路， 12:発振回路。FIG. 1 is a block diagram of one embodiment of the present invention, FIG. 2 is a waveform diagram used for describing one embodiment of the present invention, FIG. 3 is a block diagram of an example of a conventional positive-sync video signal processing circuit, and FIG. 4
FIG. 1 is a waveform diagram used to describe an example of a conventional positive-polarity synchronized video signal processing circuit. Explanation of main symbols in the drawings 1: input terminal, 6: A / D converter, 8: PLL, 11: switch circuit, 12: oscillation circuit.
Claims (1)
上記同期信号を分離するために上記同期信号から所定の
相対位置にフレームパルスが挿入された正極同期方式の
映像信号から、上記フレームパルスの検出を行なう映像
信号処理装置において、 入力された正極同期方式の映像信号をクランプするクラ
ンプ手段と、 上記クランプ手段から出力される正極同期方式の映像信
号をディジタル化するA/D変換手段と、 上記A/D変換手段の出力からパターンマッチングにより
上記フレームパルスを検出し、上記フレームパルスを検
出するとクランプパルスを発生すると共に、フレームパ
ルスが検出されたことを示す制御信号を発生するフレー
ムパルス検出手段と、 上記入力された正極同期方式の映像信号に対して、直流
レベルが周期的に変動する波形を重畳する変動波形重畳
手段とを備え、 上記制御信号から上記フレームパルス検出手段で上記フ
レームパルスが検出されていないと判断されるときに
は、上記変動波形重畳手段により上記入力された正極同
期方式の映像信号に対して直流レベルが周期的に変動す
る波形を重畳し、 上記制御信号から上記フレームパルス検出手段で上記フ
レームパルスが検出されたと判断されたら、上記直流レ
ベルが周期的に変動する波形の重畳を停止すると共に、
上記フレームパルス検出手段から発生されるクランプパ
ルスにより上記クランプ手段のクランプ動作を行なうよ
うにしたことを特徴とする映像信号処理装置。1. A synchronizing signal is contained in a video signal, and a frame signal of the frame pulse is converted from a positive synchronizing video signal in which a frame pulse is inserted at a predetermined relative position from the synchronizing signal in order to separate the synchronizing signal. In a video signal processing device for performing detection, a clamp means for clamping an input positive synchronous video signal, an A / D conversion means for digitizing a positive synchronous video signal output from the clamp means, A frame pulse detection unit that detects the frame pulse by pattern matching from an output of the A / D conversion unit, generates a clamp pulse when the frame pulse is detected, and generates a control signal indicating that the frame pulse has been detected; The waveform whose DC level periodically fluctuates with respect to the input positive-sync video signal. And a variable waveform superimposing means for superimposing the image. When it is determined from the control signal that the frame pulse is not detected by the frame pulse detecting means, the video of the positive electrode synchronization system input by the variable waveform superimposing means is provided. A waveform in which the DC level periodically fluctuates is superimposed on the signal, and when it is determined from the control signal that the frame pulse is detected by the frame pulse detecting means, the waveform in which the DC level fluctuates periodically is superimposed. And stop
A video signal processing apparatus, wherein the clamp operation of the clamp means is performed by a clamp pulse generated from the frame pulse detection means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074656A JP3019318B2 (en) | 1989-03-27 | 1989-03-27 | Video signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074656A JP3019318B2 (en) | 1989-03-27 | 1989-03-27 | Video signal processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02252367A JPH02252367A (en) | 1990-10-11 |
| JP3019318B2 true JP3019318B2 (en) | 2000-03-13 |
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ID=13553494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1074656A Expired - Fee Related JP3019318B2 (en) | 1989-03-27 | 1989-03-27 | Video signal processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019318B2 (en) |
-
1989
- 1989-03-27 JP JP1074656A patent/JP3019318B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02252367A (en) | 1990-10-11 |
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