JP3015191B2 - Ｕｐｃ配備方式 - Google Patents
Ｕｐｃ配備方式Info
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Description
【０００１】
【産業上の利用分野】本発明はＵＰＣ配備方式に関し、
更に詳しくはＡＴＭ伝送装置におけるＵＰＣ機能の配備
方式に関する。Ｂ−ＩＳＤＮ（Broadband-Integrated S
ervices Digital Network ）の基幹技術として固定長パ
ケットの一種であるセルを非同期転送するＡＴＭ（Asyn
chronous Transfer Mode）技術の開発が進められてい
る。ＡＴＭ網においては、予め加入者はセルの流量（ト
ラヒック）に関する申告を行い、局側では加入者の申告
値に基づいてセルの流量を制限する所謂ポリシング制御
を行うが、この制御はＵＰＣ（Usage Parameter Contro
l ）とも呼ばれ、ＡＴＭ網の円滑な運営に不可欠の技術
である。そこで、かかるポリシング機能を如何に効率よ
く実現するかが重要な課題になっている。
更に詳しくはＡＴＭ伝送装置におけるＵＰＣ機能の配備
方式に関する。Ｂ−ＩＳＤＮ（Broadband-Integrated S
ervices Digital Network ）の基幹技術として固定長パ
ケットの一種であるセルを非同期転送するＡＴＭ（Asyn
chronous Transfer Mode）技術の開発が進められてい
る。ＡＴＭ網においては、予め加入者はセルの流量（ト
ラヒック）に関する申告を行い、局側では加入者の申告
値に基づいてセルの流量を制限する所謂ポリシング制御
を行うが、この制御はＵＰＣ（Usage Parameter Contro
l ）とも呼ばれ、ＡＴＭ網の円滑な運営に不可欠の技術
である。そこで、かかるポリシング機能を如何に効率よ
く実現するかが重要な課題になっている。
【０００２】
【従来の技術】ポリシング制御の具体的方法に関しては
従来より幾つかの提案がある。例えば、時間間隔法では
各セルが到着する時間間隔ｔを測定し、これらと規定時
間Ｔとを比較することにより流量過剰か否かの判定を行
う。Ｔ−Ｘ法では規定周期Ｔの間に到来するセル数ｘを
測定し、これらと規定セル数Ｘとを比較することにより
流量過剰か否かの判定を行う。ＤＢ（Dangerous Bridg
e）法では１セル通過時間づつ位相をずらした各規定時
間Ｔの間に到来するセル数ｘを測定し、これらと規定セ
ル数Ｘとを比較するこにより流量過剰か否かの判定を行
う。ＣＡＴ−Ｍ法では到着セル数が規定セル数Ｘに１を
加えた数になるまでの時間間隔ｔを１セル到着毎に位相
をずらして測定し、これらと規定時間Ｔとを比較するこ
とにより流量過剰か否かの判定を行う。そして、ＬＢ法
では１セル到着毎にカウンタをカウントアップし、かつ
常時所定レートで前記カウンタをカウントダウンし、該
カウンタのカウント値と規定カウント値Ｂとを比較する
ことにより流量過剰か否かの判定を行う。
従来より幾つかの提案がある。例えば、時間間隔法では
各セルが到着する時間間隔ｔを測定し、これらと規定時
間Ｔとを比較することにより流量過剰か否かの判定を行
う。Ｔ−Ｘ法では規定周期Ｔの間に到来するセル数ｘを
測定し、これらと規定セル数Ｘとを比較することにより
流量過剰か否かの判定を行う。ＤＢ（Dangerous Bridg
e）法では１セル通過時間づつ位相をずらした各規定時
間Ｔの間に到来するセル数ｘを測定し、これらと規定セ
ル数Ｘとを比較するこにより流量過剰か否かの判定を行
う。ＣＡＴ−Ｍ法では到着セル数が規定セル数Ｘに１を
加えた数になるまでの時間間隔ｔを１セル到着毎に位相
をずらして測定し、これらと規定時間Ｔとを比較するこ
とにより流量過剰か否かの判定を行う。そして、ＬＢ法
では１セル到着毎にカウンタをカウントアップし、かつ
常時所定レートで前記カウンタをカウントダウンし、該
カウンタのカウント値と規定カウント値Ｂとを比較する
ことにより流量過剰か否かの判定を行う。
【０００３】図９は従来のＵＰＣ配備方式のブロック図
で、図はＤＢ法のＵＰＣ回路を備える一例を示してい
る。図において、６１は加入者端末装置（ＴＥ１）、６
２はＰＢＸ等の網終端装置（ＮＴ２）、６３はセル多重
化部（ＭＵＸ）、６４1 〜６４ n はＤＳＵ等の網終端装
置（ＮＴ１）、２００はＡＴＭ伝送装置、１１1 〜１１
n は加入者線インタフェース、１２はセル多重化部、７
０は中央の監視制御部である。
で、図はＤＢ法のＵＰＣ回路を備える一例を示してい
る。図において、６１は加入者端末装置（ＴＥ１）、６
２はＰＢＸ等の網終端装置（ＮＴ２）、６３はセル多重
化部（ＭＵＸ）、６４1 〜６４ n はＤＳＵ等の網終端装
置（ＮＴ１）、２００はＡＴＭ伝送装置、１１1 〜１１
n は加入者線インタフェース、１２はセル多重化部、７
０は中央の監視制御部である。
【０００４】各加入者端末装置６１が発生するセルは夫
々が独自のＶＰＩ情報（Virtual Path Identifier ）を
持っており、各セルはＰＢＸ等の網終端装置６２で集め
られてＡＴＭ伝送装置２００に入力する。従って、例え
ばチャネル毎にポリシングすべき最大ｍ種のセルが有る
とすると、各加入者線インタフェース１１1 〜１１nは
夫々ｍ種のセルをポリシング制御しなくてはならない。
々が独自のＶＰＩ情報（Virtual Path Identifier ）を
持っており、各セルはＰＢＸ等の網終端装置６２で集め
られてＡＴＭ伝送装置２００に入力する。従って、例え
ばチャネル毎にポリシングすべき最大ｍ種のセルが有る
とすると、各加入者線インタフェース１１1 〜１１nは
夫々ｍ種のセルをポリシング制御しなくてはならない。
【０００５】従来は、加入者線インタフェース毎にＵＰ
Ｃ回路を設けていた。即ち、加入者線インタフェース１
１1 に注目すると、レジスタメモリ（ＲＭ）４６には予
め中央の監視制御部７０よりｍ種のＶＰＩパラメータＶ
ＰＩ1 〜ＶＰＩm 、時間間隔の申告値Ｔ1 〜Ｔm 及びセ
ル数の申告値Ｘ1 〜Ｘm が設定される。この状態で、チ
ャネルＣＨ1 に到来したセルは加入者線終端部（ＩＦ）
２１で受信され、さらにセル情報分岐部（ＳＢ）２２で
所定のヘッダ情報（ＶＰＩ情報等）を分岐（コピー）さ
れ、セル遅延部（ＳＭ）２３に一時的に記憶される。
Ｃ回路を設けていた。即ち、加入者線インタフェース１
１1 に注目すると、レジスタメモリ（ＲＭ）４６には予
め中央の監視制御部７０よりｍ種のＶＰＩパラメータＶ
ＰＩ1 〜ＶＰＩm 、時間間隔の申告値Ｔ1 〜Ｔm 及びセ
ル数の申告値Ｘ1 〜Ｘm が設定される。この状態で、チ
ャネルＣＨ1 に到来したセルは加入者線終端部（ＩＦ）
２１で受信され、さらにセル情報分岐部（ＳＢ）２２で
所定のヘッダ情報（ＶＰＩ情報等）を分岐（コピー）さ
れ、セル遅延部（ＳＭ）２３に一時的に記憶される。
【０００６】対象セルフィルタ（ＳＦ）４１は分岐した
ＶＰＩ情報が自己のＶＰＩパラメータと一致しているか
否かを識別しており、一致していれば識別パルスＶを出
力する。これによりカウンタ（ＣＴＲ）４３は＋１され
る。一方、ブリッジメモリ（ＢＭ）２５は過去に遡る最
大セル時間長ＴMAX 分のＶＰＩ情報を時系列に記憶して
おり、セレクタ（ＳＥＬ）４４は申告値Ｔに従ってブリ
ッジメモリ２５から申告セル時間長Ｔだけ前のＶＰＩ情
報を読み出す。そして、対象セルフィルタ（ＳＦ）４２
は該読み出されたＶＰＩ情報が自己のＶＰＩパラメータ
と一致しているか否かを識別しており、一致していれば
識別パルスＶ´を出力する。これによりカウンタ４３は
−１される。こうして、各トラヒック測定部のカウンタ
４３1 〜４３m は各規定時間Ｔ1 〜Ｔm の間に到来した
セル数ｘ1 〜ｘm を時々刻々と計数している。
ＶＰＩ情報が自己のＶＰＩパラメータと一致しているか
否かを識別しており、一致していれば識別パルスＶを出
力する。これによりカウンタ（ＣＴＲ）４３は＋１され
る。一方、ブリッジメモリ（ＢＭ）２５は過去に遡る最
大セル時間長ＴMAX 分のＶＰＩ情報を時系列に記憶して
おり、セレクタ（ＳＥＬ）４４は申告値Ｔに従ってブリ
ッジメモリ２５から申告セル時間長Ｔだけ前のＶＰＩ情
報を読み出す。そして、対象セルフィルタ（ＳＦ）４２
は該読み出されたＶＰＩ情報が自己のＶＰＩパラメータ
と一致しているか否かを識別しており、一致していれば
識別パルスＶ´を出力する。これによりカウンタ４３は
−１される。こうして、各トラヒック測定部のカウンタ
４３1 〜４３m は各規定時間Ｔ1 〜Ｔm の間に到来した
セル数ｘ1 〜ｘm を時々刻々と計数している。
【０００７】さらに、識別パルスＶは対応するカウンタ
４３のセル数ｘとレジスタメモリ４６中の対応する申告
値Ｘとを付勢する。コンパレータ４５はこのセル数ｘと
申告値Ｘとを比較することで、もしｘ＞Ｘの場合はセル
制御信号Ｄを出力し、これによりセル遅延部２３の当該
セルはセル制御部（ＳＣ）２４においてマーキングされ
又は廃棄される。またｘ＞Ｘでない場合は、コンパレー
タ４５はセル制御信号Ｄを出力せず、これによりセル遅
延部２３の当該セルはセル制御部２４をそのまま通過す
る。他の加入者線インタフェース１１2 〜１１n につい
ても同様である。そして、セル多重化部１２は各加入者
線インタフェース１１1 〜１１n でポリシングされた後
の各セルを多重化している。
４３のセル数ｘとレジスタメモリ４６中の対応する申告
値Ｘとを付勢する。コンパレータ４５はこのセル数ｘと
申告値Ｘとを比較することで、もしｘ＞Ｘの場合はセル
制御信号Ｄを出力し、これによりセル遅延部２３の当該
セルはセル制御部（ＳＣ）２４においてマーキングされ
又は廃棄される。またｘ＞Ｘでない場合は、コンパレー
タ４５はセル制御信号Ｄを出力せず、これによりセル遅
延部２３の当該セルはセル制御部２４をそのまま通過す
る。他の加入者線インタフェース１１2 〜１１n につい
ても同様である。そして、セル多重化部１２は各加入者
線インタフェース１１1 〜１１n でポリシングされた後
の各セルを多重化している。
【０００８】このように、従来は、加入者線インタフェ
ース毎にＵＰＣ回路を設けていたので、加入者線インタ
フェースが大型化する上、ＵＰＣ回路の共通部分に分割
損が生じていた。また中央の監視制御部７０との間には
加入者線インタフェース毎に制御線やインタフェース回
路が必要になり、こうしてＡＴＭ伝送装置全体が大型化
かつ複雑化していた。
ース毎にＵＰＣ回路を設けていたので、加入者線インタ
フェースが大型化する上、ＵＰＣ回路の共通部分に分割
損が生じていた。また中央の監視制御部７０との間には
加入者線インタフェース毎に制御線やインタフェース回
路が必要になり、こうしてＡＴＭ伝送装置全体が大型化
かつ複雑化していた。
【０００９】
【発明が解決しようとする課題】上記のように従来のＵ
ＰＣ配備方式では、加入者線インタフェース毎にＵＰＣ
回路を設けていたので、加入者線インタフェースが大型
化する上、ＡＴＭ伝送装置全体が大型化かつ複雑化して
いた。本発明の目的は、ＡＴＭ伝送装置のポリシング機
能に係る構成を効率よく配備したＵＰＣ配備方式を提供
することにある。
ＰＣ配備方式では、加入者線インタフェース毎にＵＰＣ
回路を設けていたので、加入者線インタフェースが大型
化する上、ＡＴＭ伝送装置全体が大型化かつ複雑化して
いた。本発明の目的は、ＡＴＭ伝送装置のポリシング機
能に係る構成を効率よく配備したＵＰＣ配備方式を提供
することにある。
【００１０】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のＵＰＣ配備方式は、
複数の回線ＣＨ1 〜ＣＨn 毎に設けられて、到着セルの
ヘッダ部より所定のヘッダ情報を分岐するセル情報分岐
部１1 〜１n と、該分岐したヘッダ情報を多重化するヘ
ッダ情報多重化部３１と、該多重化したヘッダ情報に基
づいてセルのトラヒックをセル種別毎に測定すると共
に、該セルをセルトラヒックに関する規定情報に基づい
てポリシング制御するためのセル制御信号を時系列に発
生するＵＰＣ回路部２と、該時系列に発生したセル制御
信号を分離するセル制御信号分離部３４と、各セル情報
分岐部１1 〜１n のセル出力側に設けられて、前記分離
したセル制御信号により対応するセルを処理するセル制
御部３1 〜３n とを備える。
により解決される。即ち、本発明のＵＰＣ配備方式は、
複数の回線ＣＨ1 〜ＣＨn 毎に設けられて、到着セルの
ヘッダ部より所定のヘッダ情報を分岐するセル情報分岐
部１1 〜１n と、該分岐したヘッダ情報を多重化するヘ
ッダ情報多重化部３１と、該多重化したヘッダ情報に基
づいてセルのトラヒックをセル種別毎に測定すると共
に、該セルをセルトラヒックに関する規定情報に基づい
てポリシング制御するためのセル制御信号を時系列に発
生するＵＰＣ回路部２と、該時系列に発生したセル制御
信号を分離するセル制御信号分離部３４と、各セル情報
分岐部１1 〜１n のセル出力側に設けられて、前記分離
したセル制御信号により対応するセルを処理するセル制
御部３1 〜３n とを備える。
【００１１】また上記の課題は図２の構成により解決さ
れる。即ち、本発明のＵＰＣ配備方式は、複数の回線Ｃ
Ｈ1 〜ＣＨn 毎に設けられて、到着セルのヘッダ部より
所定のヘッダ情報を分岐するセル情報分岐部１1 〜１n
と、前記到着セルを多重化するセル多重化部４と、前記
分岐したヘッダ情報を多重化するヘッダ情報多重化部３
１と、該多重化したヘッダ情報に基づいてセルのトラヒ
ックをセル種別毎に測定すると共に、該セルをセルトラ
ヒックに関する規定情報に基づいてポリシング制御する
ためのセル制御信号を時系列に発生するＵＰＣ回路部２
と、セル多重化部４の出力側に設けられて、前記時系列
に発生したセル制御信号により対応するセルを処理する
セル制御部６とを備える。
れる。即ち、本発明のＵＰＣ配備方式は、複数の回線Ｃ
Ｈ1 〜ＣＨn 毎に設けられて、到着セルのヘッダ部より
所定のヘッダ情報を分岐するセル情報分岐部１1 〜１n
と、前記到着セルを多重化するセル多重化部４と、前記
分岐したヘッダ情報を多重化するヘッダ情報多重化部３
１と、該多重化したヘッダ情報に基づいてセルのトラヒ
ックをセル種別毎に測定すると共に、該セルをセルトラ
ヒックに関する規定情報に基づいてポリシング制御する
ためのセル制御信号を時系列に発生するＵＰＣ回路部２
と、セル多重化部４の出力側に設けられて、前記時系列
に発生したセル制御信号により対応するセルを処理する
セル制御部６とを備える。
【００１２】
【作用】図１において、各チャネルＣＨ1 〜ＣＨn に到
来したセルは各セル情報分岐部１1 〜１n において所定
のヘッダ情報（ＶＰＩ情報等）を分岐（コピー）され、
夫々のセル遅延部ＳＭに一時的に記憶される。一方、ヘ
ッダ情報多重化部３１は該分岐したヘッダ情報を多重化
しており、ＵＰＣ回路部２は該多重化したヘッダ情報に
基づいてセルのトラヒックをセル種別毎に測定すると共
に、該セルをセルトラヒックに関する規定情報に基づい
てポリシング制御するためのセル制御信号を時系列に発
生する。そして、セル制御信号分離部３４は該時系列に
発生したセル制御信号を分離しており、各セル制御部３
1 〜３n は該分離したセル制御信号により夫々対応する
セル遅延部ＳＭのセルをマーキングし、又は廃棄し、又
はそのまま通過させる等の処理を行う。
来したセルは各セル情報分岐部１1 〜１n において所定
のヘッダ情報（ＶＰＩ情報等）を分岐（コピー）され、
夫々のセル遅延部ＳＭに一時的に記憶される。一方、ヘ
ッダ情報多重化部３１は該分岐したヘッダ情報を多重化
しており、ＵＰＣ回路部２は該多重化したヘッダ情報に
基づいてセルのトラヒックをセル種別毎に測定すると共
に、該セルをセルトラヒックに関する規定情報に基づい
てポリシング制御するためのセル制御信号を時系列に発
生する。そして、セル制御信号分離部３４は該時系列に
発生したセル制御信号を分離しており、各セル制御部３
1 〜３n は該分離したセル制御信号により夫々対応する
セル遅延部ＳＭのセルをマーキングし、又は廃棄し、又
はそのまま通過させる等の処理を行う。
【００１３】また図２において、各チャネルＣＨ1 〜Ｃ
Ｈn に到来したセルは各セル情報分岐部１1 〜１n にお
いて所定のヘッダ情報（ＶＰＩ情報等）を分岐（コピ
ー）される。セル多重化部４は各セル情報分岐部１1 〜
１n のセル出力を多重化しており、該多重化されたセル
はセル遅延部ＳＭに一時的に記憶される。一方、ヘッダ
情報多重化部３１は前記分岐されたヘッダ情報を多重化
しており、ＵＰＣ回路部２は該多重化したヘッダ情報に
基づいてセルのトラヒックをセル種別毎に測定すると共
に、該セルをセルトラヒックに関する規定情報に基づい
てポリシング制御するためのセル制御信号を時系列に発
生する。そして、セル制御部６は該時系列に発生したセ
ル制御信号によりセル遅延部ＳＭの対応するセルをマー
キングし、又は廃棄し、又はそのまま通過させる等の処
理を行う。
Ｈn に到来したセルは各セル情報分岐部１1 〜１n にお
いて所定のヘッダ情報（ＶＰＩ情報等）を分岐（コピ
ー）される。セル多重化部４は各セル情報分岐部１1 〜
１n のセル出力を多重化しており、該多重化されたセル
はセル遅延部ＳＭに一時的に記憶される。一方、ヘッダ
情報多重化部３１は前記分岐されたヘッダ情報を多重化
しており、ＵＰＣ回路部２は該多重化したヘッダ情報に
基づいてセルのトラヒックをセル種別毎に測定すると共
に、該セルをセルトラヒックに関する規定情報に基づい
てポリシング制御するためのセル制御信号を時系列に発
生する。そして、セル制御部６は該時系列に発生したセ
ル制御信号によりセル遅延部ＳＭの対応するセルをマー
キングし、又は廃棄し、又はそのまま通過させる等の処
理を行う。
【００１４】このように図１又は図２の構成によれば、
各加入者線インタフェースを小型化でき、ＵＰＣ回路の
分割損も著しく軽減される。また中央の監視制御部はＵ
ＰＣ回路部２を一括、集中的にアクセスでき、こうして
ＡＴＭ伝送装置全体が小型化かつ単純化される。好まし
くは、ＵＰＣ回路部２はポリシングすべき最大セル種よ
りも少ない数のトラヒック測定部４３によってポリシン
グすべき最大セル種のセルを動的にポリシング制御する
ように構成されている。これにより、ＵＰＣ回路部２の
使用効率が格段に向上する。
各加入者線インタフェースを小型化でき、ＵＰＣ回路の
分割損も著しく軽減される。また中央の監視制御部はＵ
ＰＣ回路部２を一括、集中的にアクセスでき、こうして
ＡＴＭ伝送装置全体が小型化かつ単純化される。好まし
くは、ＵＰＣ回路部２はポリシングすべき最大セル種よ
りも少ない数のトラヒック測定部４３によってポリシン
グすべき最大セル種のセルを動的にポリシング制御する
ように構成されている。これにより、ＵＰＣ回路部２の
使用効率が格段に向上する。
【００１５】また好ましくは、ＵＰＣ回路部２はポリシ
ングすべき最大セル種についての監視情報を含む監視テ
ーブル１００の内容に基づいてポリシングすべき最大セ
ル種のセルを動的にポリシング制御する。従って、監視
テーブル１００の内容を参照すれば、ハイウェイ上を現
実にどのセル種のセルが流れており、またどのセル種の
セルが流れていないかをリアルタイムに把握でき、該セ
ル種の変化に則した動的ポリシング制御が効果的に行え
る。
ングすべき最大セル種についての監視情報を含む監視テ
ーブル１００の内容に基づいてポリシングすべき最大セ
ル種のセルを動的にポリシング制御する。従って、監視
テーブル１００の内容を参照すれば、ハイウェイ上を現
実にどのセル種のセルが流れており、またどのセル種の
セルが流れていないかをリアルタイムに把握でき、該セ
ル種の変化に則した動的ポリシング制御が効果的に行え
る。
【００１６】また好ましくは、ＵＰＣ回路部２は二重化
されている。これにより、ＵＰＣ回路部２に安全性が確
保される。
されている。これにより、ＵＰＣ回路部２に安全性が確
保される。
【００１７】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図３は第１実施例のＵ
ＰＣ配備方式のブロック図で、図において１１1 〜１１
n は加入者線インタフェース部、２１1 〜２１n は加入
者線終端部（ＩＦ）、１ 1 〜１n はセル情報分岐部（Ｓ
Ｂ）、２３1 〜２３n はセル遅延部（ＳＭ）、３ 1 〜３
n はセル制御部（ＳＣ）、１２a ，１２b はセル多重化
部、１３a ，１３ b はＵＰＣパッケージ、３１はヘッダ
情報多重化部（ＶＰＩ−ＭＵＸ）、２はＵＰＣ回路部、
３２はＵＰＣ回路、３３はＣＰＵ、３５はＣＰＵの共通
バス、３４はセル制御信号分離部（Ｄ−ＤＭＵＸ）、１
４a ，１４b はＶＰＩ変換部、１５〜１７はスイッチ回
路（ＳＷ）である。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図３は第１実施例のＵ
ＰＣ配備方式のブロック図で、図において１１1 〜１１
n は加入者線インタフェース部、２１1 〜２１n は加入
者線終端部（ＩＦ）、１ 1 〜１n はセル情報分岐部（Ｓ
Ｂ）、２３1 〜２３n はセル遅延部（ＳＭ）、３ 1 〜３
n はセル制御部（ＳＣ）、１２a ，１２b はセル多重化
部、１３a ，１３ b はＵＰＣパッケージ、３１はヘッダ
情報多重化部（ＶＰＩ−ＭＵＸ）、２はＵＰＣ回路部、
３２はＵＰＣ回路、３３はＣＰＵ、３５はＣＰＵの共通
バス、３４はセル制御信号分離部（Ｄ−ＤＭＵＸ）、１
４a ，１４b はＶＰＩ変換部、１５〜１７はスイッチ回
路（ＳＷ）である。
【００１８】例えば各１５０Ｍｂ／ｓのｎ（＝３２）本
の各チャネルＣＨ1 〜ＣＨn に到来したセルは各セル情
報分岐部１1 〜１n において所定のヘッダ情報（ＶＰＩ
情報等）を分岐され、各セル遅延部２３1 〜２３n に一
時的に記憶される。一方、ヘッダ情報多重化部３１は該
分岐したＶＰＩ情報を４．８Ｇｂ／ｓのラインに多重化
しており、ＵＰＣ回路部２は該多重化したＶＰＩ情報に
基づいてセルのトラヒックをセル種別毎に測定し、該セ
ルをセルトラヒックに関する規定情報に基づいてポリシ
ング制御するためのセル制御信号Ｄa を時系列に発生す
る。そして、セル制御信号分離部３４は該時系列に発生
したセル制御信号Ｄa を分離しており、各セル制御部３
1 〜３n は該分離したセル制御信号Ｄa により各対応す
るセル遅延部２３1 〜２３n のセルをマーキングし、又
は廃棄し、又はそのまま通過させる等の処理を行う。さ
らに、セル多重化部１２a ，１２b は各セル制御部３1
〜３n の出力のセルを４．８Ｇｂ／ｓのハイウエイに多
重化しており、ＶＰＩ変換部１４a ，１４b は多重化後
のセルのＶＰＩ情報に基づいて各セルの方路を決定して
いる。
の各チャネルＣＨ1 〜ＣＨn に到来したセルは各セル情
報分岐部１1 〜１n において所定のヘッダ情報（ＶＰＩ
情報等）を分岐され、各セル遅延部２３1 〜２３n に一
時的に記憶される。一方、ヘッダ情報多重化部３１は該
分岐したＶＰＩ情報を４．８Ｇｂ／ｓのラインに多重化
しており、ＵＰＣ回路部２は該多重化したＶＰＩ情報に
基づいてセルのトラヒックをセル種別毎に測定し、該セ
ルをセルトラヒックに関する規定情報に基づいてポリシ
ング制御するためのセル制御信号Ｄa を時系列に発生す
る。そして、セル制御信号分離部３４は該時系列に発生
したセル制御信号Ｄa を分離しており、各セル制御部３
1 〜３n は該分離したセル制御信号Ｄa により各対応す
るセル遅延部２３1 〜２３n のセルをマーキングし、又
は廃棄し、又はそのまま通過させる等の処理を行う。さ
らに、セル多重化部１２a ，１２b は各セル制御部３1
〜３n の出力のセルを４．８Ｇｂ／ｓのハイウエイに多
重化しており、ＶＰＩ変換部１４a ，１４b は多重化後
のセルのＶＰＩ情報に基づいて各セルの方路を決定して
いる。
【００１９】また、このＡＴＭ伝送装置はセル多重化部
１２、ＵＰＣパッケージ１３及びＶＰＩ変換部１４等の
随所を二重化しており、各部の故障に対しては不図示の
中央の監視制御部からのスイッチ制御信号ＳＷＣにより
スイッチ回路１５〜１７を切り換え、ＡＴＭ伝送装置の
安全な運用を確保している。図４は実施例のＵＰＣ回路
のブロック図である。レジスタメモリ４６には予めＣＰ
Ｕ３３よりｑ種のＶＰＩパラメータＶＰＩ1 〜ＶＰ
Ｉq 、時間間隔の申告値Ｔ1 〜Ｔq 及びセル数の申告値
Ｘ1 〜Ｘq が設定されている。この状態で、対象セルフ
ィルタ４１は入力端子ＩＰa に到来したＶＰＩ情報が自
己のＶＰＩパラメータと一致しているか否かを識別して
おり、一致していれば識別パルスＶを出力する。これに
よりカウンタ４３は＋１される。一方、ブリッジメモリ
２５は過去に遡る最大セル時間長ＴMAX 分のＶＰＩ情報
を時系列に記憶しており、セレクタ４４は時間間隔の申
告値Ｔに従ってブリッジメモリ２５から申告セル時間長
Ｔだけ前のＶＰＩ情報を読み出す。そして、対象セルフ
ィルタ４２は該読み出されたＶＰＩ情報が自己のＶＰＩ
パラメータと一致しているか否かを識別しており、一致
していれば識別パルスＶ´を出力する。これによりカウ
ンタ４３は−１される。こうして各トラヒック測定部の
カウンタ４３1 〜４３q は各規定時間Ｔ1 〜Ｔ q の間に
到来したセル数ｘ1 〜ｘq を時々刻々と計数している。
１２、ＵＰＣパッケージ１３及びＶＰＩ変換部１４等の
随所を二重化しており、各部の故障に対しては不図示の
中央の監視制御部からのスイッチ制御信号ＳＷＣにより
スイッチ回路１５〜１７を切り換え、ＡＴＭ伝送装置の
安全な運用を確保している。図４は実施例のＵＰＣ回路
のブロック図である。レジスタメモリ４６には予めＣＰ
Ｕ３３よりｑ種のＶＰＩパラメータＶＰＩ1 〜ＶＰ
Ｉq 、時間間隔の申告値Ｔ1 〜Ｔq 及びセル数の申告値
Ｘ1 〜Ｘq が設定されている。この状態で、対象セルフ
ィルタ４１は入力端子ＩＰa に到来したＶＰＩ情報が自
己のＶＰＩパラメータと一致しているか否かを識別して
おり、一致していれば識別パルスＶを出力する。これに
よりカウンタ４３は＋１される。一方、ブリッジメモリ
２５は過去に遡る最大セル時間長ＴMAX 分のＶＰＩ情報
を時系列に記憶しており、セレクタ４４は時間間隔の申
告値Ｔに従ってブリッジメモリ２５から申告セル時間長
Ｔだけ前のＶＰＩ情報を読み出す。そして、対象セルフ
ィルタ４２は該読み出されたＶＰＩ情報が自己のＶＰＩ
パラメータと一致しているか否かを識別しており、一致
していれば識別パルスＶ´を出力する。これによりカウ
ンタ４３は−１される。こうして各トラヒック測定部の
カウンタ４３1 〜４３q は各規定時間Ｔ1 〜Ｔ q の間に
到来したセル数ｘ1 〜ｘq を時々刻々と計数している。
【００２０】さらに、識別パルスＶは対応するカウンタ
４３のセル数ｘとレジスタメモリ４６の対応する申告値
Ｘとを付勢する。コンパレータ４５はこのセル数ｘと申
告値Ｘとを比較することで、もしｘ＞Ｘの場合はセル制
御信号Ｄa を出力する。これにより、対応するセル遅延
部２３の当該セルは対応するセル制御部３においてマー
キングされ、又は廃棄される。またｘ＞Ｘでない場合は
コンパレータ４５はセル制御信号Ｄa を出力せず、これ
により対応するセル遅延部２３の当該セルは対応するセ
ル制御部３をそのまま通過する。
４３のセル数ｘとレジスタメモリ４６の対応する申告値
Ｘとを付勢する。コンパレータ４５はこのセル数ｘと申
告値Ｘとを比較することで、もしｘ＞Ｘの場合はセル制
御信号Ｄa を出力する。これにより、対応するセル遅延
部２３の当該セルは対応するセル制御部３においてマー
キングされ、又は廃棄される。またｘ＞Ｘでない場合は
コンパレータ４５はセル制御信号Ｄa を出力せず、これ
により対応するセル遅延部２３の当該セルは対応するセ
ル制御部３をそのまま通過する。
【００２１】こうして、例えばトラヒック測定部の数ｑ
をポリシングすべき最大セル種の数（ｎ×ｍ）に選ぶと
すると、各トラヒック測定部以外のかなりの部分は共通
に構成できるから、従来のようなＵＰＣ回路の分割損は
著しく軽減される。しかも、このようなＵＰＣ回路３２
は単一のＬＳＩとして実現できる。一方、各加入者線イ
ンタフェース１１1 〜１１n にはＵＰＣ回路の部分が殆
ど含まれていないので、各加入者線インタフェース部の
パッケージを小型化できる。しかも、外部の監視制御部
はＵＰＣ回路部２のみを一括、集中的に監視制御すれば
良いので、制御線やインタフェース回路を一本化でき
る。
をポリシングすべき最大セル種の数（ｎ×ｍ）に選ぶと
すると、各トラヒック測定部以外のかなりの部分は共通
に構成できるから、従来のようなＵＰＣ回路の分割損は
著しく軽減される。しかも、このようなＵＰＣ回路３２
は単一のＬＳＩとして実現できる。一方、各加入者線イ
ンタフェース１１1 〜１１n にはＵＰＣ回路の部分が殆
ど含まれていないので、各加入者線インタフェース部の
パッケージを小型化できる。しかも、外部の監視制御部
はＵＰＣ回路部２のみを一括、集中的に監視制御すれば
良いので、制御線やインタフェース回路を一本化でき
る。
【００２２】ところで、このようなＡＴＭ伝送装置が収
容する各チャネルＣＨ1 〜ＣＨn には、常時ｍ種のセル
が入力しているとは限らない。従って、上記のようにト
ラヒック測定部の数ｑをポリシングすべき最大セル種の
数（ｎ×ｍ）に選ぶと、ＵＰＣ回路の使用効率は著しく
低下してしまう場合がある。そこで、以下にトラヒック
測定部の数ｑをポリシングすべき最大セル種の数（ｎ×
ｍ）よりも少ない数に選び、これにより最大セル種のセ
ルを動的にポリシング制御する場合を説明する。ＣＰＵ
３３は、この動的なポリシング制御の監視・制御を行う
ものである。
容する各チャネルＣＨ1 〜ＣＨn には、常時ｍ種のセル
が入力しているとは限らない。従って、上記のようにト
ラヒック測定部の数ｑをポリシングすべき最大セル種の
数（ｎ×ｍ）に選ぶと、ＵＰＣ回路の使用効率は著しく
低下してしまう場合がある。そこで、以下にトラヒック
測定部の数ｑをポリシングすべき最大セル種の数（ｎ×
ｍ）よりも少ない数に選び、これにより最大セル種のセ
ルを動的にポリシング制御する場合を説明する。ＣＰＵ
３３は、この動的なポリシング制御の監視・制御を行う
ものである。
【００２３】図７は実施例の監視テーブルを説明する図
で、この監視テーブル１００はＣＰＵ３３内に設けられ
ている。図７の（Ａ）は一例として４個のトラヒック測
定部ＴＭＣ1 〜ＴＭＣ4 を模式的に表したものであり、
図７の（Ｂ）は最大８種のセルを動的にポリシング制御
するための監視テーブル１００の記憶内容を示してい
る。
で、この監視テーブル１００はＣＰＵ３３内に設けられ
ている。図７の（Ａ）は一例として４個のトラヒック測
定部ＴＭＣ1 〜ＴＭＣ4 を模式的に表したものであり、
図７の（Ｂ）は最大８種のセルを動的にポリシング制御
するための監視テーブル１００の記憶内容を示してい
る。
【００２４】なお、図７の（Ｂ）において、「ＶＰＩ」
はトラヒック測定部ＴＭＣ1 〜ＴＭＣ4 に対して設定す
べきＶＰＩパラメータ、「Ｔ」は同規定時間、「Ｘ」は
同規定セル数である。また、「ＡＦ」は現在どのセル種
に対するポリシングがアクティブになっているかを表す
アクティブフラグ、「ＣＤ」はポリシングがアクティブ
になっているセル種について実際にセルを廃棄した回数
をカウントするポリシング回数カウンタ、「ＣＩ」はポ
リシングがアクティブになっていないセル種についての
セルが到着した回数をカウントするポリシング対象外セ
ルカウンタである。
はトラヒック測定部ＴＭＣ1 〜ＴＭＣ4 に対して設定す
べきＶＰＩパラメータ、「Ｔ」は同規定時間、「Ｘ」は
同規定セル数である。また、「ＡＦ」は現在どのセル種
に対するポリシングがアクティブになっているかを表す
アクティブフラグ、「ＣＤ」はポリシングがアクティブ
になっているセル種について実際にセルを廃棄した回数
をカウントするポリシング回数カウンタ、「ＣＩ」はポ
リシングがアクティブになっていないセル種についての
セルが到着した回数をカウントするポリシング対象外セ
ルカウンタである。
【００２５】図５は実施例の動的なポリシング制御のフ
ローチャートである。ＡＴＭ伝送装置に電源投入すると
「ＰＷＲ−ＯＮ」の処理に入力する。ステップＳ１では
動的なポリシング制御のスケジュールカウンタＳＣをリ
セットし、ステップＳ２ではＵＰＣ回路３２のレジスタ
メモリ４６に各種のパラメータを初期設定する。これを
図７で説明すると、例えばトラヒック測定部ＴＭＣ1 〜
ＴＭＣ4 に対して夫々ＶＰＩパラメータＶＰＩ1 〜ＶＰ
Ｉ4 ，規定時間Ｔ1 〜Ｔ4 及び規定セル数Ｘ1〜Ｘ4 を
設定し、かつこれらのアクティブフラグＡＦを「１」に
する。ステップＳ３ではＣＰＵ内蔵の所定時間ｔのタイ
マをスタートさせ、ステップＳ４では割込を許可する。
ステップＳ５ではＣＰＵ３３はＩＤＬＥ状態又は他の処
理を実行している。
ローチャートである。ＡＴＭ伝送装置に電源投入すると
「ＰＷＲ−ＯＮ」の処理に入力する。ステップＳ１では
動的なポリシング制御のスケジュールカウンタＳＣをリ
セットし、ステップＳ２ではＵＰＣ回路３２のレジスタ
メモリ４６に各種のパラメータを初期設定する。これを
図７で説明すると、例えばトラヒック測定部ＴＭＣ1 〜
ＴＭＣ4 に対して夫々ＶＰＩパラメータＶＰＩ1 〜ＶＰ
Ｉ4 ，規定時間Ｔ1 〜Ｔ4 及び規定セル数Ｘ1〜Ｘ4 を
設定し、かつこれらのアクティブフラグＡＦを「１」に
する。ステップＳ３ではＣＰＵ内蔵の所定時間ｔのタイ
マをスタートさせ、ステップＳ４では割込を許可する。
ステップＳ５ではＣＰＵ３３はＩＤＬＥ状態又は他の処
理を実行している。
【００２６】タイマ割込が発生すると「Ｔ−ＩＮＴ」の
処理に入力する。ステップＳ１１では割込を不可にし、
ステップＳ１２ではスケジュールカウンタＳＣに＋１す
る。ステップＳ１３ではＳＣ＝ｋか否かの判別を行い、
ＳＣ＝ｋならステップＳ１４でスケジュールカウンタＳ
Ｃをリセットする。またＳＣ＝ｋでない場合はステップ
Ｓ１４をスキップする。そして、ステップＳ１５ではス
ケジュールカウンタＳＣの内容に従ってポリシングの対
象セル種を変更する。
処理に入力する。ステップＳ１１では割込を不可にし、
ステップＳ１２ではスケジュールカウンタＳＣに＋１す
る。ステップＳ１３ではＳＣ＝ｋか否かの判別を行い、
ＳＣ＝ｋならステップＳ１４でスケジュールカウンタＳ
Ｃをリセットする。またＳＣ＝ｋでない場合はステップ
Ｓ１４をスキップする。そして、ステップＳ１５ではス
ケジュールカウンタＳＣの内容に従ってポリシングの対
象セル種を変更する。
【００２７】これを図７で説明すると、まずスケジュー
ルカウンタＳＣ＝１の場合はトラヒック測定部ＴＭＣ1
にＶＰＩパラメータＶＰＩ5 ，規定時間Ｔ5 及び規定セ
ル数Ｘ5 を設定し、かつそのアクティブフラグＡＦを
「１」にし、代わりにＶＰＩ1に係るアクティブフラグ
ＡＦを「０」にする。次にＳＣ＝２の場合はトラヒック
測定部ＴＭＣ2 にＶＰＩパラメータＶＰＩ6 ，規定時間
Ｔ6 ，規定セル数Ｘ6 を設定し、かつそのアクティブフ
ラグＡＦを「１」にし、代わりにＶＰＩ2 に係るアクテ
ィブフラグＡＦを「０」にする。以下同様である。こう
すれば４個のトラヒック測定部で全８種のセルを巡回的
にかつ公平にポリシング制御できる。
ルカウンタＳＣ＝１の場合はトラヒック測定部ＴＭＣ1
にＶＰＩパラメータＶＰＩ5 ，規定時間Ｔ5 及び規定セ
ル数Ｘ5 を設定し、かつそのアクティブフラグＡＦを
「１」にし、代わりにＶＰＩ1に係るアクティブフラグ
ＡＦを「０」にする。次にＳＣ＝２の場合はトラヒック
測定部ＴＭＣ2 にＶＰＩパラメータＶＰＩ6 ，規定時間
Ｔ6 ，規定セル数Ｘ6 を設定し、かつそのアクティブフ
ラグＡＦを「１」にし、代わりにＶＰＩ2 に係るアクテ
ィブフラグＡＦを「０」にする。以下同様である。こう
すれば４個のトラヒック測定部で全８種のセルを巡回的
にかつ公平にポリシング制御できる。
【００２８】図５に戻り、ステップＳ１６では割込を許
可し、メインルーチンに戻る。なお、上記以外にも幾つ
かの動的なポリシング制御方法がある。例えばトラヒッ
ク測定部ＴＭＣ1 〜ＴＭＣ3 には違反の確率の高いＶＰ
ＩパラメータＶＰＩ1〜ＶＰＩ3 ，規定時間Ｔ1 〜Ｔ3
及び規定セル数Ｘ1 〜Ｘ3 を設定して固定しておき、残
りのトラヒック測定部ＴＭＣ4 をセル種別ＶＰＩ4 〜Ｖ
ＰＩ8 に対して巡回させるものである。
可し、メインルーチンに戻る。なお、上記以外にも幾つ
かの動的なポリシング制御方法がある。例えばトラヒッ
ク測定部ＴＭＣ1 〜ＴＭＣ3 には違反の確率の高いＶＰ
ＩパラメータＶＰＩ1〜ＶＰＩ3 ，規定時間Ｔ1 〜Ｔ3
及び規定セル数Ｘ1 〜Ｘ3 を設定して固定しておき、残
りのトラヒック測定部ＴＭＣ4 をセル種別ＶＰＩ4 〜Ｖ
ＰＩ8 に対して巡回させるものである。
【００２９】あるいは、所定時間間隔ｔ毎にではなく、
所定時刻毎にタイマ割込を発生させるようにしてもよ
い。この場合は時間帯に応じて異なるポリシング制御パ
ターンを有するような監視テーブル１００1 ，１００2
等を設けるとよい。これを図７で説明すると、まず午前
９時にタイマ割込が発生した場合はスケジュールカウン
タＳＣ＝１により監視テーブル１００1 のポリシング制
御パターンを選択する。ここでアクティブとされている
セル種別ＶＰＩ1 〜ＶＰＩ4 は例えば企業ユーザ等のＶ
ＰＩであって、午前９時より網の使用頻度が高くなるの
で、セル違反の確立も高いと考えられる。次に午後７時
にタイマ割込が発生した場合はスケジュールカウンタＳ
Ｃ＝２により監視テーブル１００2 のポリシング制御パ
ターンを選択する。監視テーブル１００2 のポリシング
制御パターンは、例えば残りのセル種別ＶＰＩ5 〜ＶＰ
Ｉ8 をアクティブにするようなものでよい。これらは例
えば個人や店等のユーザのＶＰＩであり、午後７時以降
に網の使用頻度が高くなると考えられる。
所定時刻毎にタイマ割込を発生させるようにしてもよ
い。この場合は時間帯に応じて異なるポリシング制御パ
ターンを有するような監視テーブル１００1 ，１００2
等を設けるとよい。これを図７で説明すると、まず午前
９時にタイマ割込が発生した場合はスケジュールカウン
タＳＣ＝１により監視テーブル１００1 のポリシング制
御パターンを選択する。ここでアクティブとされている
セル種別ＶＰＩ1 〜ＶＰＩ4 は例えば企業ユーザ等のＶ
ＰＩであって、午前９時より網の使用頻度が高くなるの
で、セル違反の確立も高いと考えられる。次に午後７時
にタイマ割込が発生した場合はスケジュールカウンタＳ
Ｃ＝２により監視テーブル１００2 のポリシング制御パ
ターンを選択する。監視テーブル１００2 のポリシング
制御パターンは、例えば残りのセル種別ＶＰＩ5 〜ＶＰ
Ｉ8 をアクティブにするようなものでよい。これらは例
えば個人や店等のユーザのＶＰＩであり、午後７時以降
に網の使用頻度が高くなると考えられる。
【００３０】ところで、上記のような一方的な時間的な
制御のみでは、ある時間帯に思わぬ種類のセルが到来し
たような場合には、これをポリシング制御できない。そ
こで、図４のＵＰＣ回路３２は、さらに以下に述べるよ
うなポリシング状態の検出回路を備えている。図４にお
いて、セルフィルタ（ＳＩＦ）２７は指定のＶＰＩパラ
メータ以外のＶＰＩ情報を検出するとそのＶＰＩ情報を
通過させる。またセルタイミング検出部（ＳＤＴ）２６
はヘッダ情報中の所定ビットを検出して１セル通過毎に
セルタイミングパルスＳＴＰを出力する。そして、ＮＯ
Ｒゲート回路（ＮＯ）５３はトラヒック測定部において
いずれかの識別パルスＶ1 〜Ｖq が発生するとＡＮＤゲ
ート回路５２の入力を消勢する。従って、もしセルフィ
ルタ２７にブランク（空）のセルのＶＰＩパラメータを
指定しておけば、レジスタ（ＲＧ）５１にはブランク以
外のセルであってかつ現時点ではポリシング対象となっ
ていないような種類のセルが到来した時にそのＶＰＩ情
報がセットされる。そして、このＶＰＩ情報のセットに
よりレジスタ５１はＣＰＵ３３に対して割込要求信号Ｉ
a を出力する。一方、この割込要求信号Ｉa を受け付け
たＣＰＵ３３は共通バス３５を介してレジスタ５１のＶ
ＰＩ情報を読み取ることができる。
制御のみでは、ある時間帯に思わぬ種類のセルが到来し
たような場合には、これをポリシング制御できない。そ
こで、図４のＵＰＣ回路３２は、さらに以下に述べるよ
うなポリシング状態の検出回路を備えている。図４にお
いて、セルフィルタ（ＳＩＦ）２７は指定のＶＰＩパラ
メータ以外のＶＰＩ情報を検出するとそのＶＰＩ情報を
通過させる。またセルタイミング検出部（ＳＤＴ）２６
はヘッダ情報中の所定ビットを検出して１セル通過毎に
セルタイミングパルスＳＴＰを出力する。そして、ＮＯ
Ｒゲート回路（ＮＯ）５３はトラヒック測定部において
いずれかの識別パルスＶ1 〜Ｖq が発生するとＡＮＤゲ
ート回路５２の入力を消勢する。従って、もしセルフィ
ルタ２７にブランク（空）のセルのＶＰＩパラメータを
指定しておけば、レジスタ（ＲＧ）５１にはブランク以
外のセルであってかつ現時点ではポリシング対象となっ
ていないような種類のセルが到来した時にそのＶＰＩ情
報がセットされる。そして、このＶＰＩ情報のセットに
よりレジスタ５１はＣＰＵ３３に対して割込要求信号Ｉ
a を出力する。一方、この割込要求信号Ｉa を受け付け
たＣＰＵ３３は共通バス３５を介してレジスタ５１のＶ
ＰＩ情報を読み取ることができる。
【００３１】また、ラッチ回路（ＬＴＣＨ）５５はトラ
ヒック測定部においていずれかの識別パルスＶ1 〜Ｖq
が発生すると、当該識別パルスＶをラッチし、エンコー
ダ（ＥＮＣ）５４はラッチ回路５５の出力をエンコード
する。一方、コンパレータ４５の出力のセル制御信号Ｄ
a は同時にＣＰＵ３３に対する割込要求信号Ｄa でもあ
るので、これを受け付けたＣＰＵ３３は共通バス３５を
介してエンコーダ５４の出力の間接的なＶＰＩ情報を読
み取ることができる。
ヒック測定部においていずれかの識別パルスＶ1 〜Ｖq
が発生すると、当該識別パルスＶをラッチし、エンコー
ダ（ＥＮＣ）５４はラッチ回路５５の出力をエンコード
する。一方、コンパレータ４５の出力のセル制御信号Ｄ
a は同時にＣＰＵ３３に対する割込要求信号Ｄa でもあ
るので、これを受け付けたＣＰＵ３３は共通バス３５を
介してエンコーダ５４の出力の間接的なＶＰＩ情報を読
み取ることができる。
【００３２】ＣＰＵ３３は、これらの検出回路を活用
し、かつ以下に述べる割込制御を加えることである時間
帯に思わぬ種類のセルが到来した場合でもこれをポリシ
ング制御できる。図６は実施例の割込制御のフローチャ
ートで、図６の（Ａ）はセル制御信号Ｄ a による割込が
発生した場合の処理、図６の（Ｂ）はポリシング対象外
のセルが入力した場合の処理を夫々示している。
し、かつ以下に述べる割込制御を加えることである時間
帯に思わぬ種類のセルが到来した場合でもこれをポリシ
ング制御できる。図６は実施例の割込制御のフローチャ
ートで、図６の（Ａ）はセル制御信号Ｄ a による割込が
発生した場合の処理、図６の（Ｂ）はポリシング対象外
のセルが入力した場合の処理を夫々示している。
【００３３】図６の（Ａ）において、セル制御信号Ｄa
による割込が発生すると「Ｐ−ＩＮＴ」の処理に入力す
る。ステップＳ２１では割込を不許可にし、ステップＳ
２２ではエンコーダ５４のＶＰＩ情報を読み取る。ステ
ップＳ２３では監視テーブル１００1 の該読み取ったＶ
ＰＩ情報に対応するポリシング回数カウンタＣＤに＋１
する。ステップＳ２４では割込を許可し、メインルーチ
ンに戻る。
による割込が発生すると「Ｐ−ＩＮＴ」の処理に入力す
る。ステップＳ２１では割込を不許可にし、ステップＳ
２２ではエンコーダ５４のＶＰＩ情報を読み取る。ステ
ップＳ２３では監視テーブル１００1 の該読み取ったＶ
ＰＩ情報に対応するポリシング回数カウンタＣＤに＋１
する。ステップＳ２４では割込を許可し、メインルーチ
ンに戻る。
【００３４】図６の（Ｂ）において、ポリシング対象以
外のセルの到来による割込が発生すると「Ｖ−ＩＮＴ」
の処理に入力する。ステップＳ３１では割込を不許可に
し、ステップＳ３２ではレジスタ５１のＶＰＩ情報を読
み取る。ステップＳ３３では監視テーブル１００1 の該
読み取ったＶＰＩ情報に対応するポリシング対象外セル
カウンタＣＩに＋１する。ステップＳ３４ではＣＩ＞Ｑ
（所定数）か否かを判別し、ＣＩ＞ＱならステップＳ３
５でポリシング対象を変更する。
外のセルの到来による割込が発生すると「Ｖ−ＩＮＴ」
の処理に入力する。ステップＳ３１では割込を不許可に
し、ステップＳ３２ではレジスタ５１のＶＰＩ情報を読
み取る。ステップＳ３３では監視テーブル１００1 の該
読み取ったＶＰＩ情報に対応するポリシング対象外セル
カウンタＣＩに＋１する。ステップＳ３４ではＣＩ＞Ｑ
（所定数）か否かを判別し、ＣＩ＞ＱならステップＳ３
５でポリシング対象を変更する。
【００３５】これを図７で説明すると、監視テーブル１
００1 によれば現時点ではＶＰＩ1〜ＶＰＩ4 がポリシ
ングの対象であり、ＶＰＩ2 については過去に違反セル
が３回廃棄されおり、ＶＰＩ4 については１回廃棄され
ている。この時点で新たにポリシング対象外のＶＰＩ6
が検出されたとすると、今度はこのＶＰＩ6 をポリシン
グの対象にしたい。そこで、例えば過去に違反セルを出
していないＶＰＩ1 又はＶＰＩ3 をポリシングの対象か
ら一時的に外し、代わりにＶＰＩ6 をポリシングの対象
とするような変更を行う。
００1 によれば現時点ではＶＰＩ1〜ＶＰＩ4 がポリシ
ングの対象であり、ＶＰＩ2 については過去に違反セル
が３回廃棄されおり、ＶＰＩ4 については１回廃棄され
ている。この時点で新たにポリシング対象外のＶＰＩ6
が検出されたとすると、今度はこのＶＰＩ6 をポリシン
グの対象にしたい。そこで、例えば過去に違反セルを出
していないＶＰＩ1 又はＶＰＩ3 をポリシングの対象か
ら一時的に外し、代わりにＶＰＩ6 をポリシングの対象
とするような変更を行う。
【００３６】図６に戻り、ステップＳ３４の判別でＣＩ
＞ＱでないならステップＳ３５をスキップする。ステッ
プＳ３６では割込を許可し、メインルーチンに戻る。図
８は第２実施例のＵＰＣ配備方式のブロック図で、図に
おいて１１1 〜１１ n は加入者線インタフェース部、２
１1 〜２１n は加入者線終端部（ＩＦ）、１ 1 〜１n は
セル情報分岐部（ＳＢ）、４a ，４b はセル多重化部、
１９a ，１９ b はセル制御パッケージ、２３はセル遅延
部（ＳＭ）、６はセル制御部（ＳＣ）、１３a ，１３b
はＵＰＣパッケージ、３１はヘッダ情報多重化部（ＶＰ
Ｉ−ＭＵＸ）、２はＵＰＣ回路部、３２はＵＰＣ回路、
３３はＣＰＵ、３５はＣＰＵの共通バス、１４a ，１４
b はＶＰＩ変換部、１５，１６はスイッチ回路（ＳＷ）
である。
＞ＱでないならステップＳ３５をスキップする。ステッ
プＳ３６では割込を許可し、メインルーチンに戻る。図
８は第２実施例のＵＰＣ配備方式のブロック図で、図に
おいて１１1 〜１１ n は加入者線インタフェース部、２
１1 〜２１n は加入者線終端部（ＩＦ）、１ 1 〜１n は
セル情報分岐部（ＳＢ）、４a ，４b はセル多重化部、
１９a ，１９ b はセル制御パッケージ、２３はセル遅延
部（ＳＭ）、６はセル制御部（ＳＣ）、１３a ，１３b
はＵＰＣパッケージ、３１はヘッダ情報多重化部（ＶＰ
Ｉ−ＭＵＸ）、２はＵＰＣ回路部、３２はＵＰＣ回路、
３３はＣＰＵ、３５はＣＰＵの共通バス、１４a ，１４
b はＶＰＩ変換部、１５，１６はスイッチ回路（ＳＷ）
である。
【００３７】例えば各１５０Ｍｂ／ｓのｎ（＝３２）本
の各チャネルＣＨ1 〜ＣＨn に到来したセルは各セル情
報分岐部１1 〜１n で所定のヘッダ情報（ＶＰＩ情報
等）を分岐（コピー）される。セル多重化部４a ，４b
は各セル情報分岐部１1 〜１nのセル出力を４．８Ｇｂ
／ｓのハイウエイに多重化しており、該多重化されたセ
ルはセル遅延部２３に一時的に記憶される。一方、ヘッ
ダ情報多重化部３１は前記分岐されたヘッダ情報を４．
８Ｇｂ／ｓのラインに多重化しており、ＵＰＣ回路部２
は該多重化したヘッダ情報に基づいてセルのトラヒック
をセル種別毎に測定し、該セルをセルトラヒックに関す
る規定情報に基づいてポリシング制御するためのセル制
御信号Ｄa を時系列に発生する。そして、セル制御部６
は該時系列に発生したセル制御信号Ｄa によりセル遅延
部２３の対応するセルをマーキングし、又は廃棄し、又
はそのまま通過させる等の処理を行う。そして、ＶＰＩ
変換部１４a ，１４b はポリンング後のセルのＶＰＩ情
報に基づいて各セルの方路を決定している。
の各チャネルＣＨ1 〜ＣＨn に到来したセルは各セル情
報分岐部１1 〜１n で所定のヘッダ情報（ＶＰＩ情報
等）を分岐（コピー）される。セル多重化部４a ，４b
は各セル情報分岐部１1 〜１nのセル出力を４．８Ｇｂ
／ｓのハイウエイに多重化しており、該多重化されたセ
ルはセル遅延部２３に一時的に記憶される。一方、ヘッ
ダ情報多重化部３１は前記分岐されたヘッダ情報を４．
８Ｇｂ／ｓのラインに多重化しており、ＵＰＣ回路部２
は該多重化したヘッダ情報に基づいてセルのトラヒック
をセル種別毎に測定し、該セルをセルトラヒックに関す
る規定情報に基づいてポリシング制御するためのセル制
御信号Ｄa を時系列に発生する。そして、セル制御部６
は該時系列に発生したセル制御信号Ｄa によりセル遅延
部２３の対応するセルをマーキングし、又は廃棄し、又
はそのまま通過させる等の処理を行う。そして、ＶＰＩ
変換部１４a ，１４b はポリンング後のセルのＶＰＩ情
報に基づいて各セルの方路を決定している。
【００３８】また、このＡＴＭ伝送装置はセル多重化部
４、ＵＰＣパッケージ１３及びＶＰＩ変換部１４等の随
所を二重化しており、各部の故障に対しては不図示の中
央の監視制御部からのスイッチ制御信号ＳＷＣによりス
イッチ回路１５，１６を切り換え、ＡＴＭ伝送装置の安
全な運用を確保している。なお、上記実施例ではＤＢ法
への適用例を示したがこれに限らない。本発明は他の時
間間隔法、Ｔ−Ｘ法、ＣＡＴ−Ｍ法、ＬＢ等にも適用可
能である。
４、ＵＰＣパッケージ１３及びＶＰＩ変換部１４等の随
所を二重化しており、各部の故障に対しては不図示の中
央の監視制御部からのスイッチ制御信号ＳＷＣによりス
イッチ回路１５，１６を切り換え、ＡＴＭ伝送装置の安
全な運用を確保している。なお、上記実施例ではＤＢ法
への適用例を示したがこれに限らない。本発明は他の時
間間隔法、Ｔ−Ｘ法、ＣＡＴ−Ｍ法、ＬＢ等にも適用可
能である。
【００３９】また、上記実施例ではＵＰＣ回路のトラヒ
ック測定部の一部としてハードウエアによるカウンタ回
路４３を使用したがこれに限らない。例えば、カウンタ
等の機能をソフトウエア的な監視テーブル１００上に設
けても良い。また、上記実施例では網側のＡＴＭ伝送装
置への適用例を示したがこれに限らない。例えば加入者
側のＰＢＸ６２においても自発的に違反セルを出さない
ようにポリシング制御機能を設けることが可能であり、
本発明はかかるＰＢＸ（ＡＴＭ伝送装置）への適用も可
能である。
ック測定部の一部としてハードウエアによるカウンタ回
路４３を使用したがこれに限らない。例えば、カウンタ
等の機能をソフトウエア的な監視テーブル１００上に設
けても良い。また、上記実施例では網側のＡＴＭ伝送装
置への適用例を示したがこれに限らない。例えば加入者
側のＰＢＸ６２においても自発的に違反セルを出さない
ようにポリシング制御機能を設けることが可能であり、
本発明はかかるＰＢＸ（ＡＴＭ伝送装置）への適用も可
能である。
【００４０】また、上記実施例ではＣＰＵ３３を使用し
たがこれに限らない。超高速処理が要求される場合は専
用に構成された超高速ＣＰＵ又は同等の機能を実現する
ハードウエア回路を採用してもよい。
たがこれに限らない。超高速処理が要求される場合は専
用に構成された超高速ＣＰＵ又は同等の機能を実現する
ハードウエア回路を採用してもよい。
【００４１】
【発明の効果】以上述べた如く本発明によれば、複数の
回線ＣＨ1 〜ＣＨn 毎に設けられて、到着セルのヘッダ
部より所定のヘッダ情報を分岐するセル情報分岐部１1
〜１nと、該分岐したヘッダ情報を多重化するヘッダ情
報多重化部３１と、該多重化したヘッダ情報に基づいて
セルのトラヒックをセル種別毎に測定すると共に、該セ
ルをセルトラヒックに関する規定情報に基づいてポリシ
ング制御するためのセル制御信号を時系列に発生するＵ
ＰＣ回路部２と、該時系列に発生したセル制御信号を分
離するセル制御信号分離部３４と、各セル情報分岐部１
1 〜１n のセル出力側に設けられて、前記分離したセル
制御信号により対応するセルを処理するセル制御部３1
〜３n とを備えるので、各加入者線インタフェース部を
小型化でき、ＵＰＣ回路の分割損も著しく軽減される。
また中央の監視制御部はＵＰＣ回路部２を一括、集中的
にアクセスでき、こうしてＡＴＭ伝送装置全体が小型か
つ単純化される。
回線ＣＨ1 〜ＣＨn 毎に設けられて、到着セルのヘッダ
部より所定のヘッダ情報を分岐するセル情報分岐部１1
〜１nと、該分岐したヘッダ情報を多重化するヘッダ情
報多重化部３１と、該多重化したヘッダ情報に基づいて
セルのトラヒックをセル種別毎に測定すると共に、該セ
ルをセルトラヒックに関する規定情報に基づいてポリシ
ング制御するためのセル制御信号を時系列に発生するＵ
ＰＣ回路部２と、該時系列に発生したセル制御信号を分
離するセル制御信号分離部３４と、各セル情報分岐部１
1 〜１n のセル出力側に設けられて、前記分離したセル
制御信号により対応するセルを処理するセル制御部３1
〜３n とを備えるので、各加入者線インタフェース部を
小型化でき、ＵＰＣ回路の分割損も著しく軽減される。
また中央の監視制御部はＵＰＣ回路部２を一括、集中的
にアクセスでき、こうしてＡＴＭ伝送装置全体が小型か
つ単純化される。
【００４２】また本発明によれば、複数の回線ＣＨ1 〜
ＣＨn 毎に設けられて、到着セルのヘッダ部より所定の
ヘッダ情報を分岐するセル情報分岐部１1 〜１n と、前
記到着セルを多重化するセル多重化部４と、前記分岐し
たヘッダ情報を多重化するヘッダ情報多重化部３１と、
該多重化したヘッダ情報に基づいてセルのトラヒックを
セル種別毎に測定すると共に、該セルをセルトラヒック
に関する規定情報に基づいてポリシング制御するための
セル制御信号を時系列に発生するＵＰＣ回路部２と、セ
ル多重化部４の出力側に設けられて、前記時系列に発生
したセル制御信号により対応するセルを処理するセル制
御部６とを備えるので、各加入者線インタフェース部を
小型化でき、ＵＰＣ回路の分割損も著しく軽減される。
また中央の監視制御部はＵＰＣ回路部２を一括、集中的
にアクセスでき、こうしてＡＴＭ伝送装置全体が小型か
つ単純化される。
ＣＨn 毎に設けられて、到着セルのヘッダ部より所定の
ヘッダ情報を分岐するセル情報分岐部１1 〜１n と、前
記到着セルを多重化するセル多重化部４と、前記分岐し
たヘッダ情報を多重化するヘッダ情報多重化部３１と、
該多重化したヘッダ情報に基づいてセルのトラヒックを
セル種別毎に測定すると共に、該セルをセルトラヒック
に関する規定情報に基づいてポリシング制御するための
セル制御信号を時系列に発生するＵＰＣ回路部２と、セ
ル多重化部４の出力側に設けられて、前記時系列に発生
したセル制御信号により対応するセルを処理するセル制
御部６とを備えるので、各加入者線インタフェース部を
小型化でき、ＵＰＣ回路の分割損も著しく軽減される。
また中央の監視制御部はＵＰＣ回路部２を一括、集中的
にアクセスでき、こうしてＡＴＭ伝送装置全体が小型か
つ単純化される。
【図１】本発明の原理的構成図である。
【図２】本発明の原理的構成図である。
【図３】図３は第１実施例のＵＰＣ配備方式のブロック
図
図
【図４】図４は実施例のＵＰＣ回路のブロック図
【図５】図５は実施例の動的なポリシング制御のフロー
チャート
チャート
【図６】図６は実施例の割込制御のフローチャート
【図７】図７は実施例の監視テーブルを説明する図
【図８】図８は第２実施例のＵＰＣ配備方式のブロック
図
図
【図９】図９は従来のＵＰＣ配備方式のブロック図
１1 〜１n セル情報分岐部 ２ ＵＰＣ回路部 ３1 〜３n セル制御部 ４ セル多重化部 ６ セル制御部 ３１ ヘッダ情報多重化部 ３４ セル制御信号分離部
フロントページの続き (72)発明者 竹尾 浩 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山中 直明 東京都千代田区内幸町１町目１番６号 日本電信電話株式会社内 (72)発明者 佐藤 陽一 東京都千代田区内幸町１町目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平５−276188（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/56
Claims (5)
- 【請求項１】 複数の回線（ＣＨ1 〜ＣＨn ）毎に設け
られて、到着セルのヘッダ部より所定のヘッダ情報を分
岐するセル情報分岐部（１1 〜１n ）と、 該分岐したヘッダ情報を多重化するヘッダ情報多重化部
（３１）と、 該多重化したヘッダ情報に基づいてセルのトラヒックを
セル種別毎に測定すると共に、該セルをセルトラヒック
に関する規定情報に基づいてポリシング制御するための
セル制御信号を時系列に発生するＵＰＣ回路部（２）
と、 該時系列に発生したセル制御信号を分離するセル制御信
号分離部（３４）と、 各セル情報分岐部（１1 〜１n ）のセル出力側に設けら
れて、前記分離したセル制御信号により対応するセルを
処理するセル制御部（３1 〜３n ）とを備えることを特
徴とするＵＰＣ配備方式。 - 【請求項２】 複数の回線（ＣＨ1 〜ＣＨn ）毎に設け
られて、到着セルのヘッダ部より所定のヘッダ情報を分
岐するセル情報分岐部（１1 〜１n ）と、 前記到着セルを多重化するセル多重化部（４）と、 前記分岐したヘッダ情報を多重化するヘッダ情報多重化
部（３１）と、 該多重化したヘッダ情報に基づいてセルのトラヒックを
セル種別毎に測定すると共に、該セルをセルトラヒック
に関する規定情報に基づいてポリシング制御するための
セル制御信号を時系列に発生するＵＰＣ回路部（２）
と、 セル多重化部（４）の出力側に設けられて、前記時系列
に発生したセル制御信号により対応するセルを処理する
セル制御部（６）とを備えることを特徴とするＵＰＣ配
備方式。 - 【請求項３】 ＵＰＣ回路部（２）はポリシングすべき
最大セル種よりも少ない数のトラヒック測定部（４３）
によってポリシングすべき最大セル種のセルを動的にポ
リシング制御するように構成されていることを特徴とす
る請求項１又は２のＵＰＣ配備方式。 - 【請求項４】 ＵＰＣ回路部（２）はポリシングすべき
最大セル種についての監視情報を含む監視テーブル（１
００）の内容に基づいてポリシングすべき最大セル種の
セルを動的にポリシング制御することを特徴とする請求
項３のＵＰＣ配備方式。 - 【請求項５】 ＵＰＣ回路部（２）は二重化されている
ことを特徴とする請求項１又は２のＵＰＣ配備方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6828492A JP3015191B2 (ja) | 1992-03-26 | 1992-03-26 | Ｕｐｃ配備方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6828492A JP3015191B2 (ja) | 1992-03-26 | 1992-03-26 | Ｕｐｃ配備方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05276186A JPH05276186A (ja) | 1993-10-22 |
| JP3015191B2 true JP3015191B2 (ja) | 2000-03-06 |
Family
ID=13369314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6828492A Expired - Fee Related JP3015191B2 (ja) | 1992-03-26 | 1992-03-26 | Ｕｐｃ配備方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3015191B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09224034A (ja) * | 1996-02-19 | 1997-08-26 | Fujitsu Ltd | カウンタ値のオーバーフロー処理方式、セル流入制御方式 |
| JP3801740B2 (ja) | 1997-08-13 | 2006-07-26 | 富士通株式会社 | セル流量制御方法及びこれを用いるセル交換システム |
-
1992
- 1992-03-26 JP JP6828492A patent/JP3015191B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05276186A (ja) | 1993-10-22 |
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