JP3007436U - メモリ装置 - Google Patents

メモリ装置

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JP3007436U
JP3007436U JP1994009480U JP948094U JP3007436U JP 3007436 U JP3007436 U JP 3007436U JP 1994009480 U JP1994009480 U JP 1994009480U JP 948094 U JP948094 U JP 948094U JP 3007436 U JP3007436 U JP 3007436U
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JP
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memory device
terminal
terminals
memory
mounting
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JP1994009480U
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賢一 藤本
大平 佐藤
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データイースト株式会社
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Abstract

(57)【要約】 （修正有） 【目的】 類似した機能のメモリ装置に容易に差し替え
可能とする。 【構成】 構成内容は異なるが、実装用の端子に対しピ
ンコンパチブルとして互換性を保持する。基板１に代替
え用の表面実装形のフラッシュＥＥＰＲＯＭ素子２ａ及
び２ｂを実装し、対向するピンは相互の接続が最短距離
となるように配置し、基板１に設けたピン３がピンコン
パチブルとなるようにする。また、必要に応じてそのピ
ン３をソケット５に挿入し、ソケット付きの状態で使用
する。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、記憶容量の大きなメモリ装置に関するものである。
【０００２】
【従来の技術】
近年、大容量のメモリ装置が製品化されているが、価格はむしろ下がり気味な ので、アプリケーションは容易に大きな容量のメモリを使用することができる。 しかし、アプリケーションが要求するメモリ容量は日増しに大きくなっていく傾 向がある。このため、装置設計時はメモリチップを複数用いてその要求に応えて いる。
【０００３】
【考案が解決しようとする課題】
しかしながらメモリチップの単価あるいは、ソケットを用いることによるデバ イスの差し換え容易性、実装費用等の経済性を考慮すると、メモリチップはデュ アルインラインタイプのものを使用することになり、そのメモリチップを複数用 いるとチップ数に比例して実装面積が増え、コンパクトに形成したい場合に問題 が生ずる。 この問題に対しては、ワンチップで記憶容量の大きなメモリを使用すればよい が、記憶容量には限度があり、また使用する時点で要求する容量を有するものが 入手できたとしても、記憶容量の大きなものは急激に単価が高くなり、価格競争 が激しい分野ではそのような高価なメモリチップを使用することができない場合 もある。
【０００４】 本考案はこのような状況に鑑みてなされたもので、メモリ容量を増やしてもコ ンパクトに形成できかつ急激に価格上昇を招かないようにしたものである。
【０００５】
【課題を解決するための手段】
このような課題を解決するために第１の考案は、メモリ素子と類似機能を有し 形状の異なる代換メモリ素子と、代換メモリ素子を搭載する基板と、メモリ素子 の端子と同一位置になるように基板に設けられた実装用端子とから構成され、代 換メモリ素子の前記実装用端子への接続はメモリ素子の端子とピンコンパチブル 状態としたものである。 第２の考案は第１の考案において、基板の大きさをメモリ素子と同じ面積にし たものである。
【０００６】 第３の考案は第２の考案において、代換メモリ素子を表面実装形フラッシュＥ ＥＰＲＯＭとしたものである。 第４の考案は第３の考案において、表面実装形フラッシュＥＥＰＲＯＭを複数 にし、そのフラッシュＥＥＰＲＯＭは端子相互間の接続距離が最短となるように 配置したのものである。
【０００７】 第５の考案は第４の考案において、フラッシュＥＥＰＲＯＭは対応するアドレ ス端子をそれぞれ並列接続したものである。 第６の考案は第５の考案において、出力端子をそれぞれ個別に出力したもので ある。
【０００８】 第７の考案は第６の考案において、アドレス端子、出力端子、チップイネーブ ル端子、アウトプットイネーブル端子、ライトイネーブル端子、電源端子の実装 用端子への接続はメモリ素子の端子とピンコンパチブル状態としたものである。 第８の考案は第７の考案において、実装用端子に挿入されたデュアルインライ ンタイプのソケットを備えたものである。
【０００９】
【作用】
半導体メモリ素子と同一形状かつピンコンパチブルに構成しているので、半導 体メモリ素子と同一性能あるいは記憶容量が大きくなる。
【実施例】
図１は本考案の一実施例を示す斜視図であり、基板１に８Ｍビット容量の表面 実装形フラッシュＥＥＰＲＯＭ２ａおよび２ｂを搭載し、それぞれのピンを端子 ３に引き出している。この例では基板の大きさはＥＩＡＪコードＷＤＩＰ４２− Ｇ−６００すなわち、４２ピンの１６ＭビットＥＰＲＯＭのデュアルインライン パッケージと同等にしている。すなわち端子ピッチは１００ミル（ｍｉｌ）で あり、ロースペースは６００ミルとなるようにしている。
【００１０】 またフラッシュＥＥＰＲＯＭ２ａおよび２ｂはその長手方向が基板の長手方向 となるように実装され、また対向する端子は同一機能のものがくるようにしてそ の部分の接続距離が短くなるようにしている。すなわち図１に示すようにフラッ シュＥＥＰＲＯＭ２ａの右側の端子とフラッシュＥＥＰＲＯＭ２ｂの左側の端子 を相互接続して、その接続距離が最短になるようにしている。この場合フラッシ ュＥＥＰＲＯＭ２ａ，２ｂはそのような接続ができるようにあらかじめ端子配列 工夫されたものを用いる。
【００１１】 このように構成したメモリ装置は入手の容易でかつ経済性の良い８Ｍビットの フラッシュＥＥＰＲＯＭを２個使用して１６Ｍビットの容量を確保できる。現在 １６ＭビットのＥＰＲＯＭを入手することができないわけでないが、その価格は 非常に高い。このような構成にしてピンコンパチブルにしたのでそのまま差し換 えが可能になり、更に形状も同じにしておけば、１６ＭビットＥＰＲＯＭを実装 する場所にそのままこのメモリ装置を実装することができる。
【００１２】 マスクＲＯＭを使用すれば１６ＭビットのものはＥＥＰＲＯＭよりも経済性良 く入手できるが、マスクＲＯＭではデータの書き換えができないこと、仕様変更 に対応できないこと、余ったものは使い途がないことなどからマスクＲＯＭは安 定した量産用にしか使用できない。しかし、フラッシュＥＥＰＲＯＭであればデ ータの書き換えが可能であり、また比較的経済性良く入手できる。
【００１３】 図３はフラッシュＥＥＰＲＯＭ２ａおよび２ｂの端子接続を示し、フラッシュ ＥＥＰＲＯＭ２ａおよび２ｂのアドレス入力端子Ａ０からＡ１９はそれぞれ対応 する端子を並列に接続し、外部端子ＡＢ０からＡＢ１９に次のように接続してい る。 外部端子 フラッシュＥＥＰＲＯＭ端子 ＡＢ０ Ａ０ ＡＢ１ Ａ１ ＡＢ２ Ａ２ ＡＢ３ Ａ３ ＡＢ４ Ａ４ ＡＢ５ Ａ５ ＡＢ６ Ａ６ ＡＢ７ Ａ７ ＡＢ８ Ａ８ ＡＢ９ Ａ９ ＡＢ１０ Ａ１０ ＡＢ１１ Ａ１１ ＡＢ１２ Ａ１２ ＡＢ１３ Ａ１３ ＡＢ１４ Ａ１５ ＡＢ１６ Ａ１６ ＡＢ１７ Ａ１７ ＡＢ１８ Ａ１８ ＡＢ１９ Ａ１９
【００１４】 フラッシュＥＥＰＲＯＭ２ａの出力端子Ｄ０からＤ７は外部端子ＤＢ０からＤ Ｂ７に次のように接続している。 外部端子 フラッシュＥＥＰＲＯＭ端子 ＤＢ０ Ｄ０ ＤＢ１ Ｄ１ ＤＢ２ Ｄ２ ＤＢ３ Ｄ３ ＤＢ４ Ｄ４ ＤＢ５ Ｄ５ ＤＢ６ Ｄ６ ＤＢ７ Ｄ７
【００１５】 フラッシュＥＥＰＲＯＭ２ｂａの出力端子Ｄ０からＤ７は外部端子ＤＢ８から ＤＢ１５に次のように接続している。 外部端子 フラッシュＥＥＰＲＯＭ端子 ＤＢ８ Ｄ０ ＤＢ９ Ｄ１ ＤＢ１０ Ｄ２ ＤＢ１１ Ｄ３ ＤＢ１２ Ｄ４ ＤＢ１３ Ｄ５ ＤＢ１４ Ｄ６ ＤＢ１５ Ｄ７ すなわち、出力信号はＤＢ０からＤＢ７の８ビットと、ＤＢ８からＤＢ１５の ８ビットを２系統出力し、１６ビット構成としている。
【００１６】 フラッシュＥＥＰＲＯＭ２ａおよび２ｂのチップイネーブル端子ＣＥ、アウト プットイネーブル端子ＯＥ、ライトイネーブル端子ＷＥ、電源端子ＶＤＤはそれ ぞれ対応する端子を並列に接続し、チップイネーブル用外部端子ＮＣＥ、アウト プットイネーブル用外部端子ＮＯＥ、ライトイネーブル用外部端子ＮＷＥ、＋１ ２Ｖ電源端子ＶＰＰに次のように接続している。 外部端子 フラッシュＥＥＰＲＯＭ端子 ＮＣＥ ＣＥ ＮＯＥ ＯＥ ＮＷＥ ＷＥ ＶＰＰ ＶＤＤ
【００１７】 なお、リセット・パワーダウン入力ＲＰおよび、レディ・ビジィ出力ＲＹ／Ｂ Ｙはこの例では使用していない。 以上の実施例はフラッシュＥＥＰＲＯＭを実装する例で説明したが、これに限 定されず、表面実装の部品であれば、例えばＥＥＰＲＯＭ、ＥＰＲＯＭなどでも 使用できる。
【００１８】 このように、フラッシュＥＥＰＲＯＭによってＥＰＲＯＭと等価なメモリ装置 を得ることができ、フラッシュＥＥＰＲＯＭであることから内容の書き換えも容 易であり突然のメモリ内容の変更にも容易に対応できる。
【００１９】
【考案の効果】
以上説明したように本考案は、メモリ素子と同一面積の基板上にそのメモリ素 子と類似機能を有する表面実装形フラッシュＥＥＰＲＯＭを単数あるいは複数搭 載して、複数搭載したときは各フラッシュＥＥＰＲＯＭ相互の端子接続はその接 続距離が短くなる状態に実装しているので、メモリ容量の大きな半導体メモリ素 子を経済性の理由から使用できない場合でも、実質的に大きな容量のメモリを得 ることができかつ、メモリ素子と同一面積でピンコンパチブルとしていることか らブラックボックスとしてみればメモリ容量の大きな半導体メモリ素子が安価に 得られたと同じになるという効果を有する。更に、フラッシュＥＥＰＲＯＭを使 用した場合はＥＰＲＯＭよりもメモリ消去時間を大幅に減少させることができる という効果を有する。
【図面の簡単な説明】
【図１】 本考案の一実施例の構成を示す斜視図であ
る。
【図２】 本考案の他の実施例の構成を示す斜視図であ
る。
【図３】 ピン接続を示す回路図である。
【符号の説明】
１…基板、２…メモリチップ、３…ピン、５…ソケッ
ト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792

Claims (8)

    【実用新案登録請求の範囲】
  1. 【請求項１】 使用されているメモリ素子と互換性を有
    するメモリ装置において、 前記メモリ素子と類似機能を有し形状の異なる代換メモ
    リ素子と、 前記代換メモリ素子を搭載する基板と、 前記メモリ素子の端子と同一位置になるように前記基板
    に設けられた実装用端子とから構成され、 前記代換メモリ素子の前記実装用端子への接続は前記メ
    モリ素子の端子とピンコンパチブル状態としたことを特
    徴とするメモリ装置。
  2. 【請求項２】 使用されているメモリ素子と互換性を有
    するメモリ装置において、 前記メモリ素子と類似機能を有し形状の異なる代換メモ
    リ素子と、 前記代換メモリ素子を搭載する前記メモリ素子と同一面
    積の基板と、 前記メモリ素子の端子と同一位置になるように前記基板
    に設けられた実装用端子とから構成され、 前記代換メモリ素子の前記実装用端子への接続は前記メ
    モリ素子の端子とピンコンパチブル状態としたことを特
    徴とするメモリ装置。
  3. 【請求項３】 使用されているメモリ素子と互換性を有
    するメモリ装置において、 前記メモリ素子と類似機能を有し形状の異なる表面実装
    形フラッシュＥＥＰＲＯＭと、 前記フラッシュＥＥＰＲＯＭを搭載する前記メモリ素子
    と同一面積の基板と、 前記メモリ素子の端子と同一位置になるように前記基板
    に設けられた実装用端子とから構成され、 前記フラッシュＥＥＰＲＯＭの前記実装用端子への接続
    は前記メモリ素子の端子とピンコンパチブル状態とした
    ことを特徴とするメモリ装置。
  4. 【請求項４】 使用されているメモリ素子と互換性を有
    するメモリ装置において、 前記メモリ素子と類似機能を有し形状の異なる複数の表
    面実装形フラッシュＥＥＰＲＯＭと、 前記フラッシュＥＥＰＲＯＭを搭載する前記メモリ素子
    と同一面積の基板と、前記メモリ素子の端子と同一位置
    になるように前記基板に設けられた実装用端子とから構
    成され、 前記各フラッシュＥＥＰＲＯＭ相互の端子接続はその接
    続距離が短くなる状態に実装しかつ前記実装用端子への
    接続は前記メモリ素子の端子とピンコンパチブル状態と
    したことを特徴とするメモリ装置。
  5. 【請求項５】 使用されているメモリ素子と互換性を有
    するメモリ装置において、 前記メモリ素子と類似機能を有し形状の異なる複数の表
    面実装形フラッシュＥＥＰＲＯＭと、 前記フラッシュＥＥＰＲＯＭを搭載する前記メモリ素子
    と同一面積の基板と、 前記メモリ素子の端子と同一位置になるように前記基板
    に設けられた実装用端子とから構成され、 前記各フラッシュＥＥＰＲＯＭ相互の端子接続はその接
    続距離が短くなる状態に実装しかつ対応するアドレス端
    子をそれぞれ並列接続し、かつ前記実装用端子への接続
    は前記メモリ素子の端子とピンコンパチブル状態とした
    ことを特徴とするメモリ装置。
  6. 【請求項６】 使用されているメモリ素子と互換性を有
    するメモリ装置において、 前記メモリ素子と類似機能を有し形状の異なる複数の表
    面実装形フラッシュＥＥＰＲＯＭと、 前記フラッシュＥＥＰＲＯＭを搭載する前記メモリ素子
    と同一面積の基板と、 前記メモリ素子の端子と同一位置になるように前記基板
    に設けられた実装用端子とから構成され、 前記各フラッシュＥＥＰＲＯＭ相互の端子接続はその接
    続距離が短くなる状態に実装しかつ対応するアドレス端
    子をそれぞれ並列接続した状態で実装し、かつ前記実装
    用端子への接続は前記メモリ素子の端子とピンコンパチ
    ブル状態としたことを特徴とするメモリ装置。
  7. 【請求項７】 使用されているメモリ素子と互換性を有
    するメモリ装置において、 前記メモリ素子と類似機能を有し形状の異なる複数の表
    面実装形フラッシュＥＥＰＲＯＭと、 前記各フラッシュＥＥＰＲＯＭ相互の端子接続はその接
    続距離が短くなる状態となるように搭載する前記メモリ
    素子と同一面積の基板と、 前記メモリ素子の端子と同一位置になるように前記基板
    に設けられた実装用端子とから構成され、 前記フラッシュＥＥＰＲＯＭは対応するアドレス端子を
    それぞれ並列接続するとともに出力端子はそれぞれ個別
    に出力し、 前記アドレス端子、前記出力端子、チップイネーブル端
    子、アウトプットイネーブル端子、ライトイネーブル端
    子、電源端子の前記実装用端子への接続は前記メモリ素
    子の端子とピンコンパチブル状態としたことを特徴とす
    るメモリ装置。
  8. 【請求項８】 使用されているメモリ素子と互換性を有
    するメモリ装置において、 前記メモリ素子と類似機能を有し形状の異なる複数の表
    面実装形フラッシュＥＥＰＲＯＭと、 前記各フラッシュＥＥＰＲＯＭ相互の端子接続はその接
    続距離が短くなる状態となるように搭載する前記メモリ
    素子と同一面積の基板と、 前記メモリ素子の端子と同一位置になるように前記基板
    に設けられた実装用端子と、 前記実装用端子に挿入されたデュアルインラインタイプ
    のソケットとから構成され、 前記フラッシュＥＥＰＲＯＭは対応するアドレス端子を
    それぞれ並列接続するとともに出力端子はそれぞれ個別
    に出力し、 前記アドレス端子、前記出力端子、チップイネーブル端
    子、アウトプットイネーブル端子、ライトイネーブル端
    子、電源端子の前記実装用端子への接続は前記メモリ素
    子の端子とピンコンパチブル状態としたことを特徴とす
    るメモリ装置。
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* Cited by examiner, † Cited by third party
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CN111897766A (zh) * 2020-06-19 2020-11-06 西安微电子技术研究所 一种星载固态存储器及边记边擦的数据处理方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111897766A (zh) * 2020-06-19 2020-11-06 西安微电子技术研究所 一种星载固态存储器及边记边擦的数据处理方法
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