JP3006162B2 - Memory write control method - Google Patents

Memory write control method

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JP3006162B2
JP3006162B2 JP3141484A JP14148491A JP3006162B2 JP 3006162 B2 JP3006162 B2 JP 3006162B2 JP 3141484 A JP3141484 A JP 3141484A JP 14148491 A JP14148491 A JP 14148491A JP 3006162 B2 JP3006162 B2 JP 3006162B2
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pattern data
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、ラインメモリに文字パ
ターンデータを書き込む際に使用する書き込み制御方法
に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a write control method used for writing character pattern data to a line memory.

【0002】センターから受信したコード情報により1
頁分の編集を行う際に、文字編集単位を1行として編集
を行い、副走査方向の文字引延走査をビット幅(bit 0
〜bit 7)で処理する場合に、同一行内で発生した文字パ
ターンの引延率( 文字パターンの拡大率) が異なると、
文字が現れないラインが生ずる。
[0002] 1 according to the code information received from the center
When editing a page, editing is performed with the character editing unit as one line, and character extension scanning in the sub-scanning direction is performed with a bit width (bit 0).
When processing at bit 7), if the extension rate of character patterns (enlargement rate of character patterns) that occur in the same line are different,
Lines where no characters appear appear.

【0003】そこで、周辺回路を変更することなく、同
一行内の引延率の混在が実現可能となる様にすることが
必要である。
Therefore, it is necessary to make it possible to mix the drawing ratios in the same row without changing the peripheral circuits.

【0004】[0004]

【従来の技術】図6は従来のデータ設定回路の一例を示
す図、図7は従来のラインメモリの構成説明図の一例、
図8はラインメモリに引延率1で発生させた時のメモリ
状態説明図(従来)、図9はラインメモリに引延率2で
発生させた時のメモリ状態説明図(従来)、図10は引延
率1と引延率2が混在した時に引延率1で発生させたメ
モリ状態説明図(従来)である。
2. Description of the Related Art FIG. 6 is a diagram showing an example of a conventional data setting circuit. FIG. 7 is an example of a configuration explanatory diagram of a conventional line memory.
FIG. 8 is an explanatory diagram of a memory state when the line memory is generated at a drawing rate of 1 (conventional), FIG. 9 is an explanatory diagram of a memory state when the line memory is generated at a drawing rate of 2 (conventional), and FIG. FIG. 4 is an explanatory diagram (conventional) of a memory state generated at a draw ratio 1 when a draw ratio 1 and a draw ratio 2 are mixed.

【0005】以下、図6〜図10の説明を行う。先ず、図
6において、図中の LDAT 0 〜LDAT 7は、図示しない前
段回路で引延・平滑された文字パターンデータ(以下,
データと云う)であるが、引延率が1の時はLDAT 0のデ
ータをラインメモリ21に入力する。
Hereinafter, FIGS. 6 to 10 will be described. First, in FIG. 6, LDAT 0 to LDAT 7 in the figure are character pattern data (hereinafter, referred to as “hereafter”) that has been expanded and smoothed by a preceding circuit (not shown).
When the drawing rate is 1, LDAT 0 data is input to the line memory 21.

【0006】なお、引延率2の時は2倍に拡大された文
字を示し、LDAT 0, LDAT 1のデータが、引延率4の時は
4倍に拡大された文字を示し、LDAT 0〜LDAT 3のデータ
をラインメモリに入力する。
[0006] When the drawing rate is 2, the character that has been enlarged twice is shown. When the drawing rate is 4, the data of LDAT 0 and LDAT 1 show that the character is enlarged four times. Input ~ LDAT 3 data to the line memory.

【0007】さて、アドレスカウンタ11は、書き込みク
ロック*WR をカウントしたカウント値をアドレスとして
ラインメモリに送出しているので、例えば、ラインメモ
リ21に印加されたデータ LDAT 0 が対応するアドレスに
書き込まれる。
Since the address counter 11 sends the count value obtained by counting the write clock * WR to the line memory as an address, for example, the data LDAT 0 applied to the line memory 21 is written to the corresponding address. .

【0008】なお、上記のアドレスカウンタは読出し時
にも使用するが、この時のアドレスはラインメモリ読出
回路22からの読出しクロックを利用して読出アドレスと
してラインメモリに印加する。
Note that the above address counter is also used at the time of reading, and the address at this time is applied to the line memory as a read address using the read clock from the line memory read circuit 22.

【0009】ここで、例えば、「あ」と云う文字をライ
ンメモリに書き込む場合、ラインメモリとしては主走査
方向(横方向)のアドレスは 0000 〜FFF( 16 進表示)
まであるが、文字を書き込む領域は主走査方向の全ての
アドレスを使用するのではなく、設定されたアドレス領
域に書き込む様になっている。
For example, when writing the character "A" in the line memory, the address of the line memory in the main scanning direction (horizontal direction) is 0000 to FFF (hexadecimal).
However, the area in which characters are written does not use all addresses in the main scanning direction, but writes in a set address area.

【0010】例えば、この領域の開始位置を000 とし,
終了位置を017(16進法) とし、主走査方向のビット数は
24ビットにしてある。そして、1ライン目の走査が終了
すれば2ライン目にアドレスをシフトする為、上記のア
ドレスカウンタはカウント値017 からカウント値 1000
に飛んで、2ライン目の先頭アドレスを送出し,以後1
ビットずつ主走査方向のアドレスを送出する。
For example, if the start position of this area is 000,
The end position is 017 (hexadecimal), and the number of bits in the main scanning direction is
24 bits. When the scanning of the first line is completed, the address is shifted to the second line.
And sends the start address of the second line.
The address in the main scanning direction is transmitted bit by bit.

【0011】なお、3ライン目の先頭アドレスは 2000,
・・・16 ライン目の先頭アドレスは F000, 24 ライン
目の先頭アドレスは 17000をそれぞれ送出する。また、
ラインメモリは、図7に示す様にビット0〜ビット7の
8つのメモリ部分を持ち、引延率1の時は上記の様に L
DAT 0 のデータしか入力しないので、ビット0しか使用
しない。しかし、引延率2の時は LDAT 0 と LDAT 1 の
2つのデータが入力となるので、ビット0とビット1
を、引延率4の時はビット0〜ビット3をそれぞれ使用
する。
The start address of the third line is 2000,
… The start address of the 16th line is F000, and the start address of the 24th line is 17000. Also,
The line memory has eight memory portions of bit 0 to bit 7 as shown in FIG.
Since only DAT 0 data is input, only bit 0 is used. However, when the drawing rate is 2, since two data of LDAT 0 and LDAT 1 are input, bit 0 and bit 1
, And when the drawing rate is 4, bits 0 to 3 are used, respectively.

【0012】さて、アドレスカウンタ11が上記の様なア
ドレスをラインメモリに送出することにより、図8に示
す様に、ビット0 の面に「あ」のパターンがラインメモ
リに書き込まれる。
When the address counter 11 sends the above address to the line memory, the "A" pattern is written on the bit 0 surface in the line memory as shown in FIG.

【0013】なお、図中のS はパターン発生開始位置
で、+X5はS から5ビットシフトした位置で、終了位置
は+X23 になっている。また、Y1は2ライン目の先頭ア
ドレスだから 1000, Y2 は3ライン目だから 2000, Y3
は4ライン目だから 3000 ・・Y23 は 24 ライン目だか
ら 17000となる。
In the figure, S is a pattern generation start position, + X 5 is a position shifted by 5 bits from S, and an end position is + X 23 . In addition, Y 1 is because the start address of the second line 1000, Y 2 is 2000 because the third line, Y 3
The fourth line but since 3000 ·· Y 23 is the 17000 because 24 line.

【0014】また、引延率2の時は、上記の様にLDTA 0
とLDTA1のデータがビット0とビット1の面に書き込ま
れるので、図9に示す様に主走査方向( 横方向) と副走
査方向( 縦方向) が2倍に拡大された「あ」のパターン
がラインメモリに書き込まれる。
When the elongation rate is 2, the LDTA 0
And LDTA1 data are written to the bit 0 and bit 1 planes. As shown in FIG. 9, the "A" pattern in which the main scanning direction (horizontal direction) and the sub-scanning direction (vertical direction) are doubled Is written to the line memory.

【0015】ここで、ラインメモリ内のビット0(引延
率1に対応)、またはビット0〜ビット3(引延率4に
対応)に書き込まれたデータを読み出す際には、引延率
をそれぞれ対応する値に設定してビット0、またはビッ
ト0〜ビット3を読み出して、図示しないシステムメモ
リに転送していた。
Here, when reading the data written in bit 0 (corresponding to the decompression rate 1) or bit 0 to bit 3 (corresponding to the decompression rate 4) in the line memory, Bit 0 or bit 0 to bit 3 are read out by setting the corresponding values, and transferred to a system memory (not shown).

【0016】[0016]

【発明が解決しようとする課題】しかし、引延率1で発
生した「あ」の文字パターンと、2で発生した「あ」の
文字パターンが同一行内に混在した場合(図5参照)、
引延率1で発生させた「あ」の文字パターンは上記の様
に、ビット0にしかデータが書き込まれておらず、ビッ
ト1には文字パターンが書き込まれていない。
However, when the character pattern of "A" generated at the deduction rate of 1 and the character pattern of "A" generated at 2 are mixed in the same line (see FIG. 5),
As described above, in the character pattern of "a" generated at the deduction rate 1, data is written only to bit 0, and no character pattern is written to bit 1.

【0017】そこで、読出時に引延率2に設定した場
合、ビット0とビット1の面を交互に読み出すので、文
字パターンが書き込まれていないビット1の部分が全白
のラインとなり、ビット0の部分のみが読み出されるの
で、図10に示す様に交互のパターンになり、引延率の違
う文字パターンを同一行に発生することはできなかった
と云う問題があった。
Therefore, when the enlargement ratio is set to 2 at the time of reading, since the surfaces of bit 0 and bit 1 are alternately read, the portion of bit 1 where no character pattern is written becomes an all white line, Since only the portion is read out, the pattern becomes an alternating pattern as shown in FIG. 10, and there is a problem that character patterns having different elongation rates cannot be generated on the same line.

【0018】本発明は、周辺回路を変更することなく、
同一行内の引延率の混在が実現可能となる様にすること
を目的とする。
According to the present invention, without changing the peripheral circuit,
It is an object of the present invention to make it possible to mix the draw ratios in the same line.

【0019】[0019]

【課題を解決するための手段】図1は本発明の原理ブロ
ック図である。図中、1はアドレスカウンタ、2はそれ
ぞれ異なる処理ビット位置が付加された複数のメモリ部
分で構成されたラインメモリ、3は前回, 書込みを指定
した処理ビット位置のメモリ部分から読み出された文字
パターンデータが、一時、格納されるラッチ手段であ
る。
FIG. 1 is a block diagram showing the principle of the present invention. In the figure, 1 is an address counter, 2 is a line memory composed of a plurality of memory portions each having a different processing bit position added, and 3 is a character read from the memory portion of the processing bit position for which writing was previously specified. Latch means for temporarily storing pattern data.

【0020】また、4は印加された処理ビット位置信号
と引延率信号を用いて、入力した文字パターンデータを
所定量だけシフトさせると共に、該シフトさせた文字パ
ターンデータと該ラッチ手段から読み出された文字パタ
ーンデータとを組合せて、今回, 指定した処理ビット位
置のメモリ部分に書き込ませる機能を有するメモリ手段
である。
4 shifts the input character pattern data by a predetermined amount by using the applied processing bit position signal and demagnification signal, and reads out the shifted character pattern data and the latch means. This is a memory means having a function of combining the set character pattern data and writing the data in a memory portion at a designated processing bit position this time.

【0021】5はネックスト・アドレスが印加された
時、該アドレスカウンタから出力されたアドレスに、印
加されたネックストアドレスを加算して生成した、加算
アドレスを送出すると共に、該メモリ手段から読み出さ
れる文字パターンデータの内、該加算アドレスに書き込
まれる文字パターンデータをセレクトして送出するアド
レス加算・データセレクト手段である。
Reference numeral 5 denotes an added address generated by adding the applied next address to the address output from the address counter when the next address is applied, and is read out from the memory means. An address addition / data selection means for selecting and transmitting character pattern data to be written to the addition address from the character pattern data.

【0022】そして、メモリ手段とアドレス加算・デー
タセレクト手段を設け、該ラインメモリに対して、引延
率に対応した書き込みビット幅を決めて書き込みを行う
様にした。
Further, a memory means and an address addition / data selection means are provided, and writing is performed on the line memory by determining a write bit width corresponding to the enlargement ratio.

【0023】[0023]

【作用】本発明は、引延率に関係なく、全ビット(例え
ば,ビット0〜ビット7)にパターンを書き込み(従来
は、引延率8の時のみビット0〜ビット7までの全ビッ
トを使用)、引延率8で読み出す様に制御することによ
り、引延率1の文字パターンと引延率2の文字パターン
を同一行に発生させても、文字パターンを正確に書き込
むことができ、同一方向内に異なる引延率の混在が可能
となった。
According to the present invention, a pattern is written to all bits (for example, bits 0 to 7) regardless of the drawing rate (conventionally, all bits from bit 0 to bit 7 are written only when the drawing rate is 8). Use), by controlling to read at the enlargement ratio 8, even if the character pattern of the enlargement ratio 1 and the character pattern of the enlargement ratio 2 are generated on the same line, the character pattern can be written accurately. Different draw ratios can be mixed in the same direction.

【0024】[0024]

【実施例】図2は本発明のデータ設定回路の一例を示す
図、図3は本発明の実施例によるラインメモリへの書き
込みデータ配置図、図4は本発明による引延率1で発生
させた時のメモリ状態説明図、図5は本発明による引延
率1と2が混在した時のメモリ状態説明図である。
FIG. 2 is a diagram showing an example of a data setting circuit according to the present invention, FIG. 3 is a layout diagram of data to be written in a line memory according to an embodiment of the present invention, and FIG. FIG. 5 is an explanatory diagram of a memory state when the draw ratios 1 and 2 according to the present invention are mixed.

【0025】ここで、ROM 41はメモリ手段4の構成部
分、アドレスカウンタ51, セレクタ52, セレクタ53はア
ドレス加算・データ選択手段5の構成部分、ラッチ31は
ラッチ手段3の構成部分である。また、全図を通じて同
一符号は統一対象物を示す。
Here, the ROM 41 is a constituent part of the memory means 4, the address counter 51, the selector 52, and the selector 53 are constituent parts of the address addition / data selecting means 5, and the latch 31 is a constituent part of the latch means 3. In addition, the same reference numeral indicates the unified object throughout the drawings.

【0026】先ず、図2の中の" LDAT 0〜LDAT 7 ", "*
WR " は図示しない前段の引延・平滑回路から送出され
たデータ, 書き込み信号、" CLK " は図示しない漢字パ
ターン発生回路内での同期クロック、" BIT 0 〜BIT 2
" は処理ビット位置を指定する信号で、上記の様にラ
インメモリの bit 0〜bit 7 の面のうちの, 何れかを指
定する。
First, "LDAT 0 to LDAT 7", "*" in FIG.
"WR" is data and a write signal sent from a pre-stage expansion / smoothing circuit (not shown), "CLK" is a synchronization clock in a kanji pattern generation circuit (not shown), and "BIT0 to BIT2".
"" Is a signal for designating a processing bit position, and designates any one of bit 0 to bit 7 of the line memory as described above.

【0027】また、" NEXT ADRS " は引延率および処理
ビット位置により、次のラインまで書き込みデータがあ
る場合に有効となる信号である。例えば、図3の中の 1
10から副走査方向( 縦方向) の開始位置が指定され、且
つ引延率が4で、書き込むべきLD 0〜LD 3のデータが次
のラインのアドレスにまたがる場合、LD 0とLD 1をアド
レス 0000 に書いた後、アドレス 1000 にLD 2とLD 3を
書き込む為のアドレスである。
"NEXT ADRS" is a signal that is effective when there is write data up to the next line, depending on the enlargement ratio and the processing bit position. For example, 1 in FIG.
If the start position in the sub-scanning direction (vertical direction) is specified from 10 and the enlargement ratio is 4, and the data of LD0 to LD3 to be written spans the address of the next line, LD0 and LD1 are addressed. This is the address for writing LD 2 and LD 3 to address 1000 after writing to 0000.

【0028】更に、図3の中の" BIT 2 〜BIT 0 " は上
記と同様に処理ビット位置を指定する信号、" DI 0〜 D
I 7 " はラインメモリ21のデータビット、" LD 0〜LD 7
"は( 図中の網掛けの部分) 図示しない引延・平滑化回
路からのラインデータ(LDAT0 〜LDAT 7と同一) 、" RAM
0 〜 RAM 7 "はラインメモリから読み出されたデータ
である。
Further, "BIT 2 to BIT 0" in FIG. 3 are signals for designating processing bit positions in the same manner as described above, and "DI 0 to D
I 7 "is the data bit of the line memory 21," LD 0 to LD 7
"(Shaded area in the figure) Line data from the enlargement / smoothing circuit not shown (same as LDAT0 to LDAT7)," RAM
0 to RAM 7 "are data read from the line memory.

【0029】また、9ライン目のアドレスは+1000 ( 1
6 進) 加算された値とする。次に、本発明により図4に
示す「あ」の文字パターン(引延率1)を発生する場合
の動作を図2〜図4を参照して説明する。
The address of the ninth line is +1000 (1
Hexadecimal) The value is added. Next, the operation in the case of generating the character pattern of "A" shown in FIG. 4 (drawing ratio 1) according to the present invention will be described with reference to FIGS.

【0030】引延率が1だから、図2の ROM 41 に入力
するデータ LDAT 0 〜 LDAT 7 のうち有効データは LDA
T 0 のみであるが、このデータを図7に示す bit 0の面
( 処理ビット位置は 000となる) に書き込まなければな
らない。
Since the drawing rate is 1, valid data among the data LDAT0 to LDAT7 input to the ROM 41 in FIG.
This data is only T 0, but this data is
(The processing bit position will be 000).

【0031】そこで、図3に示す様に、ROM 41は LDAT
0 ( 図中のLD 0と同一) が処理ビット位置 " 000 ", ア
ドレス" 0000 "の DI 0 に書き込まれる様な操作をした
後、LD 0のデータが 24 アドレス分( 図7と同様に,主
走査方向のアドレス分)書き込まれ、書込みが終了す
る。
Therefore, as shown in FIG.
0 (same as LD 0 in the figure) is written to DI 0 at processing bit position “000”, address “0000”, and then the data of LD 0 is stored for 24 addresses (similar to FIG. 7, Writing (for the address in the main scanning direction) is completed, and the writing is completed.

【0032】次に、処理ビット位置 " 001 "において、
LDAT 0をアドレス " 0000 " の DI1 に書き込ませる為
の操作をROM に行わせるが、この時、処理ビット位置"
000" に書き込んだ LD 0 をラインメモリ21から読み出
してラッチ31に格納する。
Next, at the processing bit position "001",
The ROM is operated to write LDAT 0 to DI1 at address "0000". At this time, the processing bit position "
000 "is read from the line memory 21 and stored in the latch 31.

【0033】そして、次の LDAT 0 が入力する時にラッ
チ31のデータ(RAM 0と示す) と組み合わせてROM 41に入
力する。この時、図3に示す様に、処理ビット位置 " 0
01 ", アドレス" 0000 "の DI 0 にRAM 0 が,DI 1に LD
0 が書き込まれる様な操作を行わせる。
Then, when the next LDAT 0 is input, it is input to the ROM 41 in combination with the data of the latch 31 (denoted as RAM 0). At this time, as shown in FIG.
01 ", Address" 0000 "RAM 0 in DI 0, LD in DI 1
Perform an operation to write 0.

【0034】即ち、ROM 0 はラインメモリの同一アドレ
スから読み出したデータをそのまま書き込むことになる
為、1 ライン目のデータは書き換えられず、2 ライン目
以降のデータの書き換えがおこなわれる。
That is, since the data read from the same address of the line memory is written in the ROM 0 as it is, the data of the first line is not rewritten, and the data of the second and subsequent lines are rewritten.

【0035】同様に、処理ビット位置 " 010 "に, LDAT
0をアドレス " 0000 " の DI 2 に書き込ませる為の操
作を ROMに行わせる際、DI 0とDI 1のデータをRAM 21か
ら読み出してラッチに格納し、入力する LDAT0 と同時
に ROMに入力するが、図3に示す様に、処理ビット位置
"010 ", アドレス" 0000 "の DI 0 にRAM 0 が, DI 1
にRAM 1 が, DI 2にLD 0が書き込まれる様な操作を行わ
せる。
Similarly, at the processing bit position "010", the LDAT
When the ROM is operated to write 0 to DI 2 of address "0000", the data of DI 0 and DI 1 are read from RAM 21 and stored in the latch, and input to ROM at the same time as input LDAT0. , As shown in FIG.
RAM 0 is stored in DI 0 of "010" and address "0000".
Causes RAM 1 to perform an operation such that LD 0 is written to DI 2.

【0036】これを繰り返して、図3の処理ビット位置
" 111 "に示す様に、RAM 0 〜RAM6 まで読み出してラ
ッチに格納し、入力するLDAT 0と組み合わせてROM 41に
入力し、DI 0〜DI 6にROM 0 〜ROM 6 を,DI 7にLD 0を
書き込まれる様な操作を行うことにより8ライン分は完
了する。
By repeating this, the processing bit position in FIG.
As shown in "111", RAM0 to RAM6 are read out and stored in the latch, input to ROM 41 in combination with LDAT0 to be input, and ROM0 to ROM6 are input to DI0 to DI6, and LD0 is input to DI7. By performing an operation such that 0 is written, eight lines are completed.

【0037】これにより、図4の1ライン目(S) 〜8ラ
イン目に示す様に、bit 0 〜bit 7のメモリ部分のアド
レス 0000 の部分に「あ」の一部の文字パターンが格納
される。
As a result, as shown in the first line (S) to the eighth line in FIG. 4, a part of the character pattern of "A" is stored at the address 0000 of the memory portion of bit 0 to bit 7. You.

【0038】以下、RAM のアドレスを Y0=1000, Y1=200
0 にして上記と同じことを行うことにより、ROM に図4
に示す「あ」の文字パターンが設定される。なお、引延
率が2の時は処理ビット位置は 000, 010, 100, 110 の
4位置となるが、処理ビット位置 000の DI 0 に LD 0
を, DI 1に LD 1 を、処理ビット位置010 のDI 0, DI 1
に RAM 0, RAM 1 を、DI 2, DI 3にLD 0, LD 1をそれぞ
れ書き込む。
Hereinafter, the addresses of the RAM are represented by Y 0 = 1000 and Y 1 = 200.
By doing the same as above with 0
Is set. When the drawing rate is 2, the processing bit positions are four positions of 000, 010, 100, and 110.
, DI 1 to LD 1, DI 0, DI 1 at processing bit position 010
RAM 0 and RAM 1 are written to LD 2 and LD 0 and LD 1 are written to DI 2 and DI 3 respectively.

【0039】これにより、引延率が1と2の文字パター
ンを同一行内で混在させても、図5に示す様にお互いに
影響なくそれぞれのパターンを生成することができる。
また、引延率が4の時は DI 0 〜 DI 3 までに LD 0 〜
LD 3 を書き込み、引延率8の時は DI 0 〜 DI 7 まで
に LD 0 〜 LD 7 を書き込むことにより、対応する文字
パターンを生成することができる。
As a result, even if character patterns whose deduction rates are 1 and 2 are mixed in the same line, each pattern can be generated without any influence as shown in FIG.
When the drawing rate is 4, LD 0 to DI 3
The corresponding character pattern can be generated by writing LD 3 and writing LD 0 to LD 7 in DI 0 to DI 7 when the drawing rate is 8.

【0040】ここで、アドレスカウンタ51, セレクタ52
は、"NEXT ADRS " が印加した時にアドレスを所定値だ
け加算し、ラインメモリに書き込む文字パターンデータ
が連続する様にデータをセレクトする機能を持ち、セレ
クタ53は NEXT ADRS, により* WR, CLK の内の1つを選
択する機能を持っている。
Here, the address counter 51, the selector 52
Has a function to add the address by a predetermined value when "NEXT ADRS" is applied, and to select data so that the character pattern data to be written to the line memory is continuous. It has a function to select one of them.

【0041】また、ラインメモリからの読出しは、常に
引延率8を設定して読み出せば、bit 0 〜bit 7 までの
8つのメモリ部分の全てを読み出すことができるので、
引延率が混在した場合でもそれぞれの文字パターンデー
タがシステムメモリに転送される。
Further, in the reading from the line memory, if the reading rate is always set and read, all the eight memory portions from bit 0 to bit 7 can be read.
Each character pattern data is transferred to the system memory even when the ratios are mixed.

【0042】[0042]

【発明の効果】以上詳細に説明した様に本発明によれ
ば、周辺回路を変更することなく、同一行内の引延率の
混在が実現可能となると云う効果がある。
As explained in detail above, according to the present invention, there is an effect that it is possible to realize the mixture of the drawing ratios in the same row without changing the peripheral circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の原理ブロック図である。FIG. 1 is a principle block diagram of the present invention.

【図2】本発明のデータ設定回路の一例を示す図であ
る。
FIG. 2 is a diagram illustrating an example of a data setting circuit according to the present invention.

【図3】本発明の実施例によるラインメモリへの書き込
みデータ配置図である。
FIG. 3 is a layout diagram of write data to a line memory according to an embodiment of the present invention.

【図4】本発明による引延率1で発生させた時のメモリ
状態説明図である。
FIG. 4 is an explanatory diagram of a memory state when the data is generated at a drawing rate of 1 according to the present invention.

【図5】本発明による引延率1と2が混在した時のメモ
リ状態説明図である。
FIG. 5 is an explanatory diagram of a memory state when the draw ratios 1 and 2 are mixed according to the present invention.

【図6】従来のデータ設定回路の一例を示す図である。FIG. 6 is a diagram illustrating an example of a conventional data setting circuit.

【図7】従来のラインメモリの構成説明図の一例であ
る。
FIG. 7 is an example of a configuration explanatory diagram of a conventional line memory.

【図8】ラインメモリに引延率1で発生させた時のメモ
リ状態説明図(従来)である。
FIG. 8 is an explanatory diagram (conventional) of a memory state when a line memory is generated at a drawing rate of 1;

【図9】ラインメモリに引延率2で発生させた時のメモ
リ状態説明図(従来)である。
FIG. 9 is an explanatory diagram of a memory state when a line memory is generated at a drawing rate of 2 (conventional).

【図10】引延率1と引延率2が混在した時に引延率1で
発生させたメモリ状態説明図(従来)である。
FIG. 10 is an explanatory diagram (conventional) of a memory state generated at a draw ratio 1 when a draw ratio 1 and a draw ratio 2 are mixed.

【符号の説明】[Explanation of symbols]

1 アドレスカウンタ 2 ラインメモ
リ 3 ラッチ手段 4 メモリ手段 5 アドレス加算・データ選択手段、
DESCRIPTION OF SYMBOLS 1 Address counter 2 Line memory 3 Latch means 4 Memory means 5 Address addition and data selection means

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G09G 5/26 G06F 12/02 G06T 1/60 G06T 9/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) G09G 5/26 G06F 12/02 G06T 1/60 G06T 9/00

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 アドレスカウンタ(1) から送出されたア
ドレスを用いて、入力する文字パターンデータを、ライ
ンメモリ(2) の構成要素であり、それぞれ異なる処理ビ
ット位置が付加された複数のメモリ部分に書き込む際
に、前回, 書込みを指定した処理ビット位置のメモリ部
分から読み出された文字パターンデータが、一時、格納
されるラッチ手段(3) と、印加された処理ビット位置信
号と引延率信号を用いて、入力した文字パターンデータ
を所定量だけシフトさせると共に、該シフトさせた文字
パターンデータと該ラッチ手段から読み出された文字パ
ターンデータとを組合せて、今回, 指定した処理ビット
位置のメモリ部分に書き込ませる機能を有するメモリ手
段(4)と、ネックスト・アドレスが印加された時、該ア
ドレスカウンタから出力されたアドレスに、印加された
ネックストアドレスを加算して生成した、加算アドレス
を送出すると共に、該メモリ手段から読み出される文字
パターンデータの内、該加算アドレスに書き込まれる文
字パターンデータをセレクトして送出するアドレス加算
・データセレクト手段(5) とを設け、該ラインメモリに
対して、引延率に対応して書き込みビット幅を決めて書
き込みを行う様にしたことを特徴とするメモリ書き込み
制御方法。
An address sent from an address counter (1) is used to convert input character pattern data into a plurality of memory parts, each of which is a constituent element of a line memory (2) and to which different processing bit positions are added. When writing to the memory, character pattern data read from the memory portion of the processing bit position previously specified for writing is temporarily stored in the latch means (3), and the applied processing bit position signal and the enlargement ratio Using the signal, the input character pattern data is shifted by a predetermined amount, and the shifted character pattern data and the character pattern data read from the latching means are combined, and this time, the designated processing bit position is designated. A memory means (4) having a function of writing data to a memory portion, and when a next address is applied, an The added address generated by adding the applied next address to the address is transmitted, and character pattern data written to the added address is selected from character pattern data read from the memory means and transmitted. A memory writing control method, comprising: an address addition / data selection means (5), and writing to the line memory with a write bit width determined in accordance with a drawing ratio.
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