JP3002494B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3002494B2 JP3002494B2 JP2061025A JP6102590A JP3002494B2 JP 3002494 B2 JP3002494 B2 JP 3002494B2 JP 2061025 A JP2061025 A JP 2061025A JP 6102590 A JP6102590 A JP 6102590A JP 3002494 B2 JP3002494 B2 JP 3002494B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化学気相成長（以下、CVDと略す）法によ
り薄膜を形成して半導体装置を製造する方法に関する。
り薄膜を形成して半導体装置を製造する方法に関する。
従来、半導体装置の製造等に際し、CVD法による段差
部への絶縁膜の形成、あるいは配線金属膜の形成が行な
われていた。試料に絶縁膜を形成する方法は、例えば、
イクステンデイツド アブストラクツ オブ ザ 21
スト コンフアレンス オン ソリツド ステイト デ
バイスイズアンド マテリアルズ，東京,1989年，第49
−第52頁（Extended Abstracts of the 21st conferenc
e on Solid state Devices and Materials,Tokyo,1989,
pp.49−52）に記載の方法が行なわれていた。この方法
は、真空容器内で試料を一定温度に保ちながら、反応ガ
スのラジカルを試料に断続的に導入し、反応ガスのラジ
カルによる化学反応により絶縁膜を形成するものであ
る。
部への絶縁膜の形成、あるいは配線金属膜の形成が行な
われていた。試料に絶縁膜を形成する方法は、例えば、
イクステンデイツド アブストラクツ オブ ザ 21
スト コンフアレンス オン ソリツド ステイト デ
バイスイズアンド マテリアルズ，東京,1989年，第49
−第52頁（Extended Abstracts of the 21st conferenc
e on Solid state Devices and Materials,Tokyo,1989,
pp.49−52）に記載の方法が行なわれていた。この方法
は、真空容器内で試料を一定温度に保ちながら、反応ガ
スのラジカルを試料に断続的に導入し、反応ガスのラジ
カルによる化学反応により絶縁膜を形成するものであ
る。
また、イクステンデイツド アブストラクツ オブ
ザ 21スト コンフアレンス オン ソリツド ステイ
ト デバイスイズ アンドマテリアルズ，東京,1989
年，第29−第32頁（Extended Abstracts of the 21st c
onference on Solid state Devices and Materials,Tok
yo,1989,pp.29−32）に記載のように、所望の反応ガス
を用い、試料を一定温度に保つた状態で、試料表面での
化学反応により金属薄膜を形成するものもある。この方
法は、膜形成が連続的であるため、試料上の凹所内部で
は化学反応に必要な反応種が不足し、膜被覆形状が劣化
するという問題がある。なお、特開平１−252782号には
１対の電極に高周波バイアスを間欠に印加し、均一な膜
厚のCVD膜を形成することが記載されているが、開口部
にCVD膜を形成することについては記載がない。
ザ 21スト コンフアレンス オン ソリツド ステイ
ト デバイスイズ アンドマテリアルズ，東京,1989
年，第29−第32頁（Extended Abstracts of the 21st c
onference on Solid state Devices and Materials,Tok
yo,1989,pp.29−32）に記載のように、所望の反応ガス
を用い、試料を一定温度に保つた状態で、試料表面での
化学反応により金属薄膜を形成するものもある。この方
法は、膜形成が連続的であるため、試料上の凹所内部で
は化学反応に必要な反応種が不足し、膜被覆形状が劣化
するという問題がある。なお、特開平１−252782号には
１対の電極に高周波バイアスを間欠に印加し、均一な膜
厚のCVD膜を形成することが記載されているが、開口部
にCVD膜を形成することについては記載がない。
上記の従来の試料全面に絶縁膜、あるいは配線金属膜
を形成する全面CVD法は、段差凹中央部あるいはホール
中心部の被覆形状が悪く、凹内中央部あるいはホール内
中心部に隙間があき、欠陥が入り易いという問題があつ
た。
を形成する全面CVD法は、段差凹中央部あるいはホール
中心部の被覆形状が悪く、凹内中央部あるいはホール内
中心部に隙間があき、欠陥が入り易いという問題があつ
た。
本発明の目的は、段差凹中央部あるいはホール中心部
での絶縁膜あるいは配線金属膜の被覆形状を改善し、欠
陥を半導体装置の製造方法を提供することにある。
での絶縁膜あるいは配線金属膜の被覆形状を改善し、欠
陥を半導体装置の製造方法を提供することにある。
上記目的は、以下の方法もしくは手段により達成され
る。
る。
（１）基板電極にバイアス電力を印加した時のみ、膜形
成反応が起こるように条件を設定し、反応性ガスを導入
しながら該基板電極にバイアス電力を間歇的に印加して
化学気相成長を行ない、絶縁膜あるいは金属膜を形成す
る薄膜形成方法において、膜形成のために消費された該
反応性ガスが試料段差の凹内部、あるいはホール内部に
充満した時点で該基板電極にバイアス電力を間歇的に印
加することにより、断続的に該絶縁膜あるいは該金属膜
を形成することを特徴とする。
成反応が起こるように条件を設定し、反応性ガスを導入
しながら該基板電極にバイアス電力を間歇的に印加して
化学気相成長を行ない、絶縁膜あるいは金属膜を形成す
る薄膜形成方法において、膜形成のために消費された該
反応性ガスが試料段差の凹内部、あるいはホール内部に
充満した時点で該基板電極にバイアス電力を間歇的に印
加することにより、断続的に該絶縁膜あるいは該金属膜
を形成することを特徴とする。
（２）基板電極にバイアス電力を印加した時のみ、膜形
成反応が起こるように条件を設定し、反応性ガスを導入
しながら該基板電極にバイアス電力を間歇的に印加して
化学気相成長を行ない、絶縁膜あるいは金属膜を形成す
る工程を有する半導体装置の製造方法において、膜形成
のために消費された該反応性ガスが試料段差の凹内部、
あるいはホール内部に充満した時点で該基板電極にバイ
アス電力を間歇的に印加することにより、断続的に該絶
縁膜あるいは該金属膜を形成する。
成反応が起こるように条件を設定し、反応性ガスを導入
しながら該基板電極にバイアス電力を間歇的に印加して
化学気相成長を行ない、絶縁膜あるいは金属膜を形成す
る工程を有する半導体装置の製造方法において、膜形成
のために消費された該反応性ガスが試料段差の凹内部、
あるいはホール内部に充満した時点で該基板電極にバイ
アス電力を間歇的に印加することにより、断続的に該絶
縁膜あるいは該金属膜を形成する。
（３）基板電極にバイアス電力を印加した時のみ、膜形
成反応が起こるように条件を設定する手段と、反応室に
反応性ガスを導入する手段と、該基板電極にバイアス電
力を間歇的に印加して化学気相成長させるための電源お
よび変調機を有する薄膜形成装置を用いる。
成反応が起こるように条件を設定する手段と、反応室に
反応性ガスを導入する手段と、該基板電極にバイアス電
力を間歇的に印加して化学気相成長させるための電源お
よび変調機を有する薄膜形成装置を用いる。
反応室に試料を設置し、化学気相成長（以下CVDと略
す）を行なうと、CVDに必要な反応性ガスは試料表面で
反応しながら薄膜を形成する。この薄膜形成によつて反
応性ガスは消費され、反応室外部から反応室内部に反応
性ガスを供給しても、試料の平坦部と段差凹所内部では
反応性ガス濃度に違いが生じる。このため、従来のCVD
法においては、試料平坦部に比べて反応性ガス濃度の低
い試料段差凹所内部で反応性ガスの拡散律速による膜形
成速度の低下が生じ、完全にコンフオーマルな膜被覆形
状を得ることができない。
す）を行なうと、CVDに必要な反応性ガスは試料表面で
反応しながら薄膜を形成する。この薄膜形成によつて反
応性ガスは消費され、反応室外部から反応室内部に反応
性ガスを供給しても、試料の平坦部と段差凹所内部では
反応性ガス濃度に違いが生じる。このため、従来のCVD
法においては、試料平坦部に比べて反応性ガス濃度の低
い試料段差凹所内部で反応性ガスの拡散律速による膜形
成速度の低下が生じ、完全にコンフオーマルな膜被覆形
状を得ることができない。
ここで、第１図（ａ）に示すように、基板電極にバイ
アス電力のON,OFFを周期的に繰返し、バイアス電力のON
時のみに薄膜が形成できるように条件を設定する。これ
により、第２図（ｂ）に示すように、試料段差表面にお
ける反応性ガスはバイアス電力ON時のみに消費され、反
応性ガスが欠乏状態となる時、第１図（ａ）に示すバイ
アス電力をOFFにして膜形成を止め、試料段差表面での
反応性ガスを充満状態とする。また、試料段差表面での
反応性ガスが充満状態になつたとき、再び第１図（ａ）
に示すようにバイアス電力をONにする。
アス電力のON,OFFを周期的に繰返し、バイアス電力のON
時のみに薄膜が形成できるように条件を設定する。これ
により、第２図（ｂ）に示すように、試料段差表面にお
ける反応性ガスはバイアス電力ON時のみに消費され、反
応性ガスが欠乏状態となる時、第１図（ａ）に示すバイ
アス電力をOFFにして膜形成を止め、試料段差表面での
反応性ガスを充満状態とする。また、試料段差表面での
反応性ガスが充満状態になつたとき、再び第１図（ａ）
に示すようにバイアス電力をONにする。
このように、上記方法を繰り返すことにより第１図
（ｃ）に示すように、時間の経過とともに薄膜の形成さ
れる時間と形成されない時間とが周期的に繰り返され、
目的とする薄膜が段階的に形成される。
（ｃ）に示すように、時間の経過とともに薄膜の形成さ
れる時間と形成されない時間とが周期的に繰り返され、
目的とする薄膜が段階的に形成される。
尚、この時のバイアス電力は0.1〜5.0kw/cm2が望まし
い。5.0kw/cm2以上のバイアス電力を印加すると、装置
構造にもよるが、プラズマが発生し、反応性ガスがイオ
ン化して下地材質に対してスパツタリング効果を起す可
能性が高くなる。
い。5.0kw/cm2以上のバイアス電力を印加すると、装置
構造にもよるが、プラズマが発生し、反応性ガスがイオ
ン化して下地材質に対してスパツタリング効果を起す可
能性が高くなる。
また、基板温度は反応性ガスと還元性ガスの種類によ
つて変るが、例えば反応性ガスにWF6、還元性ガスにSiH
4を用いると、通常の選択CVD法では280〜300℃であるの
に対し、本発明では230〜280℃が好ましい。これはバイ
アス電力が印加されていない時に膜が形成されないよう
に通常の基板温度よりも下げている。本発明による全面
CVD法においても同様に、通常の全面CVD法よりも基板温
度を下げる必要がある。
つて変るが、例えば反応性ガスにWF6、還元性ガスにSiH
4を用いると、通常の選択CVD法では280〜300℃であるの
に対し、本発明では230〜280℃が好ましい。これはバイ
アス電力が印加されていない時に膜が形成されないよう
に通常の基板温度よりも下げている。本発明による全面
CVD法においても同様に、通常の全面CVD法よりも基板温
度を下げる必要がある。
ガス圧力は、反応性ガスと還元性ガスの種類によつて
大きく違うが、通常数Pa〜100Pa程度と、その利用範囲
は非常に広い。本発明ではガス圧力を40Paとした。
大きく違うが、通常数Pa〜100Pa程度と、その利用範囲
は非常に広い。本発明ではガス圧力を40Paとした。
バイアス電力のON,OFFの周期に関しては、ガス圧力に
強く依存しており、ガス圧力を高くするに従いバイアス
電力のON時間を長くすることができる。本発明において
は、ガス圧力を40Paに設定したため、バイアス電力のON
時間を1.0秒,OFF時間を0.2秒とし、連続的に繰り返すよ
うに設定した。
強く依存しており、ガス圧力を高くするに従いバイアス
電力のON時間を長くすることができる。本発明において
は、ガス圧力を40Paに設定したため、バイアス電力のON
時間を1.0秒,OFF時間を0.2秒とし、連続的に繰り返すよ
うに設定した。
以下、本発明の実施例を図面を用いて説明する。
〈実施例１〉 本発明による薄膜形成を第２図を用いて説明する。第
２図は半導体装置の絶縁膜に形成されたビアホール部分
の模式図である。Ｗ膜の堆積過程を時間の経過に従い、
t1,t2,t3,…t6で示す。本発明においては、第２図
（ｂ）に示すような堆積過程となり、ビアホール３内に
隙が発生することなくコンフオーマルな膜被覆形状を得
ることができ、欠陥発生の要因を削除することができ
る。尚、t6のＷ膜４の膜厚は任意に変更することができ
る。
２図は半導体装置の絶縁膜に形成されたビアホール部分
の模式図である。Ｗ膜の堆積過程を時間の経過に従い、
t1,t2,t3,…t6で示す。本発明においては、第２図
（ｂ）に示すような堆積過程となり、ビアホール３内に
隙が発生することなくコンフオーマルな膜被覆形状を得
ることができ、欠陥発生の要因を削除することができ
る。尚、t6のＷ膜４の膜厚は任意に変更することができ
る。
従来のスパツタ法及び全面CVD法では、第２図（ａ）
に示すような堆積過程となり、堆積がt1,t2と進むにつ
れてビアホール３上部でＷ膜４のオーバーハングが発生
し、ビアホール３内部に隙５が発生する。この隙５上部
に堆積したＷ膜４の膜質は著しく悪く、欠陥が入り易い
という問題があつた。本発明ではその問題を解決するこ
とができる。
に示すような堆積過程となり、堆積がt1,t2と進むにつ
れてビアホール３上部でＷ膜４のオーバーハングが発生
し、ビアホール３内部に隙５が発生する。この隙５上部
に堆積したＷ膜４の膜質は著しく悪く、欠陥が入り易い
という問題があつた。本発明ではその問題を解決するこ
とができる。
〈実施例２〉 第３図は薄膜形成方法に示した模式図である。第３図
（ａ）は全面CVD法による金属膜形成方法を示してお
り、Si基板１に絶縁膜２及びビアホール３を形成した試
料に高周波電源７による高周波電力を変調機６を介して
印加する。
（ａ）は全面CVD法による金属膜形成方法を示してお
り、Si基板１に絶縁膜２及びビアホール３を形成した試
料に高周波電源７による高周波電力を変調機６を介して
印加する。
第３図（ｂ）は選択CVD法による金属膜形成方法を示
しており、Si基板１上の絶縁膜２にビアホール３を形成
し、ビアホール３内部に導電性金属膜10を形成した試料
に、直流電源8,9による直流電力を変調機６を介して印
加する。
しており、Si基板１上の絶縁膜２にビアホール３を形成
し、ビアホール３内部に導電性金属膜10を形成した試料
に、直流電源8,9による直流電力を変調機６を介して印
加する。
上記変調機６は高周波電源７による高周波電力，及び
直流電源8,9による直流電力を周期的にSi基板１に印加
するための装置で、その周期は任意に変更することがで
きる。
直流電源8,9による直流電力を周期的にSi基板１に印加
するための装置で、その周期は任意に変更することがで
きる。
〈実施例３〉 つぎに本発明により、半導体装置を製造した実施例を
示す。第４図は、その製造工程を示す素子断面図であ
る。N-Si基板11表面を酸化してSiO2膜12をホトレジスト
のマスクを用いてエツチングして所望のパターンとし、
このパターンをマスクに不純物ドーピング，不純物拡散
を行ないＰウエル層13を形成する（第４図（ａ））。
示す。第４図は、その製造工程を示す素子断面図であ
る。N-Si基板11表面を酸化してSiO2膜12をホトレジスト
のマスクを用いてエツチングして所望のパターンとし、
このパターンをマスクに不純物ドーピング，不純物拡散
を行ないＰウエル層13を形成する（第４図（ａ））。
SiO2層12を削除し、安定化のため基板表面に酸化膜14
を形成し、ついでSi3N4膜15を形成後ホトレジストパタ
ーン16によりエツチングを行ない、所望のパターンと
し、さらにこの上にホトレジストパターン16′を形成す
る（第４図（ｂ））。
を形成し、ついでSi3N4膜15を形成後ホトレジストパタ
ーン16によりエツチングを行ない、所望のパターンと
し、さらにこの上にホトレジストパターン16′を形成す
る（第４図（ｂ））。
これらのパターンをマスクとして不純物ドーピングに
よりＰ層17を形成し、ホトレジストパターン16,16′を
除去後、フイールド酸化を行ない、Si3N4膜15を除去
し、ゲート酸化を行なう（第４図（ｃ））。厚さ0.3μ
ｍの多結晶Si膜18を形成し、ホトレジストのマスクを用
いて所望のパターンにエツチングする（第４図
（ｄ））。
よりＰ層17を形成し、ホトレジストパターン16,16′を
除去後、フイールド酸化を行ない、Si3N4膜15を除去
し、ゲート酸化を行なう（第４図（ｃ））。厚さ0.3μ
ｍの多結晶Si膜18を形成し、ホトレジストのマスクを用
いて所望のパターンにエツチングする（第４図
（ｄ））。
つぎに絶縁膜20を形成し、ホトレジストのマスクによ
り望のパターンとし、この絶縁膜20や多結晶Si膜18等を
マスクに不純物ドーピングと拡散を行ない、P+層19を形
成する（第４図（ｅ））。上記絶縁膜20を除き、上記と
同様の方法でP+層19を覆うように絶縁膜21を形成し、N+
層22を形成する（第４図（ｆ））絶縁膜21を除き、全面
にリングガラス（PSG）の絶縁膜23を厚さ約0.6μｍに形
成し、所望の位置にビアホールを形成する（第４図
（ｇ））。尚、ここ迄の工程は従来の方法と同様であ
る。
り望のパターンとし、この絶縁膜20や多結晶Si膜18等を
マスクに不純物ドーピングと拡散を行ない、P+層19を形
成する（第４図（ｅ））。上記絶縁膜20を除き、上記と
同様の方法でP+層19を覆うように絶縁膜21を形成し、N+
層22を形成する（第４図（ｆ））絶縁膜21を除き、全面
にリングガラス（PSG）の絶縁膜23を厚さ約0.6μｍに形
成し、所望の位置にビアホールを形成する（第４図
（ｇ））。尚、ここ迄の工程は従来の方法と同様であ
る。
ついで第３図（ｂ）に示した選択CVD法によりビアホ
ール３をＷ膜で埋め込み、続いて第３図（ａ）に示した
全面CVD法を用いてＷ膜0.5μｍを全面に堆積し、１層目
配線のＷ膜24を形成する。反応性ガスとしてWF6を用
い、還元性ガスであるSiH4を同時に導入した。また、Si
基板１の温度は260℃一定とし、変調機６はバイアス電
力のON時間を1.0秒,OFF時間を0.2秒とし、ON,OFFの動作
を連続的に繰り返すように設定した。尚、Si基板１には
直流電源８による直流電力と高周波電源７による高周波
電力を印加し、その電力密度を各々0.2W/cm2,0.8W/cm2
とした。そしてＷ膜24を所望のパターンにエツチングす
る（第４図（ｈ））。
ール３をＷ膜で埋め込み、続いて第３図（ａ）に示した
全面CVD法を用いてＷ膜0.5μｍを全面に堆積し、１層目
配線のＷ膜24を形成する。反応性ガスとしてWF6を用
い、還元性ガスであるSiH4を同時に導入した。また、Si
基板１の温度は260℃一定とし、変調機６はバイアス電
力のON時間を1.0秒,OFF時間を0.2秒とし、ON,OFFの動作
を連続的に繰り返すように設定した。尚、Si基板１には
直流電源８による直流電力と高周波電源７による高周波
電力を印加し、その電力密度を各々0.2W/cm2,0.8W/cm2
とした。そしてＷ膜24を所望のパターンにエツチングす
る（第４図（ｈ））。
ついで第３図（ａ）に示す全面CVD法により約0.6μｍ
の絶縁膜25を形成し、ビアホールを設け、上記の方法と
同様に２層目配線のAl膜26を形成する。反応性ガスとし
てトリイソブチルアルミニウム（TIBA）を用い、キヤリ
アガスとしてArガスを同時に導入した。尚、Si基板11に
印加する電力密度、及びSi基板11温度は上記方法と同条
件とした。ついでAl膜26を所望のパターンとする（第４
図（ｉ））。
の絶縁膜25を形成し、ビアホールを設け、上記の方法と
同様に２層目配線のAl膜26を形成する。反応性ガスとし
てトリイソブチルアルミニウム（TIBA）を用い、キヤリ
アガスとしてArガスを同時に導入した。尚、Si基板11に
印加する電力密度、及びSi基板11温度は上記方法と同条
件とした。ついでAl膜26を所望のパターンとする（第４
図（ｉ））。
これにより、直径0.5μm,深さ0.8μｍのビアホールを
Ｗ膜,Al膜で埋め込み、平坦化することができ、膜被覆
形状の優れた配線膜を形成することができた。また、エ
レクトロマイグレーシヨン、及びストレスマイグレーシ
ヨンに対しては良好な耐性を示し、信頼性の優れたCMOS
LSIを製造することができた。
Ｗ膜,Al膜で埋め込み、平坦化することができ、膜被覆
形状の優れた配線膜を形成することができた。また、エ
レクトロマイグレーシヨン、及びストレスマイグレーシ
ヨンに対しては良好な耐性を示し、信頼性の優れたCMOS
LSIを製造することができた。
本発明によれば、全面CVD法による金属薄膜の形成に
おいて、基板電極へ断面的にバイアス電力を印加し、バ
イアス電力の印加時のみ金属薄膜を形成できるようにす
ることにより、化学反応によつて消費された反応ガスが
段差凹内部においても、金属薄膜形成時には常に充満し
た状態を保ち、段差部で優れた被覆形状を得ることがで
きる。
おいて、基板電極へ断面的にバイアス電力を印加し、バ
イアス電力の印加時のみ金属薄膜を形成できるようにす
ることにより、化学反応によつて消費された反応ガスが
段差凹内部においても、金属薄膜形成時には常に充満し
た状態を保ち、段差部で優れた被覆形状を得ることがで
きる。
また、全面CVD法による絶縁膜の形成においても、上
記方法を用いることにより、段差部で優れた被覆形状を
得ることができ、特に遅間絶縁膜に用いた場合、金属配
線層間のシヨートを防ぐのに効果がある。
記方法を用いることにより、段差部で優れた被覆形状を
得ることができ、特に遅間絶縁膜に用いた場合、金属配
線層間のシヨートを防ぐのに効果がある。
さらに、選択CVD法による金属膜の形成においても、
上記方法を用いることにより、通常の選択CVD法よりも
酸化膜上への金属膜付着を防ぐことができ、選択性に優
れた段差部及びビアホールへの金属埋め込みを行なうこ
とができる。
上記方法を用いることにより、通常の選択CVD法よりも
酸化膜上への金属膜付着を防ぐことができ、選択性に優
れた段差部及びビアホールへの金属埋め込みを行なうこ
とができる。
第１図は本発明の一実施例の薄膜形成方法を説明するた
めの模式図、第２図（ａ）は従来のCVD法による凹所へ
の膜堆積過程を示す模式的断面図、第２図（ｂ）は本発
明の凹所への膜堆積過程を示す模式的断面図、第３図
（ａ）は本発明の一実施例の全面CVD法による薄膜形成
手段を説明するための模式図、第３図（ｂ）は本発明の
一実施例の選択CVD法による薄膜形成手段を説明するた
めの模式図、第４図は本発明の半導体装置の製造方法の
一実施例の工程断面図。 １……シリコン基板、２……絶縁膜、３……ビアホー
ル、４……金属膜、５……隙、６……変調機、７……高
周波電源、８……直流電源、９……直流電源、10……導
電性金属膜、11……Si基板、12……SiO2層、13……Ｐウ
エル層、14……酸化膜、15……Si3N4膜、16,16′……ホ
トレジスト、17……Ｐ層、18……多結晶Si膜、19……P+
層、20,21,23,25……絶縁膜、22……N+層、24……Ｗ
層、26……Al層。
めの模式図、第２図（ａ）は従来のCVD法による凹所へ
の膜堆積過程を示す模式的断面図、第２図（ｂ）は本発
明の凹所への膜堆積過程を示す模式的断面図、第３図
（ａ）は本発明の一実施例の全面CVD法による薄膜形成
手段を説明するための模式図、第３図（ｂ）は本発明の
一実施例の選択CVD法による薄膜形成手段を説明するた
めの模式図、第４図は本発明の半導体装置の製造方法の
一実施例の工程断面図。 １……シリコン基板、２……絶縁膜、３……ビアホー
ル、４……金属膜、５……隙、６……変調機、７……高
周波電源、８……直流電源、９……直流電源、10……導
電性金属膜、11……Si基板、12……SiO2層、13……Ｐウ
エル層、14……酸化膜、15……Si3N4膜、16,16′……ホ
トレジスト、17……Ｐ層、18……多結晶Si膜、19……P+
層、20,21,23,25……絶縁膜、22……N+層、24……Ｗ
層、26……Al層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺田 知之 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 佐々木 英二 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 平２−129375（ＪＰ，Ａ) 特開 平３−262124（ＪＰ，Ａ) 特開 平１−195272（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) C23C 16/00 - 16/56 H01L 21/205 H01L 21/28 - 21/288 H01L 21/3205
Claims (4)
- 【請求項１】基体上に絶縁膜を形成する工程と、 前記絶縁膜に開口部を形成する工程と、 前記基体にバイアス電圧を間欠的に印加し、化学気相成
長法により前記開口部に金属膜を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】前記バイアス電圧は直流電圧であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記基体の温度は230℃以上280℃以下であ
ることを特徴とする請求項１または請求項２に記載の半
導体装置の製造方法。 - 【請求項４】前記金属膜は選択的に前記開口部に形成さ
れることを特徴とする請求項１乃至３のいずれかに記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061025A JP3002494B2 (ja) | 1990-03-14 | 1990-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061025A JP3002494B2 (ja) | 1990-03-14 | 1990-03-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03264672A JPH03264672A (ja) | 1991-11-25 |
| JP3002494B2 true JP3002494B2 (ja) | 2000-01-24 |
Family
ID=13159353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2061025A Expired - Fee Related JP3002494B2 (ja) | 1990-03-14 | 1990-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3002494B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7740704B2 (en) * | 2004-06-25 | 2010-06-22 | Tokyo Electron Limited | High rate atomic layer deposition apparatus and method of using |
-
1990
- 1990-03-14 JP JP2061025A patent/JP3002494B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03264672A (ja) | 1991-11-25 |
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