JP2989271B2 - Bare chip mounting board, method of manufacturing bare chip mounting board, and method of forming electrodes of bare chip - Google Patents
Bare chip mounting board, method of manufacturing bare chip mounting board, and method of forming electrodes of bare chipInfo
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Description
【発明の詳細な説明】 技術分野 本発明は基板上に各種半導体部品が設けられたベアチ
ップ搭載ボード、そのベアチップ搭載ボードの製造方
法、及びプリント配線基板に直接実装されるベアチップ
の電極形成方法に関し、特に装置の小型化を図ったベア
チップ搭載ボード、小型化を可能とするベアチップ搭載
ボードの製造方法、及び小型化したチップをプリント配
線基板に実装するためのベアチップの電極形成方法に関
する。Description: TECHNICAL FIELD The present invention relates to a bare chip mounting board in which various semiconductor components are provided on a substrate, a method of manufacturing the bare chip mounting board, and a method of forming an electrode of a bare chip directly mounted on a printed wiring board. In particular, the present invention relates to a bare chip mounting board for miniaturizing an apparatus, a method for manufacturing a bare chip mounting board for enabling miniaturization, and a method for forming bare chip electrodes for mounting the miniaturized chip on a printed wiring board.
背景技術 コンピュータ等の装置の小型高性能化に伴い、半導体
チップを搭載した各種ボードの小型化が望まれている。
ボードを小型化にするには、各種半導体チップを小さく
することが有効な手段である。一般的には、CPUチップ
等の半導体チップはパッケージに組み込まれており、こ
のパッケージがプリント基板に実装されている。半導体
チップ自体はパッケージの大きさにくらべ非常に小さ
い。従って、半導体チップを直に基板に実装すれば、パ
ッケージを省ける分ボードを小さくすることができる。
なお、このようなパッケージに組み込まれていない半導
体チップは、ベアチップと呼ばれている。BACKGROUND ART With the miniaturization and high performance of devices such as computers, miniaturization of various boards on which semiconductor chips are mounted is desired.
In order to reduce the size of the board, it is effective to reduce the size of various semiconductor chips. Generally, a semiconductor chip such as a CPU chip is incorporated in a package, and the package is mounted on a printed circuit board. The semiconductor chip itself is very small compared to the size of the package. Therefore, if the semiconductor chip is directly mounted on the substrate, the board can be reduced in size by eliminating the package.
Note that a semiconductor chip that is not incorporated in such a package is called a bare chip.
最近では良品保証されたベアチップ（KGD:Known Good
Die）が半導体メーカから出荷されるようになってきて
おり、各種ボードメーカもベアチップの入手が可能とな
ってきている。そこで、ベアチップを直接プリント基盤
に実装するための技術が重要となる。Recently, bare chips (KGD: Known Good)
Die) has been shipped from semiconductor manufacturers, and various board manufacturers have become able to obtain bare chips. Therefore, a technique for directly mounting a bare chip on a print board is important.
ベアチップをプリント基板に実装する技術としては、
ワイヤボンディング方式やフリップチップ方式がある。
ワイヤボンディング方式は、電極パッドをチップ周辺に
配置して、電極パッドから配線パターン上へ金属細線で
結線する方式である。一方、フリップチップ方式では、
チップの電極上にバンプと呼ばれる半田ボールが設けら
れており、このバンプを下向きにして配線パターンに接
触させる。そして、バンプを溶融させることにより電気
的接続を行う。As a technology for mounting bare chips on printed circuit boards,
There are a wire bonding method and a flip chip method.
The wire bonding method is a method in which electrode pads are arranged around a chip and connected from the electrode pads to a wiring pattern with thin metal wires. On the other hand, in the flip chip method,
Solder balls called bumps are provided on the electrodes of the chip, and the bumps are directed downward to contact the wiring pattern. Then, electrical connection is made by melting the bumps.
このような技術を用いて、MCM（マルチ・チップ・モ
ジュール）等が製品化されてきている。MCMs (multi-chip modules) and the like have been commercialized using such techniques.
しかし、ワイヤボンディングを行ったりバンプを設け
るためには、内部配線に比べ非常に大きな電極用パッド
が設けられていなればならない。つまり、ワイヤボンデ
ィング方式ではワイヤを機械的に打ちつけるため、その
際の位置誤差の許容範囲を大きく取らなければならず、
パッドを小さくすることができない。一方、フリップチ
ップ方式では、パッドの間隔を狭くすると半田同士がシ
ョートする危険性が増大する。このように、従来の方式
ではパッドを小さくすることが困難でありベアチップの
小型化に制限があった。このため、ベアチップを搭載し
たボードの小型化にも限界があった。However, in order to perform wire bonding and provide bumps, electrode pads that are much larger than internal wiring must be provided. In other words, in the wire bonding method, since the wire is mechanically hit, a large tolerance of the positional error at that time must be taken.
The pad cannot be made smaller. On the other hand, in the flip chip method, when the distance between the pads is reduced, the risk of short-circuiting between the solders increases. As described above, in the conventional method, it is difficult to reduce the size of the pad, and there is a limit to the miniaturization of the bare chip. For this reason, there is a limit in miniaturizing a board on which a bare chip is mounted.
なお、モジュール基板上に電子部品を形成する技術と
してリソグラフィーがあり、リソグラフィーを用いれば
電子部品や配線パターンを高密度化することも可能であ
る。そして、配線パターンを高密度化することができれ
ばボードを小さくすることが可能となる。ところが、従
来のようなガラスエポキシやセラミックス等によるプリ
ント基板は表面の平滑性が十分に得られず、リソグラフ
ィーを用いても電子部品を高密度化することができな
い。There is lithography as a technique for forming electronic components on a module substrate, and it is possible to increase the density of electronic components and wiring patterns by using lithography. If the density of the wiring patterns can be increased, the size of the board can be reduced. However, a conventional printed board made of glass epoxy, ceramics, or the like does not have sufficient surface smoothness, and it is not possible to increase the density of electronic components even by using lithography.
また、ベアチップを直接プリント基板に実装すると、
製造されたボードの信頼性に関して、次のような問題も
生じる。Also, if the bare chip is directly mounted on the printed circuit board,
The following problems also occur with respect to the reliability of the manufactured board.
信頼性に関する第１の問題は、基板にガラスエポキシ
を用いると、基板のアルカリイオンが、搭載されたベア
チップに移行してしまうことである。このようなアルカ
リイオンの移行は誤動作の原因となり、信頼性の低下を
招く。A first problem related to reliability is that when glass epoxy is used for the substrate, alkali ions on the substrate migrate to the bare chip mounted thereon. Such migration of the alkali ions causes a malfunction, and lowers the reliability.
信頼性に関する第２の問題は、セラミックスやガラス
エポキシを用いた基板の熱膨張率が搭載された各種半導
体部品（例えばシリコン）の熱膨張率と大きく異なるた
め、経時変化により基板と半導体部品との間で接触不良
が生じ易くなることである。The second problem related to reliability is that the coefficient of thermal expansion of a substrate using ceramics or glass epoxy is significantly different from the coefficient of thermal expansion of various mounted semiconductor components (eg, silicon). Poor contact is likely to occur between them.
発明の開示 本発明はこのような点に鑑みてなされたものであり、
電子部品が高密度に、かつ信頼性よく形成できるベアチ
ップ搭載ボードを提供することを目的とする。DISCLOSURE OF THE INVENTION The present invention has been made in view of such a point,
An object is to provide a bare chip mounting board on which electronic components can be formed with high density and with high reliability.
また、本発明の別の目的は、極めて小さな電極によ
り、ベアチップとプリント配線基板とを結線することが
できるベアチップ搭載ボードの製造方法を提供すること
である。Another object of the present invention is to provide a method of manufacturing a bare chip mounting board that can connect a bare chip and a printed wiring board with extremely small electrodes.
さらに、本発明の他の目的は、ベアチップ上に極めて
小さな電極を形成することができるベアチップの電極形
成方法を提供することである。Still another object of the present invention is to provide a bare chip electrode forming method capable of forming an extremely small electrode on a bare chip.
本発明では上記課題を解決するために、基板上に各種
半導体部品が設けられたベアンチップ搭載ボードにおい
て、ガラス基板上に薄膜電子素子と配線層とがリソグラ
フィーにより形成されたプリント配線基板と、前記プリ
ント配線基板上に実装され、内部配線の任意の位置にお
いて実質的に前記内部配線と同程度の大きさでリソグラ
フィーにより取り出された電極が、前記プリント配線基
板の前記配線層に直に接触するとにより結線されたパッ
ドレスベアチップと、を有することを特徴とするベアチ
ップ搭載ボードが提供される。In the present invention, in order to solve the above-mentioned problems, a printed wiring board in which thin-film electronic elements and a wiring layer are formed by lithography on a glass substrate, When an electrode mounted on a printed wiring board and extracted by lithography with a size substantially equal to the internal wiring at an arbitrary position of the internal wiring comes into direct contact with the wiring layer of the printed wiring board, And a padless bare chip connected thereto.
また、基板上に各種半導体部品が設けられたベアチッ
プ搭載ボードにおいて、SiO2、B2O3、Al2O3、MgO、Ca
O、SrO、及びBaOを合量で95モル％以上含有し、モル％
による各成分の含有量が、SiO2が62％以上で68％以下、
B2O3が８％以上で12％未満、Al2O3が９％以上で13％以
下、MgOが１％以上で５％以下、CaOが３％以上で７％以
下、SrOが１％以上で３％未満、BaOが１％以上で３％未
満である無アルカリガラス基板に薄膜電子素子と配線層
とが形成されたプリント配線基板と、前記プリント配線
基板上に実装されたパッドレスベアチップと、を有する
ことを特徴とするベアチップ搭載ボードが、提供され
る。Further, in a bare chip mounting board in which various semiconductor components are provided on a substrate, SiO 2 , B 2 O 3 , Al 2 O 3 , MgO, CaO
Contains 95 mol% or more of O, SrO, and BaO in total, mol%
The content of each component due is 68% of SiO 2 is 62% or more or less,
B 2 O 3 is 8% or more and less than 12%, Al 2 O 3 is 9% or more and 13% or less, MgO is 1% or more and 5% or less, CaO is 3% or more and 7% or less, SrO is 1%. A printed wiring board in which a thin-film electronic element and a wiring layer are formed on an alkali-free glass substrate having less than 3% and a BaO content of 1% or more and less than 3%, and a padless bare chip mounted on the printed wiring board And a bare chip mounting board characterized by having:
さらに、基板上に各種半導体部品が設けられたベアチ
ップ搭載ボードにおいて、モル％による各成分の含有量
が、SiO2が55〜65％、Al2O3が７〜11％、PbOが１〜11
％、MgOが３〜13％、CaOが７〜20％、ZnOが３〜13％、Z
rO2が０〜３％、F2が０〜３％、As2O3が０〜５％、Sb2O
3が０〜５％である無アルカリガラス基板上に薄膜電子
素子と配線層とが形成されたプリント配線基板と、前記
プリント配線基板上に実装されたパッドレスベアチップ
と、を有することを特徴とするベアチップ搭載ボード
が、提供される。Further, in the bare chip mounting board on which various semiconductor components is provided on the substrate, the content of each component by mol%, SiO 2 is 55 to 65%, Al 2 O 3 is 7 to 11%, PbO is 1 to 11
%, MgO 3-13%, CaO 7-20%, ZnO 3-13%, Z
rO 2 is 0 to 3%, F 2 is 0 to 3%, As 2 O 3 is 0 to 5%, Sb 2 O
A printed wiring board in which a thin film electronic element and a wiring layer are formed on an alkali-free glass substrate in which 3 is 0 to 5%, and a padless bare chip mounted on the printed wiring board. Is provided.
また、各種半導体部品を搭載するベアチップ搭載ボー
ドの製造方法において、内部半導体素子に接続された配
線層のうち適当な部分をリソグラフィーを用いて露出さ
せた状態のベアチップの表面に、リソグラフィーにより
電極を形成してパッドレスベアチップを作り、前記電極
に接続するための配線層を、ガラス基板を用いたプリン
ト配線基板の表面にリソグラフィーにより形成し、前記
電極を前記配線層に結線することにより前記パッドレス
ベアチップを前記プリント配線基板に実装する、ことを
特徴とするベアチップ搭載ボードの製造方法が、提供さ
れる。Also, in a method of manufacturing a bare chip mounting board on which various semiconductor components are mounted, an electrode is formed by lithography on a surface of a bare chip in which an appropriate portion of a wiring layer connected to an internal semiconductor element is exposed using lithography. To form a padless bare chip, a wiring layer for connecting to the electrode is formed by lithography on the surface of a printed wiring board using a glass substrate, and the padless bare chip is formed by connecting the electrode to the wiring layer. Is mounted on the printed wiring board, and a method for manufacturing a bare chip mounting board is provided.
さらに、プリント配線基板に直接実装されるベアチッ
プの電極形成方法において、内部配線と接続され、保護
膜に形成された下部電極を形成し、前記保護膜の上に、
保護層を形成し、電極を取り出すべき位置の前記保護層
をリソグラフィーにより除去し、前記保護層が除去され
た位置にリソグラフィーにより上部電極を形成し、パッ
ドレスベアチップの電極を形成することを特徴とするベ
アチップの電極形成方法が、提供される。Further, in a method of forming an electrode of a bare chip directly mounted on a printed wiring board, the lower electrode connected to the internal wiring is formed on the protective film, and on the protective film,
Forming a protective layer, lithographically removing the protective layer at a position where an electrode should be taken out, forming an upper electrode by lithography at the position where the protective layer has been removed, and forming an electrode of a padless bare chip. A method for forming a bare chip electrode is provided.
上記１番目に示すベアチップ搭載ボードによれば、ガ
ラス基板の平滑度の高い表面上にリソグラフィーにより
高密度に薄膜電子素子が形成される。そして、半導体素
子をパッドレスベアチップの状態で直結結線し実装する
ことにより、プリント配線基板の回路全体が高密度にな
り、非常に狭い領域内に各種電子回路が形成される。According to the first bare chip mounting board, a thin film electronic element is formed at a high density by lithography on a surface of a glass substrate having high smoothness. Then, by directly connecting and mounting the semiconductor elements in a padless bare chip state, the entire circuit of the printed wiring board has a high density, and various electronic circuits are formed in a very narrow area.
また、上記２番目及び３番目に示すベアチップ搭載ボ
ードによれば、熱膨張係数がシリコンと近似した無アル
カリガラスによってプリント配線基板が形成される。無
アルカリガラス基板上に薄膜電子素子と配線層とが形成
されていることにより、搭載されるベアチップ,TFT（Th
in Film Transistor），ダイオード，抵抗，コンデンサ
等の薄膜電子素子と基板との間でアルカリイオンの移行
が生じることがなく、信頼性の高いベアチップ搭載ボー
ドが得られる。さらに、熱膨張係数がシリコンと近似し
ているガラス基板上に薄膜電子素子と配線層とが形成さ
れていることにより、搭載されるパッドレスベアチップ
と基板との間で、経時変化による接触不良の発生を防止
することができ、信頼性の高いベアチップ搭載ボードが
得られる。Further, according to the second and third bare chip mounting boards, the printed wiring board is formed of alkali-free glass having a thermal expansion coefficient similar to that of silicon. By forming the thin film electronic element and the wiring layer on the alkali-free glass substrate, the bare chip to be mounted, TFT (Th
The transfer of alkali ions between the substrate and a thin-film electronic element such as a film transistor, a diode, a resistor, and a capacitor does not occur, and a highly reliable bare chip mounting board can be obtained. Furthermore, since the thin-film electronic element and the wiring layer are formed on a glass substrate having a coefficient of thermal expansion similar to that of silicon, contact failure due to aging changes between the mounted padless bare chip and the substrate. Generation can be prevented and a highly reliable bare chip mounting board can be obtained.
また、上記に示すベアチップ搭載ボードの製造方法に
よれば、内部半導体素子に接続された配線層のうち適当
な部分をリソグラフィーを用いて露出させた状態のベア
チップの表面に、リソグラフィーにより電極を形成して
パッドレスベアチップを作り、電極に接続するための配
線層を、ガラス基板を用いたプリント配線基板の表面に
リソグラフィーにより形成することにより、ベアチップ
の内部配線の幅と同程度の大きさの電極と、その電極を
接続するための配線層が設けられる。ベアチップの電極
をプリント配線基板の配線層に結線することによりベア
チップをプリント配線基板に実装しているので、非常に
狭い領域にベアチップを実装することができる。According to the method for manufacturing a bare chip mounting board described above, an electrode is formed by lithography on a surface of a bare chip in which an appropriate portion of a wiring layer connected to an internal semiconductor element is exposed using lithography. By forming a padless bare chip by lithography on the surface of a printed wiring board using a glass substrate, a wiring layer for connecting to the electrodes is used to form electrodes with a size similar to the width of the internal wiring of the bare chip. And a wiring layer for connecting the electrodes. Since the bare chip is mounted on the printed wiring board by connecting the electrodes of the bare chip to the wiring layer of the printed wiring board, the bare chip can be mounted in a very narrow area.
さらに、上記のベアチップの電極形成方法によれば、
内部配線と接続され、保護膜に形成された下部電極を形
成し、前記保護膜の上に、保護層を形成し、電極を取り
出すべき位置の前記保護層をリソグラフィーにより除去
し、前記保護層が除去された位置にリソグラフィーによ
り上部電極を形成することにより、ベアチップに電極パ
ッドがなくなとも、内部の配線層に直接接続された電極
端子が設けられる。Furthermore, according to the above bare chip electrode forming method,
Connected to the internal wiring, form a lower electrode formed on the protective film, form a protective layer on the protective film, remove the protective layer at the position from which the electrode is to be taken out by lithography, the protective layer By forming the upper electrode at the removed position by lithography, an electrode terminal directly connected to the internal wiring layer is provided even if the bare chip has no electrode pad.
図面の簡単な説明 図１は本発明のベアチップ搭載ボードの断面図、 図２は熱膨張率の要件を満たした無アルカリガラスの
組成を示した表、 図３は、ベアチップに電極端子を設ける工程を示す
図、 図４はプリント配線基板（PCB）に電極を配線する工
程を示す図、 図５はプリント配線基板にベアチップを実装する工程
を示す図、 図６はプリント配線基板とベアチップとの接合部の拡
大図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view of a bare chip mounting board of the present invention, FIG. 2 is a table showing a composition of alkali-free glass satisfying a requirement of a coefficient of thermal expansion, and FIG. 3 is a process of providing electrode terminals on a bare chip. FIG. 4 is a diagram illustrating a process of wiring electrodes on a printed wiring board (PCB). FIG. 5 is a diagram illustrating a process of mounting a bare chip on the printed wiring board. FIG. It is an enlarged view of a part.
発明を実施するための最良の形態 以下、本発明の実施例を図面に基づいて説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図１は本発明のベアチップ搭載ボードの断面図であ
る。ガラス基板１上には、各種薄膜電子素子が形成され
ているとともにベアチップ２が実装されている。FIG. 1 is a sectional view of a bare chip mounting board of the present invention. On a glass substrate 1, various thin-film electronic elements are formed, and a bare chip 2 is mounted.
図示されている薄膜電子素子は、TFT3、ダイオード
４、コンデンサ５、及び抵抗６である。薄膜電子素子は
保護膜７で覆われている。これらは、LCD（液晶表示装
置）の基板の製造に利用されているリソグラフィーによ
り形成されている。The thin-film electronic devices shown are TFT3, diode 4, capacitor 5, and resistor 6. The thin-film electronic element is covered with a protective film 7. These are formed by lithography used for manufacturing a substrate of an LCD (Liquid Crystal Display).
ベアチップ２には電極用のパッドが設けられておら
ず、電極端子がチップの内部の配線に直接設けられてい
る。この電極端子はチップの内部配線上にリソグラフィ
ーにより設けられたAl配線である。The bare chip 2 is not provided with an electrode pad, and an electrode terminal is provided directly on a wiring inside the chip. This electrode terminal is an Al wiring provided on the internal wiring of the chip by lithography.
そして、ガラス基板１上にリソグラフィーにより設け
られた配線層と、ベアチップ２の電極用のAl配線とが直
接アルミニューム（Al）配線８により結線されている。A wiring layer provided on the glass substrate 1 by lithography and Al wiring for electrodes of the bare chip 2 are directly connected by aluminum (Al) wiring 8.
このように、プリント配線基板としてガラス基板１を
用いることにより、リソグラフィーによる高密度の薄膜
電子素子の形成が可能となる。しかも、ベアチップ２は
パッドが設けられていないため、その分小型である。As described above, by using the glass substrate 1 as a printed wiring board, it is possible to form a high-density thin-film electronic element by lithography. Moreover, since the bare chip 2 is not provided with a pad, it is small in size.
特に、ガラス基板１に無アルカリガラスを用いた場
合、基板から薄膜電子素子や半導体部品へアルカリイオ
ンが移行することがない。そのため、アルカリイオンの
影響で誤動作することがなく、ベアチップ搭載ボードの
動作の信頼性が保たれる。ここで、無アルカリガラスと
は、ガラス成分中にアルカリ金属を含まないガラスの総
称である。In particular, when alkali-free glass is used for the glass substrate 1, alkali ions do not migrate from the substrate to the thin-film electronic element or semiconductor component. Therefore, malfunction does not occur due to the influence of alkali ions, and the reliability of the operation of the bare chip mounting board is maintained. Here, the non-alkali glass is a general term for glasses containing no alkali metal in the glass component.
さらに、ガラス基板１の熱膨張率が半導体部品に近け
れば、経時変化により基板と半導体部品との間で接触不
良が生じることがない。そのため、熱膨張率が半導体部
品に近似したガラスを、ガラス基板の材料として用いれ
ば、ベアチップ搭載ボードの動作の信頼性の向上が図れ
る。半導体部品の材料として使用されているシリコンの
平均線熱膨張係数は34×10-7/℃程度であることから、
経時変化による接触不良を生じさせないためには、基板
の平均線熱膨張係数が30〜48×10-7/℃の範囲内である
必要がある（100〜300℃の温度帯域で計測した場合）。Furthermore, if the coefficient of thermal expansion of the glass substrate 1 is close to that of the semiconductor component, a contact failure between the substrate and the semiconductor component does not occur due to a change over time. Therefore, if glass having a coefficient of thermal expansion close to that of a semiconductor component is used as a material for the glass substrate, the reliability of the operation of the bare chip mounting board can be improved. Since the average linear thermal expansion coefficient of silicon used as a material for semiconductor components is about 34 × 10 −7 / ° C.,
In order to prevent contact failure due to aging, the average coefficient of linear thermal expansion of the substrate must be within the range of 30 to 48 × 10 -7 / ° C (when measured in a temperature band of 100 to 300 ° C) .
図２に、熱膨張率の要件を満たした無アルカリガラス
の組成を示す。FIG. 2 shows the composition of the alkali-free glass satisfying the requirement of the coefficient of thermal expansion.
この図２には３種類のガラスを示している。第１の例
の平均線熱膨張係数は37×10-7/℃であり、第２の例の
平均線熱膨張係数は43×10-7/℃であり、第３の例の平
均線熱膨張係数は46×10-7/℃である。従って、３つと
も上記の条件を十分に満たしている。即ち、シリコンの
熱膨張率に近似した熱膨張率である。FIG. 2 shows three types of glasses. The average linear thermal expansion coefficient of the first example is 37 × 10 −7 / ° C., the average linear thermal expansion coefficient of the second example is 43 × 10 −7 / ° C., and the average linear thermal expansion coefficient of the third example is The coefficient of expansion is 46 × 10 −7 / ° C. Therefore, all three sufficiently satisfy the above conditions. That is, the coefficient of thermal expansion approximates the coefficient of thermal expansion of silicon.
ところで、図２に示したガラスは、各組成を若干変化
させても、平均線熱膨張係数を30〜48×10-7/℃の範囲
内に押さえることができる。By the way, the glass shown in FIG. 2 can keep the average linear thermal expansion coefficient in the range of 30 to 48 × 10 −7 / ° C. even if each composition is slightly changed.
第１の例に示したガラスの組成を変えた場合「SiO2、
B2O3、Al2O3、MgO、CaO、SrO、及びBaOを合量で95モル
％以上含有し、モル％による各成分の含有量が、SiO2が
62％以上で68％以下、B2O3が８％以上で12％未満、Al2O
3が９％以上で13％以下、MgOが１％以上で５％以下、Ca
Oが３％以上で７％以下、SrOが１％以上で３％未満、Ba
Oが１％以上で３％未満あるガラス」であれば、平均線
熱膨張係数が30〜48×10-7/℃の範囲内に納まる。When the composition of the glass shown in the first example is changed, “SiO 2 ,
B 2 O 3, Al 2 O 3, MgO, CaO, SrO, and BaO contain in total more than 95 mol%, content of each component by mol%, SiO 2 is
68% 62% or more or less, B 2 O 3 is less than 12% more than 8%, Al 2 O
3 9% or more and 13% or less, MgO 1% or more and 5% or less, Ca
O is 3% or more and 7% or less, SrO is 1% or more and less than 3%, Ba
In the case of “glass having O of 1% or more and less than 3%”, the average coefficient of linear thermal expansion falls within the range of 30 to 48 × 10 −7 / ° C.
また、第２の例に示したガラスの組成を変えた場合
「モル％による各成分の含有量が、SiO2が55〜65％、Al
2O3が７〜11％、PbOが１〜11％、MgOが３〜13％、CaOが
７〜20％、ZnOが３〜13％、ZrO2が０〜３％、F2が０〜
３％、As2O3が０〜５％、Sb2O3が０〜５％であるガラ
ス」であれば、平均線熱膨張係数が30〜48×10-7/℃の
範囲内に納まる。When the composition of the glass shown in the second example was changed, the content of each component in terms of mol% was 55 to 65% for SiO 2 ,
2 O 3 7-11%, PbO 1-11%, MgO 3-13%, CaO 7-20%, ZnO 3-13%, ZrO 2 0-3%, F 2 0
3% As 2 O 3 is 0 to 5%, if the Sb 2 glass O 3 is 0 to 5% ", average linear thermal expansion coefficient falls within a range of 30~48 × 10 -7 / ℃ .
次に、図１に示すベアチップ搭載ボードの製造方法に
ついて説明する。製造工程は大別して、パッドの無いベ
アチップ（パッドレスベアチップ）に電極端子を設ける
工程、プリント配線基板に電極を配線する工程、及びプ
リント配線基板上にパッドレスベアチップを実装する工
程に分けることができる。Next, a method of manufacturing the bare chip mounting board shown in FIG. 1 will be described. The manufacturing process can be broadly divided into a process of providing electrode terminals on a bare chip without pads (padless bare chip), a process of wiring electrodes on a printed wiring board, and a process of mounting a padless bare chip on a printed wiring board. .
図３はベアチップに電極端子を設ける工程を示す図で
ある。図には、各工程毎のベアチップの断面図を示して
いる。FIG. 3 is a diagram showing a process of providing an electrode terminal on a bare chip. The figure shows a cross-sectional view of the bare chip in each step.
ステップ１（S1）において、パッドの無いベアチップ
10を用意する。このベアチップ10は、シリコン（Si）基
板11上に成膜された保護膜12の間に、薄膜電子素子が形
成されている。この薄膜電子素子は内部回路の配線14a
〜14cと、Al配線13a〜13cとで構成されている。In step 1 (S1), bare chip without pad
Prepare 10 In the bare chip 10, a thin-film electronic element is formed between protective films 12 formed on a silicon (Si) substrate 11. This thin film electronic element is used for wiring 14a of the internal circuit.
To 14c and Al wirings 13a to 13c.
なお、Al配線13a〜13c自体に外部と接続するための特
別な処置を必要としない。つまり、従来のベアチップに
設けられていた電極パッドと比べて接合部は非常に小さ
くてよい。通常電極パッドは100μｍ程であったが、Al
配線13a〜13cの大きさは２μｍ以下にまで小さくするこ
ともできる。Note that no special treatment is required for connecting the Al wirings 13a to 13c to the outside. That is, the bonding portion may be much smaller than the electrode pad provided on the conventional bare chip. Normally the electrode pad was about 100 μm, but Al
The size of the wirings 13a to 13c can be reduced to 2 μm or less.
ステップ２（S2）において、ベアチップ10の表面に保
護膜の保護層15を成膜する。保護膜12と保護層15とを合
わせた厚さは、プリント配線基板側の電極接合部の凹凸
状態を考慮し、５μｍ前後から10μｍ前後程度の開きが
ある。In step 2 (S2), a protective layer 15 of a protective film is formed on the surface of the bare chip 10. The total thickness of the protective film 12 and the protective layer 15 has an opening of about 5 μm to about 10 μm in consideration of the unevenness of the electrode junction on the printed wiring board side.
ステップ３（S3）において、電極を取り出すべき位置
に穴の開けられた配線層取り出しコンタクトマスクを用
いてリソグラフィーを行い、Al配線13a〜13c上の保護層
15に穴16a〜16cを設ける。なお、電極を取り出すべき位
置は任意であり、チップの周辺でなければならない等の
特別の制約はない。In step 3 (S3), lithography is performed using a wiring layer extraction contact mask having a hole at a position where an electrode is to be extracted, and a protective layer on the Al wirings 13a to 13c is formed.
15 are provided with holes 16a to 16c. The position from which the electrode is to be taken out is arbitrary, and there is no particular restriction that the electrode must be located around the chip.
ステップ４（S4）において、表面にアルミや銅等の金
属を蒸着，スパッタリング又はメッキし、電極を取り出
すべき位置に穴の開けられた配線層形成用マスクを用い
てリソグラフィーを行い、結線用のAl配線17a〜17cを形
成する。そして、ステップ２において設けられた保護層
15を除去する。残されたAl配線17a〜17cが、プリント配
線基板に結線するための電極となる。In step 4 (S4), a metal such as aluminum or copper is vapor-deposited, sputtered, or plated on the surface, and lithography is performed using a wiring layer forming mask having a hole at a position from which an electrode is to be taken out, and Al for connection is formed. The wirings 17a to 17c are formed. Then, the protective layer provided in step 2
Remove 15 The remaining Al wirings 17a to 17c serve as electrodes for connecting to the printed wiring board.
図４はプリント配線基板（PCB）に電極を配線する工
程を示す図である。この工程は、ベアチップに電極端子
を設ける工程と並行して行われる。図には、各工程毎の
プリント配線基板20の断面図を示している。FIG. 4 is a diagram illustrating a process of wiring electrodes on a printed wiring board (PCB). This step is performed in parallel with the step of providing the electrode terminals on the bare chip. The figure shows a cross-sectional view of the printed wiring board 20 in each step.
ステップ５（S5）において、このプリント配線基板20
は、ガラス基板21に薄膜電子素子とAl配線27a〜27fとが
リソグラフィーにより形成されている。リソグラフィー
は、従来よりLCDの基板の製造に用いられているもので
ある。これにより、ガラス基板21上にTFT23、ダイオー
ド24、コンデンサ25、及び抵抗26が形成されている。こ
れらの薄膜電子素子及びAl配線27a〜27fは、保護膜22で
覆われている。In step 5 (S5), this printed wiring board 20
The thin film electronic element and the Al wirings 27a to 27f are formed on the glass substrate 21 by lithography. Lithography has conventionally been used for manufacturing LCD substrates. Thus, the TFT 23, the diode 24, the capacitor 25, and the resistor 26 are formed on the glass substrate 21. These thin-film electronic elements and Al wirings 27a to 27f are covered with a protective film 22.
ステップ６（S6）において、Al配線27c〜27eを覆って
いる保護膜22に対し、ベアチップ10（図３に示す）との
接続のための穴28a〜28cをあける。この穴28a〜28cの位
置は、ベアチップ10のAl配線17a〜17cの位置と一致する
ような位置である。In step 6 (S6), holes 28a to 28c for making connection with the bare chip 10 (shown in FIG. 3) are formed in the protective film 22 covering the Al wirings 27c to 27e. The positions of the holes 28a to 28c are positions that match the positions of the Al wirings 17a to 17c of the bare chip 10.
ステップ７（S7）において、穴から露出したAl配線27
c〜27e上に結線用のAl配線29a〜29cを設ける。このAl配
線29a〜29cがベアチップ10（図３に示す）を接続するた
めの端子となる。In step 7 (S7), the Al wiring 27 exposed from the hole
Al wirings 29a to 29c for connection are provided on c to 27e. The Al wirings 29a to 29c serve as terminals for connecting the bare chip 10 (shown in FIG. 3).
図５はプリント配線基板にベアチップを実装する工程
を示す図である。FIG. 5 is a diagram illustrating a process of mounting a bare chip on a printed wiring board.
ステップ８（S8）において、ステップ４（図３に示
す）で作成されたベアチップ10を、ステップ７（図４に
示す）で作成されたプリント配線基板20上に重ね合わせ
る。この際、プリント配線基板20のAl配線29a〜29cとベ
アチップ10のAl配線17a〜17cとの表面を活性化させてお
く。そして、プリント配線基板20のAl配線29a〜29cとベ
アチップ10のAl配線17a〜17cとの位置が一致するように
位置決めを行い電気的に接触させる。これにより、プリ
ント配線基板20のAl配線29a〜29cとベアチップ10のAl配
線17a〜17cとが表面活性化常温結合により結合される。In step 8 (S8), the bare chip 10 created in step 4 (shown in FIG. 3) is overlaid on the printed wiring board 20 created in step 7 (shown in FIG. 4). At this time, the surfaces of the Al wirings 29a to 29c of the printed wiring board 20 and the Al wirings 17a to 17c of the bare chip 10 are activated. Then, positioning is performed so that the positions of the Al wirings 29a to 29c of the printed wiring board 20 and the Al wirings 17a to 17c of the bare chip 10 coincide, and the Al wirings are brought into electrical contact. As a result, the Al wirings 29a to 29c of the printed wiring board 20 and the Al wirings 17a to 17c of the bare chip 10 are coupled by surface activation room temperature bonding.
表面活性化常温結合は、接合界面に反応層のない原子
レベルの直接接合であるため、可逆的に分離することが
できる。このような結合は、可逆的インターコネクショ
ンと呼ばれる。Since the surface-activated cold bonding is an atomic-level direct bonding without a reaction layer at the bonding interface, it can be reversibly separated. Such a connection is called a reversible interconnection.
ステップ９（S9）において、融合したAl配線31〜33の
周りを絶縁樹脂34で固める。In step 9 (S9), the periphery of the fused Al wirings 31 to 33 is solidified with an insulating resin 34.
図６はプリント配線基板とベアチップとの接合部の拡
大図である。ベアチップ10の電極付近の断面は、複数の
層から成っている。図示されている層は、上からチップ
内部回路の配線14、保護膜12である。配線14にはAl配線
13が接続されており、さらにAl配線13には表面が活性化
されたAl配線17が接続されている。チップ内部の配線14
の厚さは0.8μであり、Al配線17の厚さは５μｍ〜10μ
ｍである。FIG. 6 is an enlarged view of a joint between the printed wiring board and the bare chip. The cross section near the electrode of the bare chip 10 is composed of a plurality of layers. The layers shown are the wiring 14 of the chip internal circuit and the protective film 12 from above. Al wiring for wiring 14
13 is connected, and the Al wiring 13 is further connected to an Al wiring 17 whose surface is activated. Wiring inside chip 14
Is 0.8 μm, and the thickness of the Al wiring 17 is 5 μm to 10 μm.
m.
プリント配線基板20には1.0〜1.2μｍ幅のAl配線27が
設けられている。Al配線27のベアチップと接続すべき部
分には保護層に穴があけられており、表面が活性化され
たAl配線29が設けられている。このAl配線29の位置にベ
アチップ10のAl配線17を密着させることにより可逆的イ
ンターコネクションが行われる。なお、Al配線29に対
し、ベアチップ接合用として金などの金属バンプをあら
かじめ形成しておくと、接合の信頼性が一層向上する。The printed wiring board 20 is provided with an Al wiring 27 having a width of 1.0 to 1.2 μm. A portion of the Al wiring 27 to be connected to the bare chip is provided with a hole in the protective layer, and an Al wiring 29 having a surface activated is provided. By bringing the Al wiring 17 of the bare chip 10 into close contact with the position of the Al wiring 29, reversible interconnection is performed. If a metal bump such as gold is formed in advance on the Al wiring 29 for bare chip bonding, the reliability of bonding is further improved.
プリント配線基板20には、インタフェース20aが設け
られており、インタフェース20aを介してコンピュータ
のバスに接続することができる。The printed wiring board 20 is provided with an interface 20a, and can be connected to a computer bus via the interface 20a.
なお、上記の例では、配線金属にアルミを使用したも
のについて説明したが、配線金属としてはアルミの他に
銅やその他の各種合金を使用してもよい。In the above example, the case where aluminum is used as the wiring metal has been described. However, as the wiring metal, copper or other various alloys may be used in addition to aluminum.
以上のようにして、ガラス基板を用いたプリント配線
基板にパッドレスベアチップを実装することができる。
ここで、ガラス基板は表面の平滑度が非常に高いため、
リソグラフィーの技術を用いて高密度の配線を行うこと
ができる。従って、ガラスエポキシの基板において７層
や８層にしていた配線を、２層程度で十分に賄うことが
できる。しかも、このリソグラフィーを用いれば、ガラ
ス基板上に高集積度の薄膜電子素子を形成することがで
きる。As described above, a padless bare chip can be mounted on a printed wiring board using a glass substrate.
Here, the glass substrate has a very high surface smoothness,
High-density wiring can be performed by using a lithography technique. Therefore, a wiring having seven or eight layers in a glass epoxy substrate can be sufficiently covered by about two layers. Moreover, by using this lithography, a highly integrated thin film electronic element can be formed on a glass substrate.
また、ベアチップにパッドが不要になることにより、
ベアチップを小さくすることができる。例えば、周辺に
パッドが設けられている一般的なベアチップのパッド用
のスペースは、正方形のパッドの一辺が100〜150μｍ、
パッドの周辺に設けられるスペースが40μｍである。こ
こで、パッド用のスペースの幅を200μｍとした場合、
ベアチップの大きさに対するパッド用のスペースの占め
る割合は以下のようになる。Also, by eliminating the need for pads on bare chips,
Bare chips can be made smaller. For example, the space for a pad of a general bare chip in which a pad is provided in the periphery is 100 to 150 μm on one side of a square pad,
The space provided around the pad is 40 μm. Here, if the width of the pad space is 200 μm,
The ratio of the space for the pad to the size of the bare chip is as follows.
チップサイズが3.5mm2の場合、22％。If the chip size is 3.5mm 2, 22%.
チップサイズが4.0mm2の場合、19％。If the chip size is 4.0mm 2, 19%.
チップサイズが4.5mm2の場合、17％。If the chip size is 4.5mm 2, 17%.
チップサイズが5.0mm2の場合、15％。If the chip size is 5.0mm 2, 15%.
このように、チップサイズが小さい程パッドレスの効
果が大きくなる。チップサイズが小さいということはベ
アチップ搭載ボードを小型化できると同時に、ベアチッ
プの製造工程において、１枚の基板からより多くのチッ
プが切り出せるようになる。Thus, the smaller the chip size, the greater the padless effect. The small chip size means that the bare chip mounting board can be miniaturized, and at the same time, more chips can be cut out from one substrate in the bare chip manufacturing process.
以上説明したように本発明では、ガラス基板上に各種
薄膜電子素子がリソグラフィーにより形成されたプリン
ト配線基板上にパッドレスベアチップを直接実装するよ
うにしたため、ベアチップ搭載ボードを小型化すること
ができる。As described above, in the present invention, since the padless bare chip is directly mounted on the printed wiring board on which various thin-film electronic elements are formed on the glass substrate by lithography, the size of the bare chip mounting board can be reduced.
また、無アルカリガラス、あるいは熱膨張率がシリコ
ンと近似しているガラス基板を用いたプリント配線基板
を使用することにより、ベアチップ搭載ボードの高信頼
性を得ることができる。このようなプリント配線として
は上記の説明で述べたもの以外に、重量％でSiO2が56〜
64％、Al2O3が18〜24％、Na2Oが２〜３％、MgOが２〜６
％、Znが２〜11％の組成であり、熱膨張係数が100〜300
℃の温度帯域で31〜36×10-7/℃であるガラスを用いる
こともできる。In addition, by using a printed wiring board using a non-alkali glass or a glass substrate having a thermal expansion coefficient similar to that of silicon, high reliability of the bare chip mounting board can be obtained. In addition to those described in the above description, such printed wirings have a SiO 2 content of 56% by weight.
64%, Al 2 O 3 is 18~24%, Na 2 O is 2 to 3%, MgO is 2-6
%, Zn has a composition of 2 to 11%, and a thermal expansion coefficient of 100 to 300.
Glass having a temperature range of 31 to 36 × 10 −7 / ° C. in a temperature range of ° C. can also be used.
また、リソグラフィーによりベアチップの内部配線か
ら直接電極を取り出すようにしたため、電極用のパッド
が不要となりベアチップをさらに小さくすることができ
る。Further, since the electrodes are directly taken out from the internal wiring of the bare chip by lithography, the pad for the electrode is not required, and the bare chip can be further reduced.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 311 H05K 1/03 610 H05K 1/16 H05K 1/18 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 21/60 311 H05K 1/03 610 H05K 1/16 H05K 1/18
Claims (11)
チップ搭載ボードにおいて、 ガラス基板上に薄膜電子素子と配線層とがリソグラフィ
ーにより形成されたプリント配線基板と、 前記プリント配線基板上に実装され、内部配線の任意の
位置において実質的に前記内部配線と同程度の大きさで
リソグラフィーにより取り出された電極が、前記プリン
ト配線基板の前記配線層に直に接触することにより結線
されたパッドレスベアチップと、 を有することを特徴とするベアチップ搭載ボード。1. A bare chip mounting board provided with various semiconductor components on a substrate, a printed wiring board in which a thin film electronic element and a wiring layer are formed on a glass substrate by lithography, and mounted on the printed wiring board. A padless bare chip connected by directly contacting the wiring layer of the printed wiring board with an electrode which is substantially the same size as the internal wiring and is extracted by lithography at an arbitrary position of the internal wiring; A bare chip mounting board, comprising:
と、 前記下部電極と接続され、保護層に形成された上部電極
と、 からなることを特徴とする請求項１記載のベアチップ搭
載ボード。2. The semiconductor device according to claim 1, wherein the electrode comprises: a lower electrode connected to the internal wiring and formed on a protective film; and an upper electrode connected to the lower electrode and formed on a protective layer. The bare chip mounting board according to claim 1.
表面を活性化させるとともに、前記プリント配線基板の
前記配線層の表面を活性化させた状態で、前記電極と前
記配線層とを接触させることにより、前記電極が前記配
線層に結線されていることを特徴とする請求項１記載の
ベアチップ搭載ボード。3. The padless bare chip activates the surface of the electrode and contacts the electrode and the wiring layer in a state where the surface of the wiring layer of the printed wiring board is activated. The bare chip mounting board according to claim 1, wherein the electrodes are connected to the wiring layer by means of:
として、無アルカリガラスを用いていることを特徴とす
る請求項１記載のベアチップ搭載ボード。4. The bare chip mounting board according to claim 1, wherein the printed wiring board uses non-alkali glass as the glass substrate.
として、熱膨張係数がシリコンと近似したガラスを用い
ていることを特徴とする請求項１記載のベアチップ搭載
ボード。5. The bare chip mounting board according to claim 1, wherein said printed wiring board uses glass whose thermal expansion coefficient is close to that of silicon as said glass substrate.
として、100〜300℃の温度帯域における平均線熱膨張係
数が32〜48×10-7/℃の範囲内のガラスを用いているこ
とを特徴とする請求項５記載のベアチップ搭載ボード。6. The printed wiring board according to claim 1, wherein the glass substrate is glass having an average linear thermal expansion coefficient in a temperature range of 100 to 300 ° C. in a range of 32 to 48 × 10 −7 / ° C. The bare chip mounting board according to claim 5, characterized in that:
チップ搭載ボードにおいて、 SiO2、B2O3、Al2O3、MgO、CaO、SrO、及びBaOを合量で9
5モル％以上含有し、モル％による各成分の含有量が、S
iO2が62％以上で68％以下、B2O3が８％以上で12％未
満、Al2O3が９％以上で13％以下、MgOが１％以上で５％
以下、CaOが３％以上で７％以下、SrOが１％以上で３％
未満、BaOが１％以上で３％未満である無アルカリガラ
ス基板上に薄膜電子素子と配線層とが形成されたプリン
ト配線基板と、 前記プリント配線基板上に実装されたパッドレスベアチ
ップと、 を有することを特徴とするベアチップ搭載ボード。7. A bare chip mounting board on which various semiconductor components are provided on a substrate, wherein SiO 2 , B 2 O 3 , Al 2 O 3 , MgO, CaO, SrO, and BaO are contained in a total amount of 9%.
5 mol% or more, the content of each component by mol% is S
iO 2 is 62% or more and 68% or less, B 2 O 3 is 8% or more and less than 12%, Al 2 O 3 is 9% or more and 13% or less, and MgO is 1% or more and 5%.
Below, CaO is 3% or more and 7% or less, SrO is 1% or more and 3%
A printed wiring board having a thin-film electronic element and a wiring layer formed on an alkali-free glass substrate having a BaO content of 1% or more and less than 3%, and a padless bare chip mounted on the printed wiring board. A bare chip mounting board characterized by having:
チップ搭載ボードにおいて、 モル％による各成分の含有量が、SiO2が55〜65％、Al2O
3が７〜11％、PbOが１〜11％、MgOが３〜13％、CaOが７
〜20％、ZnOが３〜13％、ZrO2が０〜３％、F2が０〜３
％、As2O3が０〜５％、Sb2O3が０〜５％である無アルカ
リガラス基板上に薄膜電子素子と配線層とが形成された
プリント配線基板と、 前記プリント配線基板上に実装されたパッドレスベアチ
ップと、 を有することを特徴とするベアチップ搭載ボード。8. A bare chip mounting board in which various semiconductor components are provided on a substrate, wherein the content of each component by mol% is 55 to 65% for SiO 2 , Al 2 O
3 is 7 to 11%, PbO is 1 to 11%, MgO is 3 to 13%, CaO is 7
-20%, ZnO 3-13%, ZrO 2 0-3%, F 2 0-3
% As 2 O 3 is 0 to 5%, Sb 2 O 3 and the printed circuit board with a thin film electronic device and the wiring layer formed on an alkali-free glass substrate is 0-5%, the printed wiring board A bare chip mounting board, comprising: a padless bare chip mounted on the board.
ボードの製造方法において、 内部半導体素子に接続された配線層のうち適当な部分を
リソグラフィーを用いて露出させた状態のベアチップの
表面に、リソグラフィーにより電極を形成してパッドレ
スベアチップを作り、前記電極に接続するための配線層
を、ガラス基板を用いたプリント配線基板の表面にリソ
グラフィーにより形成し、 前記電極を前記配線層に結線することにより前記パッド
レスベアチップを前記プリント配線基板に実装する、 ことを特徴とするベアチップ搭載ボードの製造方法。9. A method for manufacturing a bare chip mounting board on which various semiconductor components are mounted, wherein a suitable portion of a wiring layer connected to an internal semiconductor element is exposed by lithography to the surface of the bare chip by lithography. Forming an electrode to form a padless bare chip, forming a wiring layer for connecting to the electrode by lithography on the surface of a printed wiring board using a glass substrate, and connecting the electrode to the wiring layer to form the wiring layer. A method for manufacturing a bare chip mounting board, comprising mounting a padless bare chip on the printed wiring board.
に実装する際には、表面が活性化された金属同士を接合
することにより、ベアチップの電極を前記プリント配線
基板の配線層に結線することを特徴とする請求項９記載
のベアチップ搭載ボードの製造方法。10. When mounting the bare chip on the printed wiring board, electrodes of the bare chip are connected to a wiring layer of the printed wiring board by joining metals whose surfaces are activated. The method for manufacturing a bare chip mounting board according to claim 9.
チップの電極形成方法において、 内部配線と接続され、保護膜に形成された下部電極を形
成し、 前記保護膜の上に、保護層を形成し、電極を取り出すべ
き位置の前記保護層をリソグラフィーにより除去し、 前記保護層が除去された位置にリソグラフィーにより上
部電極を形成し、 パッドレスベアチップの電極を形成することを特徴とす
るベアチップの電極形成方法。11. A method for forming an electrode of a bare chip directly mounted on a printed wiring board, comprising: forming a lower electrode connected to an internal wiring and formed on a protective film; and forming a protective layer on the protective film. Forming an upper electrode by lithography at a position where the protective layer has been removed, and forming an electrode of a padless bare chip at a position where the protective layer has been removed. Method.
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