JP2977052B2 - シールド付リードレスパッケージ - Google Patents

シールド付リードレスパッケージ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、裸あるいは最小限の表
面保護処理（パッシベーション）が施された半導体チッ
プ（ベアチップ）を実装するためのリードレスパッケー
ジに関するものである。
【０００２】
【従来の技術】半導体チップの実装用パッケージのうち
最近最も広く用いられているのはプラスチックパッケー
ジとセラミックパッケージであり、特に面実装（サーフ
ェスマウント）用としてのプラスチックリードレスチッ
プキャリア（ＰＬＣＣ：Ｐｌａｓｔｉｃ Ｌｅａｄｌｅ
ｓｓ Ｃｈｉｐ Ｃａｒｒｉｅｒ）やセラミックチップ
キャリアが多く用いられている。図５はその１例を示す
ＰＬＣＣの斜視図である。（Ａ）図はリードフレームに
半導体チップを搭載しトランスファーモールド法により
成型した四辺形平坦パッケージ（Ｑｕａｒｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）であり、５１はプラスチックパッケ
ージ、５２は端子である。（Ｂ）図はプリント基板５３
に半導体チップを搭載した後ディスペンサによるドリッ
プコート法でプラスチック５４を形成したパッケージで
あり、周縁部に半円スルーホールによる端子電極５５が
設けられている。
【０００３】これらのプラスチックモールドされた半導
体ＩＣは上下そのままの状態で回路配線基板に面実装さ
れる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のパッケージに実装された半導体ＩＣを小型無
線通信機器に用いる場合、半導体の保護がエポキシ等の
プラスチック（合成樹脂）のためロジックノイズ等が電
磁結合して回路の誤動作を引き起こす。このような誤動
作を防止するため上述のパッケージの上から金属ケース
を被せて電磁シールドが設けられている。従ってそのシ
ールドケースの取付スペースと接地導体配線が必要とな
り部品実装密度が低下するばかりでなく、部品取付け高
さが高くなり作業コストもかかるという問題がある。ま
た、図５（Ｂ）の場合は上面が樹脂の表面張力のため平
坦に仕上げることは難しく、自動機械で面実装する際の
空気吸着搬送に適合しない。従って作業者が一つ一つ手
作業によって基板への搭載を行うため時間がかかりコス
トダウンの障害となっている。
【０００５】本発明はこのような問題点を解決すること
を課題とし、実装密度を低下させることなく電磁シール
ドされ、かつ、コストの安いシールド付リードレスパッ
ケージを提供するものである。
【０００６】
【課題を解決するための手段】本発明のシールド付リー
ドレスパッケージは、プラスチックまたはセラミック等
の絶縁成形材料によって有底無蓋の箱形で縦断面形状が
半導体ベアチップを収容するため内部段付き凹形状に成
型されたパッケージ本体の表面に、該パッケージ本体の
外側の表面のうち底面の全面と側面の上縁部付近まで連
続して付着された電磁シールドのためのシールド導体
と、前記パッケージ本体の上部開口面の周囲頂面の少な
くとも１辺に外側面の上縁部から前記頂面と内壁面を経
て前記内部段付き部分の上面まで連続して付着された複
数の配線導体とが配置され、該複数の配線導体のうち少
なくとも１つは接地配線導体として前記シールド導体と
連接するように構成されたことを特徴とするものであ
る。
【０００７】
【実施例】図１は本発明の一実施例を示す斜視図であ
り、図２はその縦断面図である。図において、１はプラ
スチックスで成形されたパッケージ本体であり、有底無
蓋の箱形で断面形状は内部段付き凹形をなしている。２
は無電解めっきなどによって付着された配線導体であ
り、３は同様にめっきされたシールド導体である。パッ
ケージ本体１は、めっき必要部分（導体部分）と不必要
部分があるため例えば液晶ポリマ（Ｌｉｑｕｉｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｐｏｌｙｍｅｒ：ＬＣＰ）と呼ば
れるプラスチックの２ショット射出成形によって形成す
る。図の実施例では半導体ベアチップを収容するための
内底部に接地用のめっき導体３ｂが設けられており、図
２の右側に示すように配線導体２ｅによって外側のシー
ルド導体３と接続されている。内底部の接地用導体３ｂ
は収容する半導体ベアチップによっては必要のない場合
もある。回路接続用の配線導体２ａは図２の左側に示す
ようにパッケージ本体１の側面の上縁部から頂面，内側
面，段付部上面まで連続して設けられている。そして段
付部上面部分は、収容する半導体ベアチップの回路端子
電極とワイヤボンディングにより接続するための端子電
極となる。外側面のシールド導体３は配線導体２ａと僅
かな間隙４を有するように設けられてシールド効果が高
められている。配線導体２の数は収容される半導体ベア
チップの端子電極数に対応し、試作例では各辺に２１個
設けられた。これらの導体は無電解めっき等により実施
される。
【０００８】上述のようにして構成された本発明のパッ
ケージは、後述する図４に示すように内部に半導体ベア
チップを実装した後、上下を逆さにして回路基板９にフ
ェースダウンの状態で面実装される。配線導体２ａが外
側の上端部までかかっているのは上述のフェースダウン
面実装される時の配線接続およびその確認を確実にする
ためである。
【０００９】図３は本発明のパッケージに半導体ベアチ
ップが収容された状態を示す縦断面図である。図におい
て、１，２ａ，２ｅ，３は図１，図２の符号と同じであ
る。５は半導体ベアチップを示し、６はワイヤボンディ
ングの金またはアルミニウムなどの細線を示す。７及び
８は半導体ベアチップ５及び細線６を保護するためのモ
ールド樹脂である。図３（Ａ）と（Ｂ）はこのモールド
樹脂７と８のモールド方法の違いを示したものである。
（Ａ）はドリップコート法によるモールドであり、表面
仕上がりは平坦ではないが費用が安い。一方（Ｂ）はト
ランスファモールド法によるモールドであり、仕上がり
上面は平坦になるがこのための金型が必要である。これ
らのモールド樹脂７又は８は、パッケージ本体１の上面
より上へ盛り上がらないように形成され、全体をフェー
スダウン面実装するとき上面の配線導体２が回路基板に
十分接触するように構成されている。パッケージ本体１
の断面形状を内部段付凹形とした理由は２つある。その
１つは、内部段付部の高さを半導体ベアチップ５の高さ
とほぼ等しくすることにより、ワイヤボンディング面が
ほぼ同一面となり、ボンディングがやり易くなるととも
に細線６の長さが短くなるという利点があるためであ
る。もう１つは、ドリップコート法によりモールドする
際にドリップコート剤（モールド樹脂）７が周囲に流れ
るのを防止するためである。
【００１０】以上の本発明の実施例では、パッケージ本
体１としてプラスチック成形品を用いた例について説明
したが、セラミック成形品を用いても同様の効果がある
ことはいうまでもない。
【００１１】図４は本発明のパッケージに実装された半
導体ＩＣ１０が回路基板９にフェースダウン面実装され
た状態を示す斜視図である。回路基板９側の取付面に全
面接地導体を設ければ、電磁シールドがさらに完全にな
ることはいうまでもない。但し、回路基板９の印刷配線
や他の実装チップ部品は図示を省略した。
【００１２】
【発明の効果】以上詳細に説明したように、本発明を実
施することにより、電磁シールドされた半導体ＩＣを提
供することができるため、金属シールド板が不要とな
り、実装密度を高めるとともに部品点数の削減と作業コ
ストの低減に極めて大きい効果がある。さらに、ドリッ
プコート法を用いながら、フェースダウン面実装ができ
る構成のため、平坦な底面が部品吸着面となって自動搬
送機械実装することが可能となりコスト低減に大きい効
果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す斜視図である。
【図２】本発明の一実施例を示す断面図である。
【図３】本発明の一実施例を示す断面図である。
【図４】本発明の応用例を示す斜視図である。
【図５】従来の構造例を示す斜視図である。
【符号の説明】
１ パッケージ本体 ２ 配線導体 ３ シールド導体 ４ 間隙 ５ 半導体ベアチップ ６ 細線 ７，８ モールド樹脂 ９ 回路基板 １０ 半導体ＩＣ ５１ プラスチックパッケージ ５２ 端子 ５３ プリント基板 ５４ プラスチック
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−69961（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/12 H01L 23/14

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 絶縁成形材料により有底無蓋の箱形で内
    部に半導体チップを収容するための容積を有し縦断面形
    状が内部段付き凹形状に成形されたパッケージ本体の表
    面に、該パッケージ本体の外側の表面のうち底面の全面
    と該底面に連続して外側壁面の上縁部分まで付着された
    電磁シールドのためのシールド導体と、前記パッケージ
    本体の上部開口面の周囲の頂面から外側壁面の上縁部ま
    でと内壁面を経て前記内部段付き部分の上面までとにわ
    たって連続して付着された並行する複数の配線導体とが
    配置され、該複数の配線導体のうち少なくとも１つは接
    地配線導体として前記シールド導体と連接しているよう
    に構成されたシールド付リードレスパッケージ。
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JP3553349B2 (ja) * 1997-12-15 2004-08-11 新光電気工業株式会社 高周波用の半導体パッケージと半導体装置
JP2004165501A (ja) 2002-11-14 2004-06-10 Alps Electric Co Ltd 回路モジュール
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