JP2972805B2 - メモリーの書き込み保護回路 - Google Patents
メモリーの書き込み保護回路Info
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- JP2972805B2 JP2972805B2 JP63202253A JP20225388A JP2972805B2 JP 2972805 B2 JP2972805 B2 JP 2972805B2 JP 63202253 A JP63202253 A JP 63202253A JP 20225388 A JP20225388 A JP 20225388A JP 2972805 B2 JP2972805 B2 JP 2972805B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパーソナルコンピュータ等のIOアドレスおよ
びメモリアドレスのデコーダ部の構成に関するものであ
る。製品のバージョンアップの際に機能を拡張するため
にIOレジスタやメモリを追加することがあるが、その際
に追加されるIOレジスタやメモリのアドレスデコーダを
いかに構成するかについて述べている。
びメモリアドレスのデコーダ部の構成に関するものであ
る。製品のバージョンアップの際に機能を拡張するため
にIOレジスタやメモリを追加することがあるが、その際
に追加されるIOレジスタやメモリのアドレスデコーダを
いかに構成するかについて述べている。
［従来の技術］ パーソナルコンピュータをはじめとする情報処理装置
は通常、中央演算処理装置（以下CPUと記す）とメモリ
とIOコントローラとをその最低限の構成要素としてもっ
ている。又情報処理装置メーカーは定期的に製品のバー
ジョンアップを行っており、その際には従来の製品に対
して新製品ではメモリ及びIOコントローラについて機能
を一部追加することが多い。本発明はメモリ及びIOコン
トローラの機能を追加する場合に、追加される部分のメ
モリ及びIOコントローラのアドレスデコーダをいかに構
成すべきかについて述べるものであるが、メモリとIOコ
ントローラに関する本発明での議論はほとんど同じであ
るので、以下の説明はすべてIOコントローラにしぼって
進めることにする。IOコントローラの機能追加の例とし
て第３図の例を取り上げることにする。第３図（ａ）が
旧製品のIOコントローラのアドレスマッピングであり、
第３図（ｂ）が新製品のIOコントローラのアドレスマッ
ピングである。IOアドレスは16進数で表示してある。又
この例ではIOアドレスは10ビットであるものとする。す
なわちIOアドレススペースは000〜3FFの1024バイトとす
る。旧製品にはプリンタインターフェース，フロッピー
ディスクインターフェース,RS232Cインターフェースの
３つのIOコントローラがあるが、新製品では、これらに
さらに拡張レジスタ（IOアドレス＝1B0）を追加するも
のとする。
は通常、中央演算処理装置（以下CPUと記す）とメモリ
とIOコントローラとをその最低限の構成要素としてもっ
ている。又情報処理装置メーカーは定期的に製品のバー
ジョンアップを行っており、その際には従来の製品に対
して新製品ではメモリ及びIOコントローラについて機能
を一部追加することが多い。本発明はメモリ及びIOコン
トローラの機能を追加する場合に、追加される部分のメ
モリ及びIOコントローラのアドレスデコーダをいかに構
成すべきかについて述べるものであるが、メモリとIOコ
ントローラに関する本発明での議論はほとんど同じであ
るので、以下の説明はすべてIOコントローラにしぼって
進めることにする。IOコントローラの機能追加の例とし
て第３図の例を取り上げることにする。第３図（ａ）が
旧製品のIOコントローラのアドレスマッピングであり、
第３図（ｂ）が新製品のIOコントローラのアドレスマッ
ピングである。IOアドレスは16進数で表示してある。又
この例ではIOアドレスは10ビットであるものとする。す
なわちIOアドレススペースは000〜3FFの1024バイトとす
る。旧製品にはプリンタインターフェース，フロッピー
ディスクインターフェース,RS232Cインターフェースの
３つのIOコントローラがあるが、新製品では、これらに
さらに拡張レジスタ（IOアドレス＝1B0）を追加するも
のとする。
旧製品のIOコントローラのアドレスデコーダは第４図
のようになる。AENはDMAアドレスイネーブル信号であ
り、AEN＝１のときDMAサイクル,AEN＝０のときCPUサイ
クルであることを示している。XA9〜XA0はアドレスバス
である。101,102,103はANDゲートであり、それぞれプリ
ンタインターフェース，フロッピーディスクインターフ
ェース,RS232Cインターフェースのアドレスをデコード
している。第４図はごく普通に使われるアドレスデコー
ダである。又新製品で追加される拡張レジスタ及びその
アドレスデコーダは従来は第５図のように構成されてき
た。図中、−XIOWは負極性のIOライトパルスであり、XD
7〜XD0はデータバスである。１は拡張レジスタであり、
EX7〜EX0はその出力である。104はNANDゲートであり、I
Oアドレス1B0（16進）をデコードし、拡張レジスタ１の
書き込みパルスを作っている。
のようになる。AENはDMAアドレスイネーブル信号であ
り、AEN＝１のときDMAサイクル,AEN＝０のときCPUサイ
クルであることを示している。XA9〜XA0はアドレスバス
である。101,102,103はANDゲートであり、それぞれプリ
ンタインターフェース，フロッピーディスクインターフ
ェース,RS232Cインターフェースのアドレスをデコード
している。第４図はごく普通に使われるアドレスデコー
ダである。又新製品で追加される拡張レジスタ及びその
アドレスデコーダは従来は第５図のように構成されてき
た。図中、−XIOWは負極性のIOライトパルスであり、XD
7〜XD0はデータバスである。１は拡張レジスタであり、
EX7〜EX0はその出力である。104はNANDゲートであり、I
Oアドレス1B0（16進）をデコードし、拡張レジスタ１の
書き込みパルスを作っている。
機能を追加する場合、第５図のような回路はごく普通
に使われてきたものであるが、これには以下に説明する
ような問題がある。
に使われてきたものであるが、これには以下に説明する
ような問題がある。
IOアドレス1B0H（以下16数表示は数字の最後にＨをつ
けて表わすことにする）は旧製品においては使われてい
ないアドレスであり、追加する拡張レジスタにこの使わ
れていなかったアドレスを割当てたのだから本来問題は
ないはずである。しかし、最近の傾向として、パーソナ
ルコンピュータなどでは製品を提供するハードウェアメ
ーカーとその製品上で走らせるアプリケーションプログ
ラムを提供するソフトウェアメーカーとは別々であり、
ソフトウェアメーカーはとくかく実際の製品上でアプリ
ケーションプログラムが走りさえすればよいので、製品
の仕様書をチェックし、仕様に合わない使い方をしてい
るかいないかまでは確認しない場合がある。アプリケー
ションプログラムが製品上で正しく動作するということ
しか確認しないという場合が多い。したがって旧製品に
おける未定義IOアドレスの1B0Hを無用心に使ってしまう
ということがある。たとえばプログラムの途中において
時間調整のためのウェイトを入れるために、1B0Hへの10
ライトコマンドを実行しているというようなこともあり
えるわけである。そのような場合には旧製品用に作られ
たアプリケーションプログラムは新製品上では追加され
た拡張レジスタ（Ｉアドレス1B0H）をこわしてしまう
ため正しく走らなくなってしまう。旧製品から新製品に
バージョンアップする際に追加された機能というのは、
その追加された機能を使った新しいアプリケーションプ
ログラムが出てこないと、生かされないものである。し
かし、旧製品用に作られた数多くのアプリケーションプ
ログラムは新製品上でも、たとえ新製品の拡張機能は生
かされないまでも、旧製品と同様に正しく動作しなけれ
ばならない。第５図の回路では正しく動作しない危険性
がある。
けて表わすことにする）は旧製品においては使われてい
ないアドレスであり、追加する拡張レジスタにこの使わ
れていなかったアドレスを割当てたのだから本来問題は
ないはずである。しかし、最近の傾向として、パーソナ
ルコンピュータなどでは製品を提供するハードウェアメ
ーカーとその製品上で走らせるアプリケーションプログ
ラムを提供するソフトウェアメーカーとは別々であり、
ソフトウェアメーカーはとくかく実際の製品上でアプリ
ケーションプログラムが走りさえすればよいので、製品
の仕様書をチェックし、仕様に合わない使い方をしてい
るかいないかまでは確認しない場合がある。アプリケー
ションプログラムが製品上で正しく動作するということ
しか確認しないという場合が多い。したがって旧製品に
おける未定義IOアドレスの1B0Hを無用心に使ってしまう
ということがある。たとえばプログラムの途中において
時間調整のためのウェイトを入れるために、1B0Hへの10
ライトコマンドを実行しているというようなこともあり
えるわけである。そのような場合には旧製品用に作られ
たアプリケーションプログラムは新製品上では追加され
た拡張レジスタ（Ｉアドレス1B0H）をこわしてしまう
ため正しく走らなくなってしまう。旧製品から新製品に
バージョンアップする際に追加された機能というのは、
その追加された機能を使った新しいアプリケーションプ
ログラムが出てこないと、生かされないものである。し
かし、旧製品用に作られた数多くのアプリケーションプ
ログラムは新製品上でも、たとえ新製品の拡張機能は生
かされないまでも、旧製品と同様に正しく動作しなけれ
ばならない。第５図の回路では正しく動作しない危険性
がある。
第５図を改良した回路として第６図が考えられる。10
6はフリップフロップであり、拡張レジスタ１へのアク
セスの許可及び禁止をコントロールしている。106の出
力が１のとき拡張レジスタ１への書き込みは許可され、
０のとき禁止される。105はNANDゲートであり、アドレ
ス1BFHをデコードしており、ブリップフロップ106への
書き込みパルスを作っている。107はNANDゲートであ
り、拡張レジスタ１への書き込みパルスを作っている。
107は第５図104に比べ、フリップフロップ106の出力が
１のときIOアドレス1B0Hへのアクセスが可能という条件
がつけ加えられている。IOアドレス1BFHのビット７に１
を書き込むと拡張レジスタ１へのアクセスは許可され、
０を書き込むと禁止される。通常は０が書き込まれてお
り、拡張レジスタ１へのアクセスは禁止されている。拡
張レジスタ１へデータを書き込む場合にのみ、その前に
IOアドレス1BFHのビット７に１を書き込み、拡張レジス
タ１へのデータの書き込みが終わったあと、又Ｉアド
レス1BFHのビット７に０が書き込まれる。
6はフリップフロップであり、拡張レジスタ１へのアク
セスの許可及び禁止をコントロールしている。106の出
力が１のとき拡張レジスタ１への書き込みは許可され、
０のとき禁止される。105はNANDゲートであり、アドレ
ス1BFHをデコードしており、ブリップフロップ106への
書き込みパルスを作っている。107はNANDゲートであ
り、拡張レジスタ１への書き込みパルスを作っている。
107は第５図104に比べ、フリップフロップ106の出力が
１のときIOアドレス1B0Hへのアクセスが可能という条件
がつけ加えられている。IOアドレス1BFHのビット７に１
を書き込むと拡張レジスタ１へのアクセスは許可され、
０を書き込むと禁止される。通常は０が書き込まれてお
り、拡張レジスタ１へのアクセスは禁止されている。拡
張レジスタ１へデータを書き込む場合にのみ、その前に
IOアドレス1BFHのビット７に１を書き込み、拡張レジス
タ１へのデータの書き込みが終わったあと、又Ｉアド
レス1BFHのビット７に０が書き込まれる。
第６図の回路は第５図に比べて不具合点が改善されて
はいるがまだ充分とはいえない。アプリケーションプロ
グラムが不用意にIOアドレス1BFHのビット７に１を書き
込むようなコマンドを実行してしまうとその後はフリッ
プフロップ106の出力はずっと１になってしまう。その
後で又、アプリケーションプログラムが不用意にIOアド
レス1B0Hをアクセスするようなことがあると拡張レジス
タ１の内容はこわれてしまう。第５図に比べ確率的には
かなり低くなっているがまだ完全とはいえない。
はいるがまだ充分とはいえない。アプリケーションプロ
グラムが不用意にIOアドレス1BFHのビット７に１を書き
込むようなコマンドを実行してしまうとその後はフリッ
プフロップ106の出力はずっと１になってしまう。その
後で又、アプリケーションプログラムが不用意にIOアド
レス1B0Hをアクセスするようなことがあると拡張レジス
タ１の内容はこわれてしまう。第５図に比べ確率的には
かなり低くなっているがまだ完全とはいえない。
［発明が解決しようとする課題］ 本発明の目的は以上説明してきた問題点、すなわち情
報処理装置のバージョンアップの際に追加されるIOレジ
スタが、アプリケーションプログラムの不用意なアクセ
スによりこわれてしまうことがあるという問題点、を解
決する装置を提供することにある。さらに、バージョン
アップの際に追加された拡張レジスタについて、これを
有する上位の情報処理装置とこれを有しない下位の情報
処理装置に対して、下位の装置でしか本来実行され得な
いソフトウェアであっても上位装置での互換性を確保す
るための簡単なハードウェアをもつ情報処理装置の実現
を目的とする。
報処理装置のバージョンアップの際に追加されるIOレジ
スタが、アプリケーションプログラムの不用意なアクセ
スによりこわれてしまうことがあるという問題点、を解
決する装置を提供することにある。さらに、バージョン
アップの際に追加された拡張レジスタについて、これを
有する上位の情報処理装置とこれを有しない下位の情報
処理装置に対して、下位の装置でしか本来実行され得な
いソフトウェアであっても上位装置での互換性を確保す
るための簡単なハードウェアをもつ情報処理装置の実現
を目的とする。
［課題を解決するための手段］ 本発明のメモリーの書き込み保護回路は、 指定されたアドレスに対応するメモリをアクセスする
メモリアクセスコマンドを実行する装置のメモリーの書
き込み保護回路において、 前記メモリアクセスコマンドのアドレスと第１の所定
のアドレスとの一致又は不一致を検出する第１のアドレ
ス検出手段と、 前記メモリアクセスコマンドのアドレスと第２の所定
のアドレスとの一致又は不一致を検出する第２のアドレ
ス検出手段と、 前記メモリアクセスコマンドのアドレスと前記指定さ
れたアドレスとの一致又は不一致を検出する第３のアド
レス検出手段と、 コマンドシーケンサとを具備し、 前記コマンドシーケンサは状態記憶手段と状態制御手
段とを含み、 該状態制御手段は、初期状態として該状態記憶手段に
第１の状態を記憶せしめ、 前記第１のアドレス検出手段がメモリアクセスコマン
ドのアドレスと前記第１の所定のアドレスとの一致を検
出し、かつ前記状態記憶手段が前記第１の状態であると
きには、前記状態記憶手段に第２の状態を記憶せしめ、 前記第２のアドレス検出手段がメモリアクセスコマン
ドのアドレスと前記第２の所定のアドレスとの一致を検
出し、かつ前記状態記憶手段が第２の状態であるときは
前記状態記憶手段に第３の状態を記憶せしめてなり、 前記第３のアドレス検出手段がメモリアクセスコマン
ドのアドレスと前記指定されたアドレスとの一致を検出
し，かつ前記状態記憶手段が第３の状態のときに前記指
定されたアドレスに対応した前記メモリをアクセスして
なることを特徴とする。
メモリアクセスコマンドを実行する装置のメモリーの書
き込み保護回路において、 前記メモリアクセスコマンドのアドレスと第１の所定
のアドレスとの一致又は不一致を検出する第１のアドレ
ス検出手段と、 前記メモリアクセスコマンドのアドレスと第２の所定
のアドレスとの一致又は不一致を検出する第２のアドレ
ス検出手段と、 前記メモリアクセスコマンドのアドレスと前記指定さ
れたアドレスとの一致又は不一致を検出する第３のアド
レス検出手段と、 コマンドシーケンサとを具備し、 前記コマンドシーケンサは状態記憶手段と状態制御手
段とを含み、 該状態制御手段は、初期状態として該状態記憶手段に
第１の状態を記憶せしめ、 前記第１のアドレス検出手段がメモリアクセスコマン
ドのアドレスと前記第１の所定のアドレスとの一致を検
出し、かつ前記状態記憶手段が前記第１の状態であると
きには、前記状態記憶手段に第２の状態を記憶せしめ、 前記第２のアドレス検出手段がメモリアクセスコマン
ドのアドレスと前記第２の所定のアドレスとの一致を検
出し、かつ前記状態記憶手段が第２の状態であるときは
前記状態記憶手段に第３の状態を記憶せしめてなり、 前記第３のアドレス検出手段がメモリアクセスコマン
ドのアドレスと前記指定されたアドレスとの一致を検出
し，かつ前記状態記憶手段が第３の状態のときに前記指
定されたアドレスに対応した前記メモリをアクセスして
なることを特徴とする。
［実施例］ 以下実施例にもとづいて本発明の説明をする。第１図
が本発明の実施例であり、新製品において追加された拡
張レジスタとそのアドレスデコーダの構成法を示してい
る。１は拡張レジスタでありこれが新製品において追加
されたレジスタである。２はNANDゲートであり、IOアド
レス1B0Hをデコードして、拡張レジスタ１への書き込み
パルスを作っている。3,4はANDゲートであり、それぞれ
IOアドレス37BH及び1BFHをデコードしている。５はNAND
ゲートであり、CPUがIOライトコマンドを実行したとき
パルスを発生し、これがコマンドシーケンサ８のクロッ
クとなっている。８はコマンドシーケンサであり、２つ
のフリップフロップ（以下FFと記す）６と７をもってお
り、特定のコマンドシーケンスが実行されるのを検出す
る。フリップフロップ７はコマンドシーケンスの実行の
状態を記憶し、コマンドシーケンサ８内のアンドゲート
は該状態の制御をする。FF6及び７のＱ出力をそれぞれQ
0,Q1と記す。Q1はNANDゲート２の入力になっており、拡
張レジスタ１へのアクセスはQ1＝１のときのみ可能とな
っている。
が本発明の実施例であり、新製品において追加された拡
張レジスタとそのアドレスデコーダの構成法を示してい
る。１は拡張レジスタでありこれが新製品において追加
されたレジスタである。２はNANDゲートであり、IOアド
レス1B0Hをデコードして、拡張レジスタ１への書き込み
パルスを作っている。3,4はANDゲートであり、それぞれ
IOアドレス37BH及び1BFHをデコードしている。５はNAND
ゲートであり、CPUがIOライトコマンドを実行したとき
パルスを発生し、これがコマンドシーケンサ８のクロッ
クとなっている。８はコマンドシーケンサであり、２つ
のフリップフロップ（以下FFと記す）６と７をもってお
り、特定のコマンドシーケンスが実行されるのを検出す
る。フリップフロップ７はコマンドシーケンスの実行の
状態を記憶し、コマンドシーケンサ８内のアンドゲート
は該状態の制御をする。FF6及び７のＱ出力をそれぞれQ
0,Q1と記す。Q1はNANDゲート２の入力になっており、拡
張レジスタ１へのアクセスはQ1＝１のときのみ可能とな
っている。
コマンドシーケンサ８の動作を第２図で説明する。ま
ずはじめはFF6及び７はRESET信号により初期リセットさ
れておりQ0＝Q1＝０となっている。この状態をS0と記
す。コマンドシーケンサ８のクロックはNANDゲート５に
よって作られており、信号AEN＝０で信号−XIOW＝０の
とき、すなわちCPUがIOライトコマンドを実行したとき
のみコマンドシーケンサ８は状態が遷移する。それ以外
の時は前の状態を保っている。S0においてCPUがIOアド
レス1BFHへのIOライトコマンドを実行するとANDゲート
４の出力が１となりQ0＝１となる。このときQ1は０のま
まである。このQ0＝1,Q1＝０の状態をS1とする。S0にお
いて1BFH以外へのIOライトコマンドを実行してもコマン
ドシーケンサはS0のままである。次にS1の状態におい
て、37BHへのIOライトコマンドを実行するとANDゲート
３の出力が１となり、Q1＝１となる。又このときQ0は０
にもどる。Q0＝0,Q1＝１の状態をS2とする。S1の状態に
おいて37BH以外へのIOライトコマンドを実行するとQ0＝
0,Q1＝０となりS0に戻ってしまう。S2の状態においては
Q1＝１であり、このときのみNANDゲート２が有効にな
る。すなわちS2の状態において、1B0HへのIOライトコマ
ンドを実行すると拡張レジスタ１へのアクセスができ
る。S2の状態においてIOライトコマンドを実行すると次
は必ずS0の状態にもどってしまう。
ずはじめはFF6及び７はRESET信号により初期リセットさ
れておりQ0＝Q1＝０となっている。この状態をS0と記
す。コマンドシーケンサ８のクロックはNANDゲート５に
よって作られており、信号AEN＝０で信号−XIOW＝０の
とき、すなわちCPUがIOライトコマンドを実行したとき
のみコマンドシーケンサ８は状態が遷移する。それ以外
の時は前の状態を保っている。S0においてCPUがIOアド
レス1BFHへのIOライトコマンドを実行するとANDゲート
４の出力が１となりQ0＝１となる。このときQ1は０のま
まである。このQ0＝1,Q1＝０の状態をS1とする。S0にお
いて1BFH以外へのIOライトコマンドを実行してもコマン
ドシーケンサはS0のままである。次にS1の状態におい
て、37BHへのIOライトコマンドを実行するとANDゲート
３の出力が１となり、Q1＝１となる。又このときQ0は０
にもどる。Q0＝0,Q1＝１の状態をS2とする。S1の状態に
おいて37BH以外へのIOライトコマンドを実行するとQ0＝
0,Q1＝０となりS0に戻ってしまう。S2の状態においては
Q1＝１であり、このときのみNANDゲート２が有効にな
る。すなわちS2の状態において、1B0HへのIOライトコマ
ンドを実行すると拡張レジスタ１へのアクセスができ
る。S2の状態においてIOライトコマンドを実行すると次
は必ずS0の状態にもどってしまう。
以上のように、第１図の回路においては拡張レジスタ
１へのアクセスはS2の状態においてのみ可能となる。S2
の状態というのはIOアドレス1BFHへのIOライトコマンド
にひき続いてIOアドレス37BHへのIOライトコマンドを実
行した場合にのみたどりつくことができ、さらにこのS2
の状態において、ひき続いてIOアドレス1B0HへのIOライ
トコマンドを実行したときのみ拡張レジスタ１へデータ
を書き込むことができる。すなわち第１図の回路におい
て拡張レジスタ１へデータを書き込むためには以上の３
つのIOライトコマンドを連続して実行しなければならな
い。この方法によれば拡張レジスタ１へのアクセスは多
少めんどうになるが、アプリケーションプログラムの不
用意なアクセスからは拡張レジスタ１を保護することが
できる。すなわち、アプリケーションプログラムが上記
３つのIOライトコマンドを偶然連続して実行した場合に
のみ拡張レジスタ１の内容がこわされるわけであるが、
そのような確率はほとんど０であるといえる。
１へのアクセスはS2の状態においてのみ可能となる。S2
の状態というのはIOアドレス1BFHへのIOライトコマンド
にひき続いてIOアドレス37BHへのIOライトコマンドを実
行した場合にのみたどりつくことができ、さらにこのS2
の状態において、ひき続いてIOアドレス1B0HへのIOライ
トコマンドを実行したときのみ拡張レジスタ１へデータ
を書き込むことができる。すなわち第１図の回路におい
て拡張レジスタ１へデータを書き込むためには以上の３
つのIOライトコマンドを連続して実行しなければならな
い。この方法によれば拡張レジスタ１へのアクセスは多
少めんどうになるが、アプリケーションプログラムの不
用意なアクセスからは拡張レジスタ１を保護することが
できる。すなわち、アプリケーションプログラムが上記
３つのIOライトコマンドを偶然連続して実行した場合に
のみ拡張レジスタ１の内容がこわされるわけであるが、
そのような確率はほとんど０であるといえる。
［発明の効果］ 製品のバージョンアップの際に追加されるIOレジスタ
へのアクセスが特定のコマンドシーケンス（第１図にお
いては２つのIOライトコマンド）の直後においてのみ可
能となるような回路（暗号回路と考えることができる）
をアドレスデコーダの中に組み込むことにより、従来か
らあるアプリケーションプログラム（バージョンアップ
の前の製品のために作られたもの）が新製品において追
加されたIOレジスタを不用意にこわしてしまうという問
題を解決することができた。本発明によれば製品のバー
ジョンアップの際に機能の拡張をしても、従来のアプリ
ケーションプログラムをバージョンアップされた新製品
の上でも問題なく動作させることができる。
へのアクセスが特定のコマンドシーケンス（第１図にお
いては２つのIOライトコマンド）の直後においてのみ可
能となるような回路（暗号回路と考えることができる）
をアドレスデコーダの中に組み込むことにより、従来か
らあるアプリケーションプログラム（バージョンアップ
の前の製品のために作られたもの）が新製品において追
加されたIOレジスタを不用意にこわしてしまうという問
題を解決することができた。本発明によれば製品のバー
ジョンアップの際に機能の拡張をしても、従来のアプリ
ケーションプログラムをバージョンアップされた新製品
の上でも問題なく動作させることができる。
また、該情報処理装置のバージョンアップをする際に
アドレスデコーダのわずかな改造だけで従来のアプリケ
ーションプログラムに対する互換性を確保することがで
きる。
アドレスデコーダのわずかな改造だけで従来のアプリケ
ーションプログラムに対する互換性を確保することがで
きる。
さらに、アドレスデコーダ内のコマンドシーケンスは
他のアドレスに対するメモリアクセスコマンドを実行す
れば状態が初期状態に戻されるため、不用意なメモリア
クセス確率が著しく減少する。
他のアドレスに対するメモリアクセスコマンドを実行す
れば状態が初期状態に戻されるため、不用意なメモリア
クセス確率が著しく減少する。
第１図は本発明の実施例を示す図であり、第２図は第１
図中のコマンドシーケンサ８の動作説明を示す図であ
る。第３図は製品のバージョンアップの例を示した図で
あり、第４図は旧製品のアドレスデコーダの例を示す図
であり、第５図と第６図は新製品で追加された部分（従
来の技術）を示す図である。 １……拡張レジスタ 2,5,104,105,107……NANDゲート 3,4,101,102,103……ANDゲート 6,7,106……フリップフロップ ８……コマンドシーケンサ
図中のコマンドシーケンサ８の動作説明を示す図であ
る。第３図は製品のバージョンアップの例を示した図で
あり、第４図は旧製品のアドレスデコーダの例を示す図
であり、第５図と第６図は新製品で追加された部分（従
来の技術）を示す図である。 １……拡張レジスタ 2,5,104,105,107……NANDゲート 3,4,101,102,103……ANDゲート 6,7,106……フリップフロップ ８……コマンドシーケンサ
Claims (1)
- 【請求項１】指定されたアドレスに対応するメモリをア
クセスするメモリアクセスコマンドを実行する装置のメ
モリーの書き込み保護回路において、 前記メモリアクセスコマンドのアドレスと第１の所定の
アドレスとの一致又は不一致を検出する第１のアドレス
検出手段と、 前記メモリアクセスコマンドのアドレスと第２の所定の
アドレスとの一致又は不一致を検出する第２のアドレス
検出手段と、 前記メモリアクセスコマンドのアドレスと前記指定され
たアドレスとの一致又は不一致を検出する第３のアドレ
ス検出手段と、 コマンドシーケンサとを具備し、 前記コマンドシーケンサは状態記憶手段と状態制御手段
とを含み、 該状態制御手段は、初期状態として該状態記憶手段に第
１の状態を記憶せしめ、 前記第１のアドレス検出手段がメモリアクセスコマンド
のアドレスと前記第１の所定のアドレスとの一致を検出
し、かつ前記状態記憶手段が前記第１の状態であるとき
には、前記状態記憶手段に第２の状態を記憶せしめ、 前記第２のアドレス検出手段がメモリアクセスコマンド
のアドレスと前記第２の所定のアドレスとの一致を検出
し，かつ前記状態記憶手段が第２の状態であるときは前
記状態記憶手段に第３の状態を記憶せしめてなり、 前記第３のアドレス検出手段がメモリアクセスコマンド
のアドレスと前記指定されたアドレスとの一致を検出
し、かつ前記状態記憶手段が第３の状態のときに前記指
定されたアドレスに対応した前記メモリをアクセスして
なることを特徴とするメモリーの書き込み保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202253A JP2972805B2 (ja) | 1988-08-12 | 1988-08-12 | メモリーの書き込み保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202253A JP2972805B2 (ja) | 1988-08-12 | 1988-08-12 | メモリーの書き込み保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250749A JPH0250749A (ja) | 1990-02-20 |
| JP2972805B2 true JP2972805B2 (ja) | 1999-11-08 |
Family
ID=16454486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63202253A Expired - Lifetime JP2972805B2 (ja) | 1988-08-12 | 1988-08-12 | メモリーの書き込み保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972805B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006006387A1 (ja) | 2004-07-08 | 2008-04-24 | 松下電器産業株式会社 | ホスト機器、記憶装置、及び記憶装置へのアクセス方法 |
| JP5438531B2 (ja) | 2010-01-20 | 2014-03-12 | 株式会社Ｓｈカッパープロダクツ | Ｎｂ３Ｓｎ超電導線材の製造方法、及びＮｂ３Ｓｎ超電導線材 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61175670A (ja) * | 1985-01-30 | 1986-08-07 | 富士通株式会社 | パスワ−ド判定回路 |
| JPS6224342A (ja) * | 1985-07-23 | 1987-02-02 | Matsushita Electric Ind Co Ltd | メモリ−デ−タ保護回路内蔵制御装置 |
-
1988
- 1988-08-12 JP JP63202253A patent/JP2972805B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250749A (ja) | 1990-02-20 |
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