JP2964480B2 - Digital video signal processing circuit - Google Patents
Digital video signal processing circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタルビデオ信号処理回路、特にTBC
に好適なデジタルビデオ信号処理回路に関する。The present invention relates to a digital video signal processing circuit, in particular, a TBC.
The present invention relates to a digital video signal processing circuit suitable for
デュアルポートのフィールドメモリを用いた従来のTB
Cの例が第4図に示されている。Conventional TB using dual-port field memory
An example of C is shown in FIG.
第4図中、端子41に供給されるVTRの再生ビデオ信号
SPVOは、A/D変換回路42及びAFC回路43に供給される。In FIG. 4, a reproduced video signal SPVO of a VTR supplied to a terminal 41 is supplied to an A / D conversion circuit 42 and an AFC circuit 43.
再生ビデオ信号SPVOは、A/D変換回路42にてデジタル
化され、デジタルビデオ信号SDVとされてフィールドメ
モリ44に供給される。一方、再生ビデオ信号SPVOから
は、AFC回路43にて水平同期信号に基づいたクロックCKW
が形成され、書込制御回路45に供給される。尚、このク
ロックCKWは、再生ビデオ信号SPVOと同一の時間軸変動
を有している。The reproduction video signal SPVO is digitized by the A / D conversion circuit 42 and supplied to the field memory 44 as a digital video signal SDV. On the other hand, from the reproduced video signal SPVO, a clock CKW based on the horizontal synchronizing signal is
Is formed and supplied to the write control circuit 45. This clock CKW has the same time axis fluctuation as the reproduced video signal SPVO.
クロックCKWからは、書込制御回路45にてライトアド
レス/タイミング信号SWTが形成され、フィールドメモ
リ44に供給される。From the clock CKW, a write address / timing signal SWT is formed by the write control circuit 45 and supplied to the field memory 44.
ライトアドレス/タイミング信号SWTに基づいてデジ
タルビデオ信号SDVはフィールドメモリ44に書込まれ
る。尚、デジタルビデオ信号SDVの水平、垂直の同期信
号の各期間中は、ライトアドレス/タイミング信号SWT
によって制御されるため、上述の書込み動作は行われな
い。従って、フィールドメモリ44には再生ビデオ信号S
PVO中の映像信号のみが、有効データとして記録され
る。The digital video signal SDV is written into the field memory 44 based on the write address / timing signal SWT. Note that during each period of the horizontal and vertical synchronization signals of the digital video signal SDV, the write address / timing signal SWT
Therefore, the above-described write operation is not performed. Therefore, the reproduced video signal S is stored in the field memory 44.
Only the video signal in the PVO is recorded as valid data.
一方、クリスタル等によって構成されたクロック発振
器46にて形成されるクロックCKRは、読出制御回路47及
び同期信号発生器48に供給される。On the other hand, a clock CKR formed by a clock oscillator 46 composed of a crystal or the like is supplied to a read control circuit 47 and a synchronization signal generator 48.
クロックCKRからは、読出制御回路47にてリードアド
レス/タイミング信号SRTが形成され、フィールドメモ
リ44に供給される。リードアドレス/タイミング信号S
RTに基づいてフィールドメモリ44から有効データが出力
され、加算回路49に供給される。From the clock CKR, the read address / timing signal SRT is formed by the read control circuit 47 and supplied to the field memory 44. Read address / timing signal S
Valid data is output from the field memory 44 based on the RT and supplied to the adding circuit 49.
また、クロックCKRに同期して同期信号発生器48で形
成された複合同期信号が加算回路49に供給される。加算
回路49からの複合同期信号が付加されたデジタルビデオ
信号SDVがD/A変換回路50に供給される。デジタルビデ
オ信号SDVは、D/A変換回路50にてアナログ化され、端
子51から再生ビデオ信号SPVとして取出される。Further, a composite synchronization signal generated by the synchronization signal generator 48 in synchronization with the clock CKR is supplied to the addition circuit 49. The digital video signal SDV to which the composite synchronization signal is added from the adding circuit 49 is supplied to the D / A conversion circuit 50. The digital video signal SDV is converted into an analog signal by the D / A conversion circuit 50 and is taken out from the terminal 51 as a reproduced video signal SPV.
ところで、従来用いられてきた同期信号発生器48は、
比較的、回路規模が大きく、消費電力も大きくなってし
まうという問題点があった。この同期信号発生器48を、
集積回路とした場合でも1000ゲート程度の大きさになっ
てしまうものであった。また、信号の方式をPAL、NTSC
の両方式に共用できるようにするためには、更に回路規
模を大きくしなければならず、従って、消費電力も大き
くなってしまうという問題点があった。By the way, the conventionally used synchronization signal generator 48 is
There is a problem that the circuit scale is relatively large and the power consumption is relatively large. This synchronization signal generator 48
Even in the case of an integrated circuit, the size is about 1000 gates. The signal format is PAL, NTSC
In order to be able to share both types, the circuit scale must be further increased, and the power consumption also increases.
そこで、同期信号発生器48を使用せず、再生ビデオ信
号SPVOの全体、即ち、映像信号及び同期信号〔シンク
チップレベルからホワイトピークレベルまで〕をA/D変
換し、フィールドメモリ44に記録することも考えられる
が、この場合には、A/D変換回路42において、映像信号
に割当てられるダイナミッイクレンジが減少し、精度が
低下してしまうという問題点があった。Therefore, without using the synchronizing signal generator 48, A / D conversion of the entire reproduced video signal SPVO, that is, the video signal and the synchronizing signal (from the sync chip level to the white peak level) is performed and recorded in the field memory 44. However, in this case, there is a problem that the dynamic range allocated to the video signal in the A / D conversion circuit 42 is reduced, and the accuracy is reduced.
従ってこの発明の目的は、従来の同期信号発生器を不
要とでき、且つ映像信号にのみA/D変換のダイナミック
レンジを割り当て得るデジタルビデオ信号処理回路を提
供することにある。SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a digital video signal processing circuit which can eliminate the need for a conventional synchronizing signal generator and can allocate an A / D conversion dynamic range only to a video signal.
この発明は、制御部からの命令によりイニシャル時に
同期信号パターンと対応するコードを、メモリの所定領
域に書き込み、デジタルビデオ信号の有効データをメモ
リの他の所定領域に書き込み、コードを付加して有効デ
ータを読み出すようにしたものであって、少なくとも同
期信号パターンと対応するコードとデジタルビデオ信号
の有効データとをメモリへの書き込みするときにおいて
は、デジタルビデオ信号の有効データのみA/D変換回路
に通すようになし、同期信号パターンと対応するコード
は、デジタルビデオ信号の有効データには割り当てられ
ないコードであり、デジタルビデオ信号と対応して発生
される制御信号に基づいてスイッチが切り替えられるこ
とによって出力されるようにしたことを特徴とするデジ
タルビデオ信号処理回路である。According to the present invention, a code corresponding to a synchronization signal pattern is written in a predetermined area of a memory at the time of an initial operation in accordance with a command from a control unit, valid data of a digital video signal is written in another predetermined area of a memory, and a code is added to a valid area. Data is read, and when writing at least the code corresponding to the synchronization signal pattern and the valid data of the digital video signal to the memory, only the valid data of the digital video signal is sent to the A / D conversion circuit. The code corresponding to the synchronization signal pattern is a code that is not assigned to the valid data of the digital video signal, and is switched by a switch based on a control signal generated corresponding to the digital video signal. Digital video signal processing circuit It is.
メモリコントローラからの命令により、イニシャル期
間に同期信号に対応するコードがメモリの所定領域に書
込まれる。イニシャル期間が終了すると、再生ビデオ信
号中の映像信号のみがA/D変換されて形成される有効デ
ータがメモリの他の所定領域に書込まれる。In response to a command from the memory controller, a code corresponding to the synchronization signal is written in a predetermined area of the memory during the initial period. When the initial period ends, only the video signal in the reproduced video signal is subjected to A / D conversion, and valid data formed is written to another predetermined area of the memory.
一方、メモリの読出しに際しては、有効データに上述
のコードが付加されてデジタルビデオ信号が形成され、
1H毎に読出される。On the other hand, when reading the memory, the above-mentioned code is added to the valid data to form a digital video signal,
Read every 1H.
これにより、従来の同期信号発生器を不要にでき、且
つ映像信号にのみA/D変換回路のダイナミックレンジを
割り当てることができる。This eliminates the need for a conventional synchronization signal generator, and allows the dynamic range of the A / D conversion circuit to be assigned only to the video signal.
以下、この発明の一実施例について第1図乃至第3図
を参照して説明する。この実施例はTBCに対して、この
発明を適用したものである。6は、TBCを構成するフィ
ールドメモリを示し、このフィールドメモリ6には図示
せぬも書込み、読出しを制御するための各制御回路が設
けられている。An embodiment of the present invention will be described below with reference to FIGS. In this embodiment, the present invention is applied to a TBC. Reference numeral 6 denotes a field memory constituting the TBC. The field memory 6 is provided with control circuits (not shown) for controlling writing and reading.
第1図の構成に於いて、データバス1を介して、メモ
リコントローラ2、レジスタ3、4、5が接続されてい
る。In the configuration of FIG. 1, a memory controller 2 and registers 3, 4, and 5 are connected via a data bus 1.
例えば、電源が投入された後の一定期間、即ちイニシ
ャル期間に、第2図Aの基準信号SSTに於ける1H中の水
平同期信号HSYの始点のサンプル数で表される設定値N1
及び終点のサンプル数で表される設定値N2がメモリコン
トローラ2から出力され、設定値N1がレジスタ3、設定
値N2がレジスタ4に夫々供給される。この設定値N1、N2
は、レジスタ3、4を介して比較回路7、8に供給され
る。上述の基準信号SSTは、デジタルビデオ信号SDVと
対応しており、水平同期信号HSY、垂直同期信号VSYを
含むものである。For example, during a certain period after the power is turned on, that is, during the initial period, the set value N1 represented by the number of samples of the start point of the horizontal synchronization signal HSY in 1H in the reference signal SST of FIG.
And the set value N2 represented by the number of samples at the end point is output from the memory controller 2, the set value N1 is supplied to the register 3, and the set value N2 is supplied to the register 4. These setting values N1, N2
Is supplied to the comparison circuits 7 and 8 via the registers 3 and 4. The above-described reference signal SST corresponds to the digital video signal SDV and includes the horizontal synchronizing signal HSY and the vertical synchronizing signal VSY.
また、1フィールド当たりのライン数の中の有効デー
タが含まれる設定ライン数N3、例えば240が、メモリコ
ントローラ2からレジスタ5に供給される。設定ライン
数N3は、レジスタ5を介して比較回路9に供給される。In addition, the set number of lines N3 including valid data in the number of lines per field, for example, 240, is supplied from the memory controller 2 to the register 5. The set line number N3 is supplied to the comparison circuit 9 via the register 5.
一方、端子10からは、910H(Hは、水平走査周
波数)の周波数とされているサンプルクロックCLKが水
平カウンタ11に供給され、カウントされる。カウント値
N0は、上述の比較回路7、8に夫々、供給されている。
また、カウント値N0が910に達すると、1Hの終了を表す
キャリー信号SCRYが垂直カウンタ12、メモリコントロ
ーラ2に供給される。On the other hand, a sample clock CLK having a frequency of 910H (H is the horizontal scanning frequency) is supplied from the terminal 10 to the horizontal counter 11 and counted. Count value
N0 is supplied to the above-described comparison circuits 7 and 8, respectively.
When the count value N0 reaches 910, a carry signal SCRY indicating the end of 1H is supplied to the vertical counter 12 and the memory controller 2.
カウント値N0と、上述の設定値N1、N2は比較回路7、
8で夫々比較される。The count value N0 and the set values N1 and N2 are compared with the comparison circuit 7,
8 are compared.
比較回路7では、設定値N1=カウント値N0となった時
に信号S7が形成され、メモリコントローラ2に供給され
る。比較回路8では、カウント値N0=設定値N2となった
時に信号S8が形成され、メモリコントローラ2に供給さ
れる。In the comparison circuit 7, when the set value N1 = count value N0, a signal S7 is formed and supplied to the memory controller 2. In the comparison circuit 8, when the count value N0 = set value N2, a signal S8 is formed and supplied to the memory controller 2.
水平カウンタ11から供給されるキャリー信号SCRY
は、垂直カウンタ12にてカウントされ、カウント値N00
が比較回路9に供給される。Carry signal SCRY supplied from horizontal counter 11
Is counted by the vertical counter 12, and the count value N00
Is supplied to the comparison circuit 9.
比較回路9では、設定ライン数N3=カウント値N00と
なった時に信号S9が形成され、メモリコントローラ2に
供給される。In the comparison circuit 9, a signal S 9 is formed when the set number of lines N 3 = count value N 00, and is supplied to the memory controller 2.
メモリコントローラ2からは、供給される信号S7に対
応して、第2図Bに示されるようなハイレベルの制御信
号Scがスイッチ13に出力され、スイッチ13の端子13b、1
3cが接続される。この状態の時には、80コード形成回路
14から80コードがフィールドメモリ6に供給される。こ
の80コード(16進表示)は、8ビットの2'Sコンプリメ
ンタリーコードであって、有効データに対しては割り当
てられない禁止コードである。A high-level control signal Sc as shown in FIG. 2B is output from the memory controller 2 to the switch 13 in response to the supplied signal S7, and the terminals 13b, 1
3c is connected. In this state, the 80 code forming circuit
14 to 80 codes are supplied to the field memory 6. This 80 code (hexadecimal notation) is an 8-bit 2'S complementary code, and is a prohibition code that is not assigned to valid data.
フィールドメモリ6は、第3図に示されるように、水
平同期信号HSYに対応する80コードの書き込まれる水平
ブランキング領域15と、垂直同期信号VSYに対応する80
コードの書き込まれる垂直ブランキング領域16と、有効
データの書き込まれるデータ領域17とに区分されてい
る。As shown in FIG. 3, the field memory 6 has a horizontal blanking area 15 in which an 80 code corresponding to the horizontal synchronization signal HSY is written, and an 80 corresponding to the vertical synchronization signal VSY.
It is divided into a vertical blanking area 16 where a code is written and a data area 17 where valid data is written.
従って、この段階では、上述の80コードがフィールド
メモリ6の水平ブランキング領域15に書き込まれる。Therefore, at this stage, the above-mentioned 80 codes are written in the horizontal blanking area 15 of the field memory 6.
そして、第2図Bに示されるように、メモリコントロ
ーラ2から出力される制御信号Scは、メモリコントロー
ラ2に供給される信号S8に対応してローレベルとされ、
スイッチ13が切り替えられて端子13a、13cが接続され
る。これにより、80コード形成回路14からの80コードの
供給が遮断される。尚、イニシャル期間では、端子18か
らデジタルビデオ信号SDVの有効データが供給されず、
有効データはフィールドメモリ6に書き込まれないよう
にされている。Then, as shown in FIG. 2B, the control signal Sc output from the memory controller 2 is set to a low level corresponding to the signal S8 supplied to the memory controller 2,
The switch 13 is switched to connect the terminals 13a and 13c. As a result, the supply of the 80 code from the 80 code forming circuit 14 is cut off. During the initial period, valid data of the digital video signal SDV is not supplied from the terminal 18,
Valid data is not written to the field memory 6.
この結果、水平ブランキング領域15には、1H分の80コ
ードが書込まれることになる。As a result, 80 codes for 1H are written in the horizontal blanking area 15.
水平カウンタ11におけるカウント値N0が910に達する
と、垂直カウンタ12にキャリー信号SCRYが供給され、
垂直カウンタ12におけるカウント値N00を+1する。そ
して、カウント値N00は比較回路9に供給され、設定ラ
イン数N3との比較がなされる。When the count value N0 of the horizontal counter 11 reaches 910, the carry signal SCRY is supplied to the vertical counter 12,
The count value N00 in the vertical counter 12 is incremented by one. Then, the count value N00 is supplied to the comparison circuit 9 and is compared with the set line number N3.
上述の動作が反復されることによって、フィールドメ
モリ6の水平ブランキング領域15には、1フィールドの
水平ブランキングと対応する80コードの書込みが行なわ
れる。垂直カウンタ12のカウント値N00が、設定ライン
数N3に到達すると、水平ブランキング領域15に対する80
コードの書き込みが終了する。この時、比較回路9から
信号S9がメモリコントローラ2に供給される。メモリコ
ントローラ2からは、再び制御信号Scが出力されてスイ
ッチ13を制御する。これにより、80コードが再度、フィ
ールドメモリ6に供給される。By repeating the above operation, 80 codes corresponding to the horizontal blanking of one field are written in the horizontal blanking area 15 of the field memory 6. When the count value N00 of the vertical counter 12 reaches the set number of lines N3, 80
Writing of the code is completed. At this time, the signal S9 is supplied from the comparison circuit 9 to the memory controller 2. The control signal Sc is output again from the memory controller 2 to control the switch 13. Thereby, the 80 code is supplied to the field memory 6 again.
この80コードは、フィールドメモリ6の垂直ブランキ
ング領域16に書込まれる。This 80 code is written in the vertical blanking area 16 of the field memory 6.
このようにして、フィールドメモリ6の水平ブランキ
ング領域15、垂直ブランキング領域16に対する80コード
の書込みが終了するとイニシャル期間が終了し、メモリ
コントローラ2からは制御信号Scが出力される。この制
御信号Scによってスイッチ13が制御され、端子13a、13c
が接続される。In this way, when the writing of the 80 codes to the horizontal blanking area 15 and the vertical blanking area 16 of the field memory 6 is completed, the initial period is completed, and the control signal Sc is output from the memory controller 2. The switch 13 is controlled by the control signal Sc, and the terminals 13a, 13c
Is connected.
この段階では、端子18から供給されるデジタルビデオ
信号SDVの有効データのみがフィールドメモリ6のデー
タ領域17に書き込まれる。At this stage, only valid data of the digital video signal SDV supplied from the terminal 18 is written to the data area 17 of the field memory 6.
このデジタルビデオ信号SDVの有効データは、再生ビ
デオ信号中の映像信号のみがA/D変換されて形成され
る。The valid data of the digital video signal SDV is formed by A / D converting only the video signal in the reproduced video signal.
次いで、読出し時の回路動作を説明する。 Next, a circuit operation at the time of reading will be described.
端子19から供給され、クリスタル等によって安定とさ
れているリードアドレス/タイミング信号SRTに同期し
て、フィールドメモリ6からは、有効データに80コード
が付加されてデジタルビデオ信号SDVが形成され、D/A
変換回路20及び80コード検出回路21に供給される。In synchronization with the read address / timing signal SRT supplied from the terminal 19 and stabilized by a crystal or the like, an 80 code is added to the effective data from the field memory 6 to form a digital video signal SDV. A
It is supplied to the conversion circuit 20 and the 80 code detection circuit 21.
デジタルビデオ信号SDVは、D/A変換回路20にてアナ
ログ化され、スイッチ22の端子22aに供給される。一
方、デジタルビデオ信号SDVの80コードが80コード検出
回路21にて検出されると、スイッチ制御信号SSWがスイ
ッチ22に供給される。The digital video signal SDV is converted into an analog signal by the D / A conversion circuit 20 and supplied to the terminal 22a of the switch 22. On the other hand, when the 80 code of the digital video signal SDV is detected by the 80 code detection circuit 21, the switch control signal SSW is supplied to the switch 22.
80コードの区間〔水平同期信号HSYの区間〕では、ス
イッチ制御信号SSWにてスイッチ22が制御され、端子22
b、22cが接続される。端子22bとアース間には、水平同
期信号HSYのシンクチップレベルの電位を有する直流電
源23が配されているため、端子24からは水平同期信号H
SYのタイミングでシンクチップレベルの電位が水平同期
信号HSYとして取り出される。In the section of 80 codes (section of the horizontal synchronization signal HSY), the switch 22 is controlled by the switch control signal SSW, and the terminal 22
b and 22c are connected. Since a DC power supply 23 having a potential of the sync tip level of the horizontal synchronizing signal HSY is arranged between the terminal 22b and the ground, the horizontal synchronizing signal H
At the timing of SY, the potential of the sync chip level is taken out as the horizontal synchronizing signal HSY.
また、80コードの区間が終了すると、スイッチ制御信
号SSWにてスイッチ22が制御され、端子22a、22cが接続
される。従って、デジタルビデオ信号SDVがアナログ化
され、端子24から取り出される。When the section of 80 codes ends, the switch 22 is controlled by the switch control signal SSW, and the terminals 22a and 22c are connected. Therefore, the digital video signal SDV is converted into an analog signal and is taken out from the terminal 24.
従って、端子24からは、映像信号に同期信号の付加さ
れた再生ビデオ信号SPVが取り出されることになる。Therefore, from the terminal 24, the reproduced video signal SPV obtained by adding the synchronization signal to the video signal is taken out.
このように、イニシャル期間に水平同期信号HSY、垂
直同期信号VSYに対応する80コードをフィールドメモリ
6の所定の領域に予め書き込み、また有効データと共に
読み出すようにしているので、従来の同期信号発生器を
不要にでき、省スペース、省電力、コストダウンを実現
できる。As described above, during the initial period, 80 codes corresponding to the horizontal synchronizing signal HSY and the vertical synchronizing signal VSY are written in a predetermined area of the field memory 6 in advance and read together with valid data. Can be eliminated, realizing space saving, power saving, and cost reduction.
また、TBCにかける前の再生ビデオ信号SPVOをA/D変
換するに際しては、同期信号の部分〔シンクチップレベ
ル〜ペデスタルレベル〕をA/D変換しなくともよく、そ
の結果映像信号にのみダイナミックレンジを割り当てる
ことができ、精度を向上させることができる。Also, when A / D conversion is performed on the reproduced video signal SPVO before being applied to the TBC, it is not necessary to A / D convert the sync signal portion (sync tip level to pedestal level). Can be assigned, and the accuracy can be improved.
この発明に係るデジタルビデオ信号処理回路によれ
ば、イニシャル時に同期信号パターンと対応し、有効デ
ータに割り当てられないコードを、メモリの所定領域に
書き込み、再生ビデオ信号中の映像信号のみがA/D変換
された有効データをメモリの他の所定領域に書き込み、
コードを付加して有効データを読み出すようにしている
ので、従来の同期信号発生器を不要にでき、省スペー
ス、省電力、コストダウンを実現できるという効果があ
る。According to the digital video signal processing circuit of the present invention, a code corresponding to the synchronization signal pattern at the time of initialization and not assigned to valid data is written in a predetermined area of the memory, and only the video signal in the reproduced video signal is A / D Write the converted valid data to another predetermined area of the memory,
Since the effective data is read by adding a code, the conventional synchronous signal generator can be eliminated, and there is an effect that space saving, power saving, and cost reduction can be realized.
また、再生されたビデオ信号をA/D変換するに際して
は、同期信号〔シンクチップレベル〜ペデスタルレベ
ル〕をA/D変換しなくともよく、その結果映像信号のみ
ダイナミックレンジを割り当てることができ、精度を向
上させることができるという効果がある。When the reproduced video signal is A / D-converted, the synchronization signal (sync tip level to pedestal level) does not need to be A / D-converted. There is an effect that can be improved.
第1図はこの発明の一実施例を示すブロック図、第2図
は夫々水平同期信号と制御信号の出力タイミングの関係
を示すタイミングチャート、第3図はメモリの各領域を
示す説明図、第4図は従来のTBC回路の例を示すブロッ
ク図である。 図面に於ける主要な符号の説明 2:メモリコントローラ、15:水平ブランキング領域、
6、44:フィールドメモリ、16:垂直ブランキング領域、
17:データ領域、HSY:水平同期信号、VSY:垂直同期
信号、SDV:デジタルビデオ信号。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a timing chart showing the relationship between the output timings of a horizontal synchronizing signal and a control signal, FIG. FIG. 4 is a block diagram showing an example of a conventional TBC circuit. Explanation of main reference numerals in the drawings 2: memory controller, 15: horizontal blanking area,
6, 44: field memory, 16: vertical blanking area,
17: Data area, HSY: horizontal synchronization signal, VSY: vertical synchronization signal, SDV: digital video signal.
Claims (1)
期信号パターンと対応するコードを、メモリの所定領域
に書き込み、デジタルビデオ信号の有効データを上記メ
モリの他の所定領域に書き込み、上記コードを付加して
上記有効データを読み出すようにしたものであって、 少なくとも上記同期信号パターンと対応するコードと上
記デジタルビデオ信号の有効データとを上記メモリへの
書き込みするときにおいては、上記デジタルビデオ信号
の有効データのみA/D変換回路に通すようになし、 上記同期信号パターンと対応するコードは、上記デジタ
ルビデオ信号の有効データには割り当てられないコード
であり、上記デジタルビデオ信号と対応して発生される
制御信号に基づいてスイッチが切り替えられることによ
って出力されるようにした ことを特徴とするデジタルビデオ信号処理回路。1. A code corresponding to a synchronization signal pattern at the time of initializing is written in a predetermined area of a memory by an instruction from a control unit, valid data of a digital video signal is written in another predetermined area of the memory, and the code is added. The valid data is read out, and at least when the code corresponding to the synchronization signal pattern and the valid data of the digital video signal are written into the memory, the validity of the digital video signal is Only the data is passed through the A / D conversion circuit, and the code corresponding to the synchronization signal pattern is a code that is not assigned to the valid data of the digital video signal, and is generated corresponding to the digital video signal. Output when a switch is switched based on a control signal. Digital video signal processing circuit, characterized in that.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1022096A JP2964480B2 (en) | 1989-01-31 | 1989-01-31 | Digital video signal processing circuit |
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JPH02202280A JPH02202280A (en) | 1990-08-10 |
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JP (1) | JP2964480B2 (en) |
-
1989
- 1989-01-31 JP JP1022096A patent/JP2964480B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH02202280A (en) | 1990-08-10 |
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