JP2934119B2 - Semiconductor device, laminate, and module structure - Google Patents
Semiconductor device, laminate, and module structureInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置、積層体及
びモジュール構造体に係り、特に、メモリカード、若し
くは半導体装置を多段に積み重ねた小型パッケージの大
容量メモリ装置等に適用される薄型半導体装置、それを
用いた積層体及びそれを用いたモジュール構造体に関す
るものである。 BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
It relates to a micro-module structure, in particular, a memory card, or a thin semiconductor device which is applied to the semiconductor device in the mass memory device such as a compact package stacked in multiple stages, it
Laminated body and module structure using the same
Things.
【0002】[0002]
【従来の技術】従来の薄型半導体装置の小型パッケージ
として、タブ付きリードフレームとワイヤボンディング
方式を採用した1.2mm厚のTSOP(Thin Smoll
Out-line Packege)型が開発されている。これについ
ては、例えば(株)日立製作所発行のGINE83に記載
されている。As a small package of a conventional thin semiconductor device, the 1.2mm was adopted tabbed lead frame and wire bonding thickness TSOP (T hin S moll
O ut-line P ackege) type have been developed. This is described in, for example, GINE83 issued by Hitachi, Ltd.
【0003】また、3.3mm厚のメモリカードにおい
て、TSOP型の薄型半導体装置を両面実装し、実装効
率を最大にした大容量メモリカードが開発されている。
しかし、より薄いTSOP型の要求が強いために、TS
OP型と同じ外形サイズとした0.5mm厚のTCP
(Tape Carrier Packege)型が提案されている。これ
については、例えば、日経マイクロデバイス、1991
年2月号、65〜66頁に記載されている。このTCP
型の薄型半導体装置は、半導体チップを0.2mm程度
薄くし、TAB(Tape Autmated Bondenge)方式のボ
ンディングにより半導体チップとインナーリードとを電
気的に接続し、プラスチックモールドした構造で構成さ
れる。A large-capacity memory card has been developed in which a TSOP type thin semiconductor device is mounted on both sides of a 3.3 mm thick memory card to maximize the mounting efficiency.
However, due to strong demand for thinner TSOP type,
0.5mm thick TCP with the same external size as OP type
(T ape C arrier P ackege) type have been proposed. Regarding this, for example, Nikkei Microdevice, 1991
February, pp. 65-66. This TCP
Type thin semiconductor device, a semiconductor chip is thinner about 0.2 mm, the semiconductor chip and the inner lead are electrically connected by bonding TAB (T ape A utmated B ondenge ) method, is composed of a plastic molded structure You.
【0004】また、半導体チップの主面(素子形成面)の
一部、インナーリードの一部の夫々にポリイミドから成
形された薄型耐熱樹脂からなる素子保持体を接着固定す
ることによりパッケージの厚さを薄くするようにした半
導体装置が特開平4−106941号公報に記載されて
いる。この装置においては、半導体チップの電極とイン
ナーリードとをボンディングワイヤ(金属細線)で結線す
るとき、半導体チップの端部とボンディングワイヤとの
間隔をショート不良を起こさないように大きくし、また
半導体チップの主面とインナーリードの上面とを同一平
面にしている。Further, the thickness of the package is reduced by bonding an element holder made of a thin heat-resistant resin molded from polyimide to a part of the main surface (element forming surface) of the semiconductor chip and a part of the inner lead, respectively. Is disclosed in Japanese Patent Application Laid-Open No. 4-109694. In this device, when the electrodes of the semiconductor chip and the inner leads are connected by a bonding wire (thin metal wire), the distance between the end of the semiconductor chip and the bonding wire is increased so as not to cause a short circuit. And the upper surface of the inner lead are flush with each other.
【0005】また、金属膜からなるインナーリードを絶
縁テープの上に配置し、該絶縁テープの一部の下面で半
導体チップの主面を支持するようにした半導体装置が特
開平3−261153号公報に記載されている。Japanese Patent Laid-Open Publication No. Hei 3-261153 discloses a semiconductor device in which inner leads made of a metal film are arranged on an insulating tape, and a lower surface of a part of the insulating tape supports a main surface of a semiconductor chip. It is described in.
【0006】また、半導体チップの主面上にリードフレ
ームのタブ部(ダイパッド部)を配置し、該タブ部で半導
体チップを支持するようにした半導体装置が特開平1−
286342号公報に記載されている。A semiconductor device in which a tab portion (die pad portion) of a lead frame is arranged on a main surface of a semiconductor chip and the semiconductor chip is supported by the tab portion is disclosed in Japanese Patent Laid-Open Publication No. HEI 1 (1993) -1995.
No. 286342.
【0007】[0007]
【本発明が解決しようとする課題】本発明者は、前述の
TAB方式を採用するTCP型の薄型半導体装置を検討
した結果、次の問題点を見出した。The present inventor has studied the TCP type thin semiconductor device adopting the above-mentioned TAB method, and has found the following problems.
【0008】(1)アウターリードが銅(Cu)箔で構
成されているため、アウターリードの強度が弱い。その
ため、リードが曲りコンタクト不良を発生する。(1) Since the outer leads are made of copper (Cu) foil, the strength of the outer leads is low. Therefore, the lead is bent and a contact failure occurs.
【0009】(2)アウターリードの強度が弱いため、
ソケットの選別が困難である。(2) Since the strength of the outer lead is weak,
Sorting sockets is difficult.
【0010】(3)TAB方式のボンディングを用いる
ので、リードフレーム方式のボンディングに比較して高
価になる。[0010] (3) Since the use of carbon Dinh grayed the TAB method, more expensive as compared to the bonding of the lead frame method.
【0011】また、特開平4−106941号公報にお
いては、半導体チップの主面とインナーリードの上面と
を同一平面にしているため、半導体チップの電極とイン
ナーリードとをボンディングワイヤで結線するとき、ボ
ンディングワイヤのループ高さ(半導体チップの主面か
ら垂直方向に向った頂点部までの高さ)が高くなり、薄
型のパッケージが得られない。更に、ボンディングワイ
ヤをワイヤリバースボンディングにより結線したとして
も、半導体チップの主面とインナーリードの上面とが同
一平面にあるため、パッケージを十分薄くできない。In Japanese Patent Application Laid-Open No. 4-109694, since the main surface of the semiconductor chip and the upper surface of the inner lead are flush with each other, when connecting the electrode of the semiconductor chip and the inner lead with a bonding wire, The loop height of the bonding wires (the height from the main surface of the semiconductor chip to the vertex in the vertical direction) is increased, and a thin package cannot be obtained. Further, even if the bonding wires are connected by wire reverse bonding, the package cannot be made sufficiently thin because the main surface of the semiconductor chip and the upper surface of the inner lead are on the same plane.
【0012】また、特開平3−261153号公報にお
いては、インナーリードの上面は半導体チップの主面よ
り上に位置するため、ボンディングワイヤのループ高さ
が高くなり、薄型のパッケージが得られない。In JP-A-3-261153, since the upper surface of the inner lead is located above the main surface of the semiconductor chip, the loop height of the bonding wire is increased, and a thin package cannot be obtained.
【0013】また、特開平1−286342号公報にお
いては、樹脂テープより厚いダイパッド部が半導体チッ
プの主面上にあり、また、インナーリードの上面は半導
体チップの主面よりも上に位置する。従って、ボンディ
ングワイヤのループ高さが高くなり、薄型のパッケージ
が得られない。In Japanese Patent Application Laid-Open No. 1-286342, a die pad portion thicker than a resin tape is provided on a main surface of a semiconductor chip, and an upper surface of an inner lead is positioned above a main surface of a semiconductor chip. Therefore, the loop height of the bonding wire is increased, and a thin package cannot be obtained.
【0014】本発明の目的は、0.5mm厚程度の薄型
半導体装置、それを用いた積層体及びそれを用いたモジ
ュール構造体を提供することにある。An object of the present invention, 0.5 mm thickness of about thin type semiconductor device is to provide a laminate and module structure using it using the same.
【0015】本発明の他の目的は、リードフレームを用
いたアウターリード強度が高い0.5mm厚程度の薄型
半導体装置、それを用いた積層体及びそれを用いたモジ
ュール構造体を提供することにある。Another object of the present invention is to provide a lead frame outer lead high strength 0.5mm thickness of about thin semiconductor device using the laminate and the module structure using it using the same is there.
【0016】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【0017】[0017]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【0018】(1)半導体チップと、この半導体チップ
の側面に対向する先端部を有する複数のインナーリード
と、前記半導体チップの一主面に形成された複数の電極
パッドと、前記複数のインナーリードと複数の電極パッ
ドとを接続する複数のワイヤと、前記半導体チップの一
主面に接続される半導体チップ吊りリードを有するチッ
プ支持手段と、前記半導体チップ、前記複数のインナー
リード、ワイヤ及びチップ支持手段を封止する樹脂封止
体とを有し、前記半導体チップの一主面と半導体チップ
吊りリード支持面が同一平面で支持され、前記ワイヤを
接続するインナーリードの上面が、前記半導体チップの
一主面よりも前記半導体チップの一主面と対向する他の
一主面側に位置し、前記インナーリードは樹脂封止体の
厚さの半分の距離線上から突出してアウターリードとな
る半導体装置である。(1) A semiconductor chip, a plurality of inner leads each having a tip portion facing a side surface of the semiconductor chip, a plurality of electrode pads formed on one main surface of the semiconductor chip, and the plurality of inner leads. A plurality of wires connecting the semiconductor chip and the plurality of electrode pads; a chip supporting means having a semiconductor chip suspension lead connected to one main surface of the semiconductor chip; the semiconductor chip; and the plurality of inner leads And a resin sealing body for sealing the wires and the chip supporting means, wherein one main surface of the semiconductor chip and the semiconductor chip hanging lead supporting surface are supported on the same plane, and the upper surface of the inner lead connecting the wires is the semiconductor than one main surface of the chip located on another major surface of one main surface facing the semiconductor chip, the inner leads of the resin sealing body thickness of half I and the outer lead projecting from the release line
That is a semiconductor device.
【0019】(2)半導体チップと、この半導体チップ
の側面に対向する先端部を有する複数のインナーリード
と、前記半導体チップの一主面に形成された複数の電極
パッドと、前記複数のインナーリードと複数の電極パッ
ドとを接続する複数のワイヤと、前記半導体チップの一
主面に接続される半導体チップ吊りリードを有するチッ
プ支持手段と、前記半導体チップ、前記複数のインナー
リード、ワイヤ及びチップ支持手段を封止する樹脂封止
体とを有し、前記半導体チップの一主面と半導体チップ
吊りリード支持面が同一平面で支持され、前記ワイヤを
接続するインナーリードの上面が、前記半導体チップの
一主面よりも前記半導体チップの一主面と対向する他の
一主面側に位置し、前記ワイヤはボンディングワイヤの
ボール側をインナーリードに設け(第1ボンド)、非ボ
ール側を半導体チップに設け(第2ボンド)、前記イン
ナーリードは樹脂封止体の厚さの半分の距離線上から突
出してアウターリードとなる半導体装置である。(2) A semiconductor chip, a plurality of inner leads each having a tip portion facing a side surface of the semiconductor chip, a plurality of electrode pads formed on one main surface of the semiconductor chip, and the plurality of inner leads. A plurality of wires connecting the semiconductor chip and the plurality of electrode pads; a chip supporting means having a semiconductor chip suspension lead connected to one main surface of the semiconductor chip; the semiconductor chip; and the plurality of inner leads And a resin sealing body for sealing the wires and the chip supporting means, wherein one main surface of the semiconductor chip and the semiconductor chip hanging lead supporting surface are supported on the same plane, and the upper surface of the inner lead connecting the wires is The semiconductor chip is located on another main surface side opposite to the one main surface of the semiconductor chip with respect to the one main surface of the semiconductor chip, and the wire is a bonding wire.
Set the ball side on the inner lead (1st bond),
Is provided on the semiconductor chip (second bond),
Narido is a semiconductor device comprising a collision <br/> out to outer leads from half the distance line of the resin sealing body thickness.
【0020】(3)半導体チップと、この半導体チップ
の側面に対向する先端部を有する複数のインナーリード
と、前記半導体チップの一主面に形成された複数の電極
パッドと、前記複数のインナーリードと複数の電極パッ
ドとを接続する複数のワイヤと、前記半導体チップの一
主面に接続される半導体チップ吊りリードを有するチッ
プ支持手段と、前記半導体チップ、前記複数のインナー
リード、ワイヤ及びチップ支持手段を封止する樹脂封止
体とを有し、前記半導体チップの一主面と半導体チップ
吊りリード支持面が同一平面で支持され、前記ワイヤを
接続するインナーリードの上面が、前記半導体チップの
一主面よりも前記半導体チップの一主面と対向する他の
一主面側に位置し、前記インナーリードは樹脂封止体の
側面又は厚さの半分の距離線上から突出してアウターリ
ードとなり、前記アウターリードは、前記樹脂封止体か
ら突出する第1の部分と、該第1の部分から上方に折れ
曲がる第2の部分と、該第2の部分から前記第1の部分
の延在方向と同一方向に延びる第3の部分と、該第3の
部分から下方に折れ曲がる第4の部分と、該第4の部分
から前記樹脂封止体に向かって延びる第5の部分とから
なる半導体装置である。(3) A semiconductor chip, a plurality of inner leads each having a tip portion facing a side surface of the semiconductor chip, a plurality of electrode pads formed on one main surface of the semiconductor chip, and the plurality of inner leads. A plurality of wires connecting the semiconductor chip and the plurality of electrode pads; a chip supporting means having a semiconductor chip suspension lead connected to one main surface of the semiconductor chip; the semiconductor chip; and the plurality of inner leads , and a resin sealing body which seals the wires and the chip support means, said one main surface of the semiconductor chip suspension leads supporting surface of the semiconductor chip is supported in the same plane, the upper surface of the inner lead connecting the wire The one inner surface of the semiconductor chip is located on the other main surface side opposite to the one main surface of the semiconductor chip ;
Externally protruding from the side or half the thickness line
The outer lead includes a first portion protruding from the resin sealing body, a second portion bent upward from the first portion, and a first portion bent from the second portion. A third portion extending in the same direction as the extending direction, a fourth portion bent downward from the third portion, and a fifth portion extending from the fourth portion toward the resin sealing body.
Is a semiconductor device made.
【0021】(4)半導体チップと、この半導体チップ
の側面に対向する先端部を有する複数のインナーリード
と、前記半導体チップの一主面に形成された複数の電極
パッドと、前記複数のインナーリードと複数の電極パッ
ドとを接続する複数のワイヤと、前記半導体チップの一
主面に接続される半導体チップ吊りリードを有するチッ
プ支持手段と、前記半導体チップ、前記複数のインナー
リード、ワイヤ及びチップ支持手段を封止する樹脂封止
体とを有し、前記半導体チップの一主面と半導体チップ
吊りリード支持面が同一平面で支持され、前記ワイヤを
接続するインナーリードの上面が、前記半導体チップの
一主面よりも前記半導体チップの一主面と対向する他の
一主面側に位置し、前記ワイヤはボンディングワイヤの
ボール側をインナーリードに設け(第1ボンド)、非ボ
ール側を半導体チップに設け(第2ボンド)、前記イン
ナーリードは樹脂封止体の厚さの半分の距離線上から突
出してアウターリードとなり、前記アウターリードは、
前記樹脂封止体から突出する第1の部分と、該第1の部
分から上方に折れ曲がる第2の部分と、該第2の部分か
ら前記第1の部分の延在方向と同一方向に延びる第3の
部分と、該第3の部分から下方に折れ曲がる第4の部分
と、該第4の部分から前記樹脂封止体に向かって延びる
第5の部分とからなる半導体装置である。(4) A semiconductor chip, a plurality of inner leads each having a tip portion facing a side surface of the semiconductor chip, a plurality of electrode pads formed on one main surface of the semiconductor chip, and the plurality of inner leads. A plurality of wires connecting the semiconductor chip and the plurality of electrode pads; a chip supporting means having a semiconductor chip suspension lead connected to one main surface of the semiconductor chip; the semiconductor chip; and the plurality of inner leads , and a resin sealing body which seals the wires and the chip support means, said one main surface of the semiconductor chip suspension leads supporting surface of the semiconductor chip is supported in the same plane, the upper surface of the inner lead connecting the wire The semiconductor chip is located on another main surface side opposite to the one main surface of the semiconductor chip with respect to the one main surface of the semiconductor chip, and the wire is a bonding wire.
Set the ball side on the inner lead (1st bond),
Is provided on the semiconductor chip (second bond),
The knurled lead protrudes from a line half the thickness of the resin seal.
Out and become an outer lead, the outer lead is
A first portion protruding from the resin sealing body, a second portion bent upward from the first portion, and a second portion extending from the second portion in the same direction as the extending direction of the first portion. 3 portion and a fourth portion bent downwardly from a portion of the third is a semi-conductor device Do that from the fifth portion extending toward the resin sealing body from a portion of the fourth.
【0022】(5) 半導体チップと、この半導体チッ
プの側面に対向する先端部を有する複数のインナーリー
ドと、前記半導体チップの一主面に形成された複数の電
極パッドと、前記複数のインナーリードと複数の電極パ
ッドとを接続する複数のワイヤと、前記半導体チップの
一主面に接続される半導体チップ吊りリードを有するチ
ップ支持手段と、前記半導体チップ、前記複数のインナ
ーリード、ワイヤ及びチップ支持手段を封止する樹脂封
止体とを有し、前記ワイヤが接続されるインナーリード
の上面は前記半導体チップの一主面よりも前記半導体チ
ップの一主面と対向する他の主面側に位置し、前記イン
ナーリードは樹脂封止体の側面又は厚さの半分の距離線
上から突出してアウターリードとなり、前記アウターリ
ードは、前記樹脂封止体から突出する第1の部分と前記
第1の部分から上方に折れ曲がる第2の部分と前記第2
の部分から前記第1の部分の延在方向と同一方向に延び
る第3の部分と前記第3の部分から下方に折れ曲がる第
4の部分と前記第4の部分から前記樹脂封止体に向かっ
て延びる第5の部分とを有する半導体装置が複数積層さ
れている積層体である。(5) A semiconductor chip, a plurality of inner leads each having a tip portion facing a side surface of the semiconductor chip, a plurality of electrode pads formed on one main surface of the semiconductor chip, and the plurality of inner leads. A plurality of wires connecting the semiconductor chip and the plurality of electrode pads; a chip supporting means having a semiconductor chip suspension lead connected to one main surface of the semiconductor chip; the semiconductor chip; A resin sealing body for sealing the leads, the wires and the chip supporting means, wherein the upper surface of the inner lead to which the wires are connected faces one main surface of the semiconductor chip more than one main surface of the semiconductor chip located in the other main surface, wherein in
The knurled lead is a side line of the resin sealing body or a distance line of half the thickness
An outer lead protruding from above, wherein the outer lead includes a first portion protruding from the resin sealing body, a second portion bent upward from the first portion, and the second portion.
A third portion extending in the same direction as the extension direction of the first portion from the third portion, a fourth portion bent downward from the third portion, and the resin sealing body from the fourth portion. A stacked body in which a plurality of semiconductor devices each having a fifth portion extending therefrom is stacked.
【0023】(6)前記積層体において、上側の半導体
装置のアウターリードの第5の部分と下層の半導体装置
のアウターリードの第3の部分とが接続されることによ
り積層されている積層体である。 (6) In the laminate, the upper semiconductor
Fifth portion of outer lead of device and underlying semiconductor device
Is connected to the third part of the outer lead of
It is a laminated body laminated.
【0024】(7)前記半導体装置の複数個を基板に実
装したモジュール構造体もしくは前記積層体を基板に実
装したモジュール構造体である。 (7) A plurality of semiconductor devices are mounted on a substrate.
Mount the mounted module structure or the laminate on a substrate
It is a mounted module structure.
【0025】[0025]
【0026】[0026]
【0027】[0027]
【0028】[0028]
【0029】[0029]
【0030】[0030]
【0031】[0031]
【0032】[0032]
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【0033】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。In all the drawings for explaining the embodiments, parts having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
【0034】図1は、本発明の第1実施例によるTOC
パッケージ構造を採用する薄型半導体装置のモールド樹
脂の上部を除去した状態の概略構成を示す平面図、図2
は、図1に示すII−II切断線で切った断面図、図3は、
図1に示すIII−III切断線で切った断面図、図4は、第
1実施例の絶縁フィルムテープによる支持形態を変えた
変形例を示す図、図5は、第1実施例の半導体チップの
主面上にアルミニウム箔等の光入射遮断手段を設けた変
形例の構成を示す断面図、図6は、第1実施例の半導体
チップの主面側が実装基板に対向するように実装された
状態を示す断面図、図7は、第1実施例の薄型半導体装
置を2段積み重ねた第2実施例による積層体を示す断面
図、図8は、第1実施例の薄型半導体装置を基板に実装
する方法を説明するための断面図、図9は、第1実施例
の薄型半導体装置を基板に2段実装する方法を説明する
ための断面図、図10は、本発明の薄型半導体装置を基
板に実装する他の例を説明するための断面図、図11
は、本発明の薄型半導体装置を基板に2段実装する他の
方法を説明するための断面図、図12は、本発明の薄型
半導体装置を用いたモジュール構造体の実施例を示す斜
視図、図13は、本発明の薄型半導体装置を用いたモジ
ュール構造体の他の実施例を示す斜視図である。FIG. 1 shows a TOC according to a first embodiment of the present invention.
FIG. 2 is a plan view showing a schematic configuration of a thin semiconductor device employing a package structure in which an upper portion of a mold resin is removed;
Is a cross-sectional view taken along the line II-II shown in FIG. 1, and FIG.
FIG. 4 is a cross-sectional view taken along the line III-III shown in FIG. 1; FIG. 4 is a view showing a modification of the first embodiment in which the supporting form by the insulating film tape is changed; FIG. 5 is a semiconductor chip of the first embodiment; FIG. 6 is a cross-sectional view showing a configuration of a modification in which a light incident blocking unit such as an aluminum foil is provided on the main surface of the semiconductor chip. FIG. 6 is mounted so that the main surface of the semiconductor chip of the first embodiment faces the mounting substrate. FIG. 7 is a cross-sectional view showing the state, FIG. 7 is a cross-sectional view showing a stacked body according to a second embodiment in which the thin semiconductor devices of the first embodiment are stacked in two stages, and FIG. FIG. 9 is a cross-sectional view for explaining a mounting method, FIG. 9 is a cross-sectional view for explaining a method for mounting the thin semiconductor device of the first embodiment on a substrate in two stages, and FIG. FIG. 11 is a sectional view for explaining another example of mounting on a substrate.
Is a cross-sectional view for explaining another method of mounting the thin semiconductor device of the present invention on a substrate in two steps, FIG. 12 is a perspective view showing an embodiment of a module structure using the thin semiconductor device of the present invention, FIG. 13 is a perspective view showing another embodiment of the module structure using the thin semiconductor device of the present invention.
【0035】第1実施例の薄型半導体装置(TOC(Tape
On Chip)パッケージ構造)は、図1及び図2に示すよう
に、半導体チップ1の周辺端部の近傍に、複数のインナ
ーリード(リード2のインナー部)2Aの夫々の先端部
が平面状に配設されている。半導体チップ1の主面には
ストライプ状に形成された絶縁フィルムテープ3の一部
が接着剤4で貼り付けられている。この絶縁フィルムテ
ープ3の他の部分は、複数本のインナーリード2Aのう
ちのいくつかの吊りリード5に貼り付けられている。ま
た、絶縁フィルムテープ3の他の部分は、例えば吊りリ
ード5が設けられている場合、例えば少なくとも1つの
吊りリード5に接着剤4で貼り付けられている。半導体
チップ1の主面には複数の電極パッド1Aが配置され、
この複数の電極パッド1Aの夫々は、対応する複数のイ
ンナーリード2Aの夫々とボンディングワイヤ6で夫々
毎に電気的に接続されている。これらの半導体チップ
1、インナーリード2A、絶縁フィルムテープ3及びボ
ンディングワイヤ6等はモールド樹脂(樹脂封止体)7
で封止されている。つまり、薄型半導体装置はTOCパ
ッケージ構造で構成される。The thin semiconductor device of the first embodiment (TOC (Tape
As shown in FIGS. 1 and 2, each of a plurality of inner leads (inner portions of the leads 2) 2 </ b> A has a planar shape near the peripheral edge of the semiconductor chip 1. It is arranged. A part of the insulating film tape 3 formed in a stripe shape is attached to the main surface of the semiconductor chip 1 with an adhesive 4. Other portions of the insulating film tape 3 are attached to some of the suspension leads 5 of the plurality of inner leads 2A. In the case where the suspension lead 5 is provided, for example, the other portion of the insulating film tape 3 is attached to at least one suspension lead 5 with the adhesive 4. A plurality of electrode pads 1A are arranged on the main surface of the semiconductor chip 1,
Each of the plurality of electrode pads 1A is electrically connected to each of the corresponding plurality of inner leads 2A via a bonding wire 6. These semiconductor chip 1, inner lead 2A, insulating film tape 3, bonding wire 6, etc. are molded resin (resin-sealed body) 7
It is sealed with. That is, the thin semiconductor device has a TOC package structure.
【0036】尚、図3及び図4に示すように、半導体チ
ップ1の支持のための前記絶縁フィルムテープ3は、モ
ールド時に半導体チップ1がひねられたり(傾いた
り)、動いたりしないように、好ましくは4点以上で、
又は少なくとも3点で吊りリード5を支持する。即ち、
4点で支持する場合は、図4に実線及び点線で示した例
えば十字状の絶縁フィルムテープ3を用い、その4つの
先端部で吊りリード5を支持しても良く、また、3点で
支持する場合は、図4に実線で示した例えばT字状の絶
縁フィルムテープ3を用い、その3つの先端部で吊りリ
ード5を支持しても良い。この場合、少なくとも1つの
吊りリード5が設けられている場合は、前記絶縁フィル
ムテープ3の少なくとも1つの先端部で吊りリード5を
支持しても良い。As shown in FIGS. 3 and 4, the insulating film tape 3 for supporting the semiconductor chip 1 is used to prevent the semiconductor chip 1 from being twisted (tilted) or moved during molding. Preferably at least 4 points,
Alternatively, the suspension lead 5 is supported at at least three points. That is,
If supported in four points, a cross-shaped insulating film tape 3, for example shown by the solid line and dotted lines used in Figure 4, it may be supported lead 5 hanging at its 4 tips section, also supported at three points If you want to, for example, T-shaped insulating film tape 3 shown by the solid line reference in FIG. 4, Li hanging at the three top end portion
The card 5 may be supported. In this case, when at least one suspension lead 5 is provided, the suspension lead 5 may be supported by at least one end of the insulating film tape 3.
【0037】前記絶縁フィルムテープ3としては、例え
ば、ポリイミド系樹脂が使用され、接着剤4としては、
例えば、ポリイミド系樹脂もしくはエポキシ系樹脂が使
用される。そして、絶縁フィルムテープ3の厚さは、半
導体チップ1の主面からボンディングワイヤ6の頂部ま
での高さ(以下、ループ高さと称す)以下の厚さであ
り、例えば、図2に示すように、接着剤4の厚さも含め
て0.05mmである。前記絶縁フィルムテープ3以外
の各部の厚さ寸法は、例えば、モールド樹脂7の下面
(裏面)から半導体チップ1までの厚さ0.10mm、半
導体チップ1の厚さ0.28mm、半導体チップ1の主
面からモールド樹脂7の上面までの厚さ0.12mmで
あり、実装基板面とモールド樹脂7の下面との間隔は
0.03mmである。As the insulating film tape 3, for example, a polyimide resin is used, and as the adhesive 4,
For example, a polyimide resin or an epoxy resin is used. The thickness of the insulating film tape 3 is equal to or less than the height from the main surface of the semiconductor chip 1 to the top of the bonding wire 6 (hereinafter, referred to as a loop height). For example, as shown in FIG. , Including the thickness of the adhesive 4. The thickness dimension of each part other than the insulating film tape 3 is, for example, the lower surface of the mold resin 7.
The thickness from the (back side) to the semiconductor chip 1 is 0.10 mm, the thickness of the semiconductor chip 1 is 0.28 mm, and the thickness from the main surface of the semiconductor chip 1 to the upper surface of the mold resin 7 is 0.12 mm. The distance between the mold and the lower surface of the mold resin 7 is 0.03 mm.
【0038】前記モールド樹脂7は、例えば低応力化を
図るため、フェノール系硬化剤、シリコーンゴム及びフ
ィラーが添加されたエポキシ系樹脂を使用する。As the mold resin 7, for example, an epoxy resin to which a phenol-based curing agent, silicone rubber and a filler are added is used in order to reduce stress.
【0039】前記ボンディングワイヤ6のボンディング
は、ボールボンディング法を用い、ボンディングワイヤ
6のボール側がインナーリード2Aに設けられ(第1ボ
ンド)、非ボール側が半導体チップ1に設けられている
(第2ボンド)。このように逆ボンディング(このボン
ディング方法をリーバスワイヤボンディングと呼ぶ)す
ることにより、信頼性の向上がはかれ、また、信頼性の
点で問題がなければ、ボンディングワイヤ6上のモール
ド樹脂7の量を減らすことができるので、さらに薄くす
ることが可能である。したがって、このように逆ボンデ
ィング(リーバスワイヤボンディング)にするか、通常
ボンディングするかは、薄型半導体装置の厚さの要求に
応じて選択すればよい。また、前記インナーリード2A
はモールド樹脂(樹脂封止体)7の厚さの半分の距離線
上から突出し、前記半導体チップ上下の樹脂封止体の量
が同じになるようにする。このようにすることにより、
前記半導体チップ上下の樹脂封止体の量が同じになるの
で、半導体装置に対する温度サイクルによる応力の影響
を低減することができる。 The bonding wire 6 is bonded by a ball bonding method, and the ball side of the bonding wire 6 is provided on the inner lead 2A ( first button).
The non-ball side is provided on the semiconductor chip 1 ( second bond ). In this way, reverse bonding ( this
Ri by the fact that the loading process is referred to as Bath wire bonding) to, model improves reliability, also if there is no problem in terms of reliability, the bonding wires 6 of the mall
Since the amount of the resin 7 can be reduced, the thickness can be further reduced. Therefore, whether to perform the reverse bonding ( Leavage wire bonding ) or the normal bonding as described above may be selected according to the thickness requirement of the thin semiconductor device. In addition, the inner lead 2A
Is a distance line that is half the thickness of the mold resin (resin sealing body) 7
Amount of resin sealing body projecting from above and above and below the semiconductor chip
Are the same. By doing this,
The amount of resin sealing body above and below the semiconductor chip is the same
Influence of stress due to temperature cycling on semiconductor devices
Can be reduced.
【0040】更に、図2から明らかなように、インナー
リード2Aのボンディング面(上面)は半導体チップ1の
主面より下に位置し、かつインナーリード2Aのボンデ
ィング面に対向するその裏面(下面)は半導体チップ1の
主面に対向するその裏面より上に位置している。これに
よりボンディングワイヤ6のループ高さをより低くで
き、また、ボンディングワイヤ6のワイヤ長をより短く
できる。Further, as is apparent from FIG. 2, the bonding surface (upper surface) of the inner lead 2A is located below the main surface of the semiconductor chip 1 and the back surface (lower surface) thereof facing the bonding surface of the inner lead 2A. Is located above the back surface opposite to the main surface of the semiconductor chip 1. Thereby, the loop height of the bonding wire 6 can be further reduced, and the wire length of the bonding wire 6 can be further reduced.
【0041】また、前記複数のインナーリード2Aのう
ち、絶縁フィルムテープ3が貼り付けられるインナーリ
ード2Aの先端部(吊りリード5)は折り曲げられ、図
3に示すように、半導体チップ1の主面と同じ高さの位
置に配置されているため、絶縁フィルムテープ3の貼り
付けがし易い。The tip (suspension lead 5) of the inner lead 2A to which the insulating film tape 3 is attached is bent out of the plurality of inner leads 2A, as shown in FIG. Since it is arranged at the same height as the above, it is easy to attach the insulating film tape 3.
【0042】また、リード2は、図2に示すように、モ
ールド樹脂7、即ちパッケージの厚さ方向のほぼ中央部
から突出している。As shown in FIG. 2, the leads 2 protrude from the mold resin 7, that is, substantially from the center in the thickness direction of the package.
【0043】また、アウターリード2Bは、パッケージ
の厚さ方向のほぼ中央部から半導体チップ1の主面にほ
ぼ平行に突出した部分2B1と、その後、半導体チップ
1の主面側に折れ曲がった部分2B2と、その後、半導
体チップ1の主面側のパッケージ表面とほぼ同一面を成
す部分2B3と、その後、半導体チップ1の主面と反対
側に折れてほぼ半導体チップ1の主面と垂直になる部分
2B4と、その後、パッケージに向かい、半導体チップ
1の主面と反対側の面側のパッケージの表面とほぼ同じ
高さを成す部分2B5とで形成される。尚、好ましく
は、アウターリード2Bの部分2B5の下面はモールド
樹脂(パッケージ)7の下面に対して約0.03mm程度
突出している。これにより、薄型半導体装置の基板への
実装時の半田付けの際に、基板が反ったり、歪んだりし
てもアウターリード2Bの部分2B5を基板に確実に半
田付けできる。The outer lead 2B has a portion 2B1 protruding substantially parallel to the main surface of the semiconductor chip 1 from a substantially central portion in the thickness direction of the package, and a portion 2B2 bent toward the main surface of the semiconductor chip 1 thereafter. And thereafter, a portion 2B3 substantially flush with the package surface on the main surface side of the semiconductor chip 1, and a portion which is then bent to the side opposite to the main surface of the semiconductor chip 1 and becomes substantially perpendicular to the main surface of the semiconductor chip 2B4, and thereafter, a portion 2B5 facing the package and having substantially the same height as the surface of the package on the side opposite to the main surface of the semiconductor chip 1. Preferably, the lower surface of the portion 2B5 of the outer lead 2B protrudes from the lower surface of the mold resin (package) 7 by about 0.03 mm. Thereby, when soldering the thin semiconductor device to the substrate at the time of mounting on the substrate, the portion 2B5 of the outer lead 2B can be reliably soldered to the substrate even if the substrate is warped or distorted.
【0044】また、図9、図11のように薄型半導体装
置を基板上に半田付けして上方に積層した場合には、ア
ウターリード2Bの部分2B4は、主面とほぼ垂直を成
す必要はなく、半導体チップ1の主面に垂直な面より傾
いて良い。In the case where the thin semiconductor device is soldered on the substrate and laminated on the upper side as shown in FIGS. 9 and 11, the portion 2B4 of the outer lead 2B does not need to be substantially perpendicular to the main surface. Alternatively, the semiconductor chip 1 may be inclined from a plane perpendicular to the main surface.
【0045】尚、アウターリード2Bは、図2と対称的
に、パッケージの厚さ方向のほぼ中央から半導体チップ
1の裏面側に折れ曲がるように形成しても良い(図6参
照)。このようなアウターリード2Bをここでは逆曲げ
アウターリード2Bと称し、図2に示すものを正曲げア
ウターリード2Bと称する。[0045] Incidentally, the outer leads 2B is, FIG. 2 and symmetrical, may be formed from substantially the center of the package thickness direction so bent back surface side of the semiconductor chip 1 (see FIG. 6). Such an outer lead 2B is herein referred to as a reverse bent outer lead 2B, and the one shown in FIG. 2 is referred to as a forward bent outer lead 2B.
【0046】このように、アウターリード2BをほぼJ
ベンド状に湾曲させているため、アウターリード2Bの
全長を長くし、かつ弾力性をもたせることができる。こ
のような構成にすることにより、アウターリード2Bの
弾力性により、基板実装時の半田付け時等の温度サイク
ルによる応力を吸収するので、実装基板上の配線パッド
との接続部の半田にクラックが発生するのを防止するこ
とができる。As described above, the outer lead 2B is substantially
Since the outer lead 2B is bent in a bend shape, the overall length of the outer lead 2B can be increased and elasticity can be provided. With this configuration, the elasticity of the outer leads 2B absorbs stress due to temperature cycles during soldering during mounting on the board, so cracks are formed in the solder at the connection portions with the wiring pads on the mounting board. This can be prevented from occurring.
【0047】前記インナーリード2A、アウターリード
2Bの夫々は、切断成形工程前においてリードフレーム
に一体に構成される。このリードフレームは、例えばF
e−Ni(例えばNi含有率42又は50〔%〕)合
金、Cu等で形成される。Each of the inner lead 2A and the outer lead 2B is formed integrally with the lead frame before the cutting and forming step. This lead frame is, for example, F
It is formed of an e-Ni (e.g., Ni content of 42 or 50 [%]) alloy, Cu, or the like.
【0048】次に、本実施例の薄型半導体装置の組立工
程を簡単に説明する。Next, the assembly process of the thin semiconductor device of this embodiment will be briefly described.
【0049】前記本実施例の薄型半導体装置の組立工程
は、次の工程順で行う。 (1)リードフレームに支持された複数のインナーリード
2Aのうちのいくつかの吊りリード5に絶縁フィルムテ
ープ3を熱可塑性接着剤4により貼着固定する。 (2)前記絶縁フィルムテープ3に半導体チップ1を熱可
塑性接着剤4により貼着固定する(ペレット付け)。 (3)下台を真空引きして半導体チップ1を固定し、ワイ
ヤボンディングを行う。 (4)全体を樹脂(レジン)でモールドして封止する。 (5)各アウターリード2Bに半田メッキ処理を施し、ア
ウターリード2Bの全体に例えば厚さ約10μm程度の
半田メッキ層を設ける。 (6)リードフレームからアウターリード2Bを切断する
切断加工を行う。 (7)各アウターリード2Bを前述の様にほぼJベンド状
に成形加工する。この加工の工数は5工程である。 (8)マークを付け、選別を行う。The steps of assembling the thin semiconductor device of the present embodiment are performed in the following order. (1) The insulating film tape 3 is attached and fixed to some of the suspension leads 5 of the plurality of inner leads 2A supported by the lead frame with the thermoplastic adhesive 4. (2) The semiconductor chip 1 is attached and fixed to the insulating film tape 3 with a thermoplastic adhesive 4 (pelleting). (3) The lower base is evacuated to fix the semiconductor chip 1, and wire bonding is performed. (4) The whole is molded with resin (resin) and sealed. (5) Each outer lead 2B is subjected to a solder plating process, and a solder plated layer having a thickness of, for example, about 10 μm is provided on the entire outer lead 2B. (6) A cutting process for cutting the outer leads 2B from the lead frame is performed. (7) Each outer lead 2B is formed into a substantially J-bend shape as described above. The man-hour for this processing is five steps. (8) Mark and sort.
【0050】以上の説明からわかるように、本実施例に
よれば、リードとしてリードフレームを使用しているの
で、アウターリード2Bの強度を強くすることができ
る。また、半導体チップ1の主面に絶縁フィルムテープ
3の一部が接着剤4で貼り付けられ、該絶縁フィルムテ
ープ3の他の部分が複数のインナーリード2Aのうちの
いくつかに若しくは吊りリード5に接着剤4で貼り付け
られ、前記半導体チップ1の主面に設けられている電極
パッド1Aとインナーリード2Aの先端部とがボンディ
ングワイヤ6で電気的に接続され、これらの半導体チッ
プ1、インナーリード2A、絶縁フィルムテープ3及び
ボンディングワイヤ6等がモールド樹脂7で封止され、
前記絶縁フィルムテープ3の厚さをボンディングワイヤ
6のループ高さ以下としているので、0.5mm厚程度
のTOCパッケージの薄型半導体装置を得ることができ
る。As can be seen from the above description, according to this embodiment, since the lead frame is used as the lead, the strength of the outer lead 2B can be increased. Further, a part of the insulating film tape 3 is adhered to the main surface of the semiconductor chip 1 with an adhesive 4, and the other part of the insulating film tape 3 is attached to some of the plurality of inner leads 2 </ b> A or the suspension leads 5. The electrode pad 1A provided on the main surface of the semiconductor chip 1 and the tip of the inner lead 2A are electrically connected to each other by a bonding wire 6, and the semiconductor chip 1, the inner The leads 2A, the insulating film tape 3, the bonding wires 6 and the like are sealed with the mold resin 7,
Since the thickness of the insulating film tape 3 is equal to or less than the loop height of the bonding wire 6, a thin semiconductor device of a TOC package having a thickness of about 0.5 mm can be obtained.
【0051】また、ワイヤボンデングは、ボールボンデ
ィング法を用い、ボンデングワイヤ6のボール側がイン
ナーリード2Aに設けられ、非ボール側が半導体チップ
1に設けられている逆ボンデングワイヤ構造になってい
る。更に、インナーリード2Aのボンディング面(上面)
は半導体チップ1の主面より下に位置していることによ
り、ボンデングワイヤ6の上側に設けられるモールド樹
脂7を減らすことができるので、さらに薄い超薄型半導
体装置を得ることができる。The wire bonding is performed by a ball bonding method, and has a reverse bonding wire structure in which the ball side of the bonding wire 6 is provided on the inner lead 2A and the non-ball side is provided on the semiconductor chip 1. . Furthermore, the bonding surface (upper surface) of the inner lead 2A
Since is located below the main surface of the semiconductor chip 1, the amount of the mold resin 7 provided above the bonding wires 6 can be reduced, so that a thinner ultra-thin semiconductor device can be obtained.
【0052】また、アウターリード2Bを前記部分2B
2を有するように湾曲させてアウターリード2Bの全長
を長くし、かつ弾力性をもたせることにより、温度サイ
クルによる応力を吸収することができるので、実装時の
半田にクラックが発生するのを防止することができる。The outer lead 2B is connected to the portion 2B
In addition, since the outer lead 2B is curved so as to have a longer overall length and has elasticity, stress due to temperature cycling can be absorbed, thereby preventing cracks from occurring in the solder during mounting. be able to.
【0053】更に、前記実施例において、図5に示すよ
うに、前記半導体チップ1の主面にアルミニウム箔10
等の光入射遮断手段を設けるか、あるいは、図6に示す
ように、半導体チップ1の主面が、実装基板11に対向
するように実装して半導体チップ1の主面への光入射を
遮断するようにする。このように光入射遮断手段を設け
ることにより、半導体チップ1の主面への光の入射を防
止することができるので、超薄型半導体装置にしても光
によるデータリテンション等の特性劣化を防止すること
ができる。Further, in the above-described embodiment, as shown in FIG.
For example, as shown in FIG. 6, a semiconductor chip 1 is mounted so that the main surface of the semiconductor chip 1 faces the mounting substrate 11 to block light from entering the main surface of the semiconductor chip 1. To do it. By providing the light incidence blocking means as described above, it is possible to prevent light from being incident on the main surface of the semiconductor chip 1, and thus to prevent deterioration of characteristics such as data retention due to light even in an ultra-thin semiconductor device. be able to.
【0054】次に、本発明の第2実施例を図面を用いて
説明する。Next, a second embodiment of the present invention will be described with reference to the drawings.
【0055】本実施例の積層体は、図7に示すように、
前記第1実施例のTOCパッケージの薄型半導体装置を
2段に重ねた構造になっている。As shown in FIG. 7, the laminate of this embodiment is
The structure is such that the thin semiconductor device of the TOC package of the first embodiment is stacked in two stages.
【0056】この実施例の積層体においては、両薄型半
導体装置ともボンデングワイヤ6のボール側がインナー
リード2Aに設けられ、非ボール側が半導体チップ1に
設けられている逆ボンデングワイヤになっているが、下
段の薄型半導体装置のボンデングワイヤ6は、逆ボンデ
ングワイヤ構造とし、上段の薄型半導体装置のボンデン
グワイヤ6は、通常ボンデングワイヤ構造としてもよ
い。In the laminated body of this embodiment, in both thin semiconductor devices, the ball side of the bonding wire 6 is provided on the inner lead 2A, and the non-ball side is an inverted bonding wire provided on the semiconductor chip 1. However, the bonding wire 6 of the lower thin semiconductor device may have an inverted bonding wire structure, and the bonding wire 6 of the upper thin semiconductor device may have a normal bonding wire structure.
【0057】以上の説明からわかるように、本実施例に
よれば、超薄型半導体装置を重ね合せても、1mm程度
の薄い積層体を得ることができる。As can be seen from the above description, according to the present embodiment, a thin laminate of about 1 mm can be obtained even when super-thin semiconductor devices are stacked.
【0058】尚、本実施例では、薄型半導体装置を2段
に積み重ねた構造の積層体について説明したが、さらに
多段に積み重ねた構造の積層体にすることができること
は、容易に予測することができるであろう。Although the present embodiment has been described with respect to a laminated body having a structure in which thin semiconductor devices are stacked in two stages, it can be easily predicted that a laminated body having a structure in which thin semiconductor devices are further stacked in multiple stages can be obtained. I can do it.
【0059】尚、積層体としては、図5に示す光入射遮
蔽手段が設けられた薄型半導体装置を多段に積み重ねて
も良い。As the laminate, thin semiconductor devices provided with the light incident shielding means shown in FIG. 5 may be stacked in multiple stages.
【0060】次に、前記各実施例の薄型半導体装置及び
積層体を基板に実装してモジュール構造体を構成する方
法について説明する。Next, a method of mounting the thin semiconductor device and the laminate of each of the above embodiments on a substrate to form a module structure will be described.
【0061】まず、前記第1実施例の薄型半導体装置を
基板に実装する方法について、図8を参照して説明す
る。First, a method of mounting the thin semiconductor device of the first embodiment on a substrate will be described with reference to FIG.
【0062】(1)まず、基板(例えばプリント配線基
板)11の実装面Lのうち、薄型半導体装置のアウター
リード2BのM部に対応する部分(領域)に半田ペースト
を塗布する。(1) First, a solder paste is applied to a portion (region) corresponding to the M portion of the outer lead 2B of the thin semiconductor device in the mounting surface L of the substrate (for example, a printed wiring board) 11.
【0063】(2)次に、薄型半導体装置を基板11の
実装面L上に塔載し、半田付け(例えば半田リフロー)
を行う。こうして、薄型半導体装置を基板に実装する。(2) Next, the thin semiconductor device is mounted on the mounting surface L of the substrate 11 and soldered (for example, solder reflow)
I do. Thus, the thin semiconductor device is mounted on the substrate.
【0064】次に、薄型半導体装置を2段に積層する場
合について、図9を参照して簡単に説明する。Next, a case where thin semiconductor devices are stacked in two stages will be briefly described with reference to FIG.
【0065】(1)まず、前述のように基板11に実装
された薄型半導体装置(A)のアウターリード2BのN部
に半田ペーストを塗布する。(1) First, a solder paste is applied to the N portion of the outer lead 2B of the thin semiconductor device (A) mounted on the substrate 11 as described above.
【0066】(2)次に、前記薄型半導体装置(A)上に
別の薄型半導体装置(B)を塔載し、半田付けを行う。こ
のような工程を繰り返し行うことにより、基板11の実
装面L上に薄型半導体装置を2段以上に積層することが
可能となる。(2) Next, another thin semiconductor device (B) is mounted on the thin semiconductor device (A) and soldered. By repeating such a process, thin semiconductor devices can be stacked in two or more stages on the mounting surface L of the substrate 11.
【0067】尚、薄型半導体装置(A)上に薄型半導体
装置(B)を搭載し、N部を半田付けした後に、これら
一体化された薄型半導体装置(積層体)を基板11の実
装面L上に実装しても良い。After mounting the thin semiconductor device (B) on the thin semiconductor device (A) and soldering the N portion, the integrated thin semiconductor device (laminate) is mounted on the mounting surface L of the substrate 11. It may be mounted on top.
【0068】次に、薄型半導体装置として、図10に示
すように、アウターリード2Bの全体に例えば厚さ20
μm程度の半田メッキ層12A、12Bが設けられた薄
型半導体装置を基板に実装する方法について説明する。Next, as a thin semiconductor device, as shown in FIG.
A method for mounting a thin semiconductor device provided with solder plating layers 12A and 12B of about μm on a substrate will be described.
【0069】この場合、図10に示すように、基板11
の実装面L上に薄型半導体装置を塔載し、その後、半田
メッキ層12A、12Bが溶ける程度の温度(例えば1
95℃以上)で加熱することでアウターリード2BのM
部が溶け、半田付けが行われる。尚、半田メッキ層12
A、12Bの厚さは、アウターリード2Bの成形が容易
に行われるように20μm程度が好ましい。In this case, as shown in FIG.
The thin semiconductor device is mounted on the mounting surface L, and then the solder plating layers 12A and 12B are melted at a temperature (for example, 1 ° C.).
(95 ° C or more) to heat the outer lead 2B.
The part melts and soldering is performed. The solder plating layer 12
The thickness of A and 12B is preferably about 20 μm so that the outer lead 2B can be easily formed.
【0070】次に、アウターリード2Bに半田メッキ層
12A、12Bが設けられた薄型半導体装置を2段に積
層する場合について、図11を参照して説明する。Next, a case where thin semiconductor devices having the solder plating layers 12A and 12B provided on the outer leads 2B are stacked in two stages will be described with reference to FIG.
【0071】この場合、図11に示すように、薄型半導
体装置(A)上に薄型半導体装置(B)を積層した2段重ね
の薄型半導体装置を基板11の実装面L上に塔載し、そ
の後、前述の温度で加熱することでN部、M部の半田メ
ッキ層12Bが溶け、半田付けがなされる。このような
方法においては、薄型半導体装置の段数に無関係で半田
付けの工程を1回で行うことができる。尚、薄型半導体
装置を積層する際、薄型半導体装置を基板に塔載した
後、190℃程度の温度で予備加熱を行って半田メッキ
層をわずかに溶かし、これら薄型半導体装置と基板11
とを固定した後、195℃程度の温度で加熱するように
しても良い。In this case, as shown in FIG. 11, a two-stage thin semiconductor device in which a thin semiconductor device (B) is stacked on a thin semiconductor device (A) is mounted on a mounting surface L of a substrate 11, Thereafter, by heating at the above-described temperature, the solder plating layers 12B of the N portion and the M portion are melted and soldering is performed. In such a method, the soldering step can be performed once regardless of the number of stages of the thin semiconductor device. When stacking the thin semiconductor devices, after the thin semiconductor devices are mounted on the substrate, preliminary heating is performed at a temperature of about 190 ° C. to slightly melt the solder plating layer, and these thin semiconductor devices and the substrate 11
May be heated at a temperature of about 195 ° C.
【0072】尚、薄型半導体装置として、例えばDRA
Mを塔載した薄型半導体装置を2段積層する場合には、
チップセレクト用のリードピンが各薄型半導体装置に対
して2本づつ増える(追加される)。従って、メモリとし
て各実施例の薄型半導体装置をN段積層した場合には、
チップセレクト用のリードピンが各薄型半導体装置に対
してN本増える。As a thin semiconductor device, for example, DRA
When two layers of thin semiconductor devices with M are stacked,
The number of lead pins for chip select is increased (added) by two for each thin semiconductor device. Therefore, when the thin semiconductor devices of the embodiments are stacked in N stages as a memory,
The number of lead pins for chip select is increased by N for each thin semiconductor device.
【0073】尚、前述したように図10、図11を除い
た図2、図3、図5乃至図9においても、図10、図1
1に示すのと同様に各アウターリード2Bには約10μ
m程度の厚さでメッキ層が設けられているが、図示は省
略している。As described above, FIGS. 2, 3 and FIGS. 5 to 9 except for FIGS. 10 and 11 also show FIGS.
1, each outer lead 2B has about 10 μm.
The plating layer is provided with a thickness of about m, but is not shown.
【0074】また、各実施例において、各アウターリー
ド2Bのメッキ層は、アウターリード2Bの半田付けが
行われる部分のみに設けてもよく、また、アウターリー
ド2Bの外側にのみ設けても良い。Further, in each embodiment, the plating layer of each outer lead 2B may be provided only on the portion where the outer lead 2B is soldered, or may be provided only on the outer side of the outer lead 2B.
【0075】また、各実施例において、各インナーリー
ド2Aのボンディングがなされる部分に、図10、図1
1に示すように銀メッキ層12Cを設けてもよい。In each embodiment, the parts where the inner leads 2A are bonded are shown in FIGS.
As shown in FIG. 1, a silver plating layer 12C may be provided.
【0076】次に、前記実施例の薄型半導体装置を高密
度に基板に実装したモジュール構造体のいくつかの実施
例について説明する。Next, several embodiments of a module structure in which the thin semiconductor device of the above embodiment is mounted on a substrate at high density will be described.
【0077】図12は、例えば2段に積層した薄型半導
体装置を横に例えば2列に配置した場合のモジュール構
造体の実施例である。FIG. 12 shows an embodiment of a module structure in which, for example, thin semiconductor devices stacked in two stages are arranged in two rows, for example.
【0078】2列のうち一方の列の薄型半導体装置
(A)、(B)の夫々は、図9又は図11に示すように、正
曲げアウターリード2Bを持ち、他方の列の薄型半導体
装置(C)、(D)の夫々は、図6に示すように、逆曲げア
ウターリード2Bを持つ。この場合、薄型半導体装置
(A)、(B)の夫々のアウターリード2Bとそれに対向す
る薄型半導体装置(C)、(D)の夫々のアウターリード2
Bのピン番号は、例えば共に1Pin〜10Pinが同一に
なる。従って、例えば薄型半導体装置(A)、(B)の夫々
の1Pinと薄型半導体装置(C)、(D)の夫々の1Pinと
を結ぶ際の配線長を短くすることができるので、ノイズ
を低減できると共に、データの高速化処理が可能にな
る。また、薄型半導体装置の高密度実装が可能になるの
で、従来と同一の空間においてメモリー容量を大きくで
きる。Thin semiconductor device in one of two rows
Each of (A) and (B) has a positive bending outer lead 2B as shown in FIG. 9 or FIG. 11, and each of the thin semiconductor devices (C) and (D) in the other row is shown in FIG. As shown, it has a reverse bending outer lead 2B. In this case, the thin semiconductor device
Each of the outer leads 2B of (A) and (B) and each of the outer leads 2 of the thin semiconductor devices (C) and (D) opposed thereto.
The pin numbers of B are, for example, the same from 1 Pin to 10 Pin. Therefore, for example, the wiring length when connecting each Pin of the thin semiconductor devices (A) and (B) to each Pin of the thin semiconductor devices (C) and (D) can be shortened, thereby reducing noise. And at the same time, speed up the data. In addition, since high-density mounting of a thin semiconductor device becomes possible, the memory capacity can be increased in the same space as that of the related art.
【0079】次に、前記モジュール構造体の組み立て方
法について説明する。Next, a method of assembling the module structure will be described.
【0080】まず、各薄型半導体装置のアウターリード
が図8、図9に示すように通常のものである場合につい
て述べる。First, the case where the outer leads of each thin semiconductor device are normal as shown in FIGS. 8 and 9 will be described.
【0081】一つの方法として、まず、図9の積層体の
組み立て方法と同様にして一方の列の薄型半導体装置
(A)、(B)同士を半田付けし、その後、同様の方法で他
方の列の薄型半導体装置(C)、(D)同士を半田付けし、
これら2列の積層体を基板11に半田付けすると共に、
2列の薄型半導体装置の互いに対向するアウタリード2
Bの夫々の部分2B4同士を半田付けする。この場合、
図8に示す面P部に半田ペーストを塗布して半田付けを
行う。As one method, first, in the same manner as in the method of assembling the laminated body in FIG.
(A) and (B) are soldered together, and then the other row of thin semiconductor devices (C) and (D) are soldered together in the same manner,
While soldering these two rows of laminates to the substrate 11,
Outer leads 2 facing each other of two rows of thin semiconductor devices
The respective portions 2B4 of B are soldered to each other. in this case,
Solder paste is applied to the surface P shown in FIG. 8 by soldering.
【0082】また、別の方法として、薄型半導体装置
(A)、(C)を基板に半田付けした後に、この薄型半導体
装置(A)上に薄型半導体装置(B)、薄型半導体装置(C)
上に薄型半導体装置(D)の夫々を積層して半田付けする
ようにしても良い。As another method, a thin semiconductor device
After soldering (A) and (C) to the substrate, the thin semiconductor device (B) and the thin semiconductor device (C) are placed on the thin semiconductor device (A).
Each of the thin semiconductor devices (D) may be stacked and soldered thereon.
【0083】一方、各薄型半導体装置のアウターリード
2Bが図10に示すように半田メッキ層12A、12B
を有している場合は、図11の実施例の場合と同様に、
すベての薄型半導体装置(A)〜(D)を図12のように配
置した後に一括して半田付けを行うことができる。On the other hand, as shown in FIG. 10, the outer leads 2B of each thin semiconductor device have the solder plating layers 12A, 12B
Is provided, as in the embodiment of FIG.
After arranging all the thin semiconductor devices (A) to (D) as shown in FIG. 12, soldering can be performed collectively.
【0084】尚、図12の実施例では2層に積層された
積層体を2列に配置したが、単体の薄型半導体装置を横
方向に複数列配置したものに本実施例を適用しても良
く、その場合は正曲げ、逆曲げアウターリード2Bを持
つ薄型半導体装置を交互に配置すれば良い。また、3つ
以上の薄型半導体装置を積層した積層体を複数列配置し
た場合にも本実施例は適用でき、その場合も正曲げ、逆
曲げアウターリード2Bを持つ積層体を交互に横方向に
配置すれば良い。In the embodiment shown in FIG. 12, the stacked body having two layers is arranged in two rows. However, this embodiment may be applied to a case where a single thin semiconductor device is arranged in a plurality of rows in the horizontal direction. In that case, thin semiconductor devices having forward and reverse bent outer leads 2B may be alternately arranged. In addition, the present embodiment can be applied to a case where a plurality of thin layers of three or more thin semiconductor devices are stacked in a plurality of rows. In this case, the stack having the outer leads 2 </ b> B is bent alternately in the lateral direction. Just place them.
【0085】図13は、例えば4段に積層した薄型半導
体装置を縦に例えば2列に配置したモジュール構造体の
実施例である。FIG. 13 shows an embodiment of a module structure in which thin semiconductor devices stacked in, for example, four stages are vertically arranged in, for example, two rows.
【0086】2列の積層体の各薄型半導体装置(A)〜
(D)、(E)〜(H)の夫々のアウターリード2Bは、基板
21、31に半田付けされる。好ましくは、各薄型半導
体装置(A)〜(D)、(E)〜(H)のアウターリード2Bは
全て正曲げ又は逆曲げである。この場合、薄型半導体装
置(A)〜(D)のアウターリード2Bの1Pin〜10Pin
が各薄型半導体装置(E)〜(H)のアウターリード2Bと
同一基板、例えば基板31に半田付けされるようにすれ
ば、例えば各薄型半導体装置(A)〜(D)の1Pinと各薄
型半導体装置(E)〜(H)の1Pinとを結ぶ際の配線長を
短くできる。従って、図12の実施例と同様にノイズを
低減できると共に、データの高速化処理が可能になる。
また、薄型半導体装置の高密度実装が可能になり、従っ
て従来と同一の空間においてメモリー容量を大きくでき
る。Each of the thin semiconductor devices (A) to 2-row laminates
The outer leads 2B of (D) and (E) to (H) are soldered to the substrates 21 and 31. Preferably, the outer leads 2B of each of the thin semiconductor devices (A) to (D) and (E) to (H) are all bent forward or backward. In this case, 1 Pin to 10 Pin of the outer leads 2B of the thin semiconductor devices (A) to (D)
Is soldered to the same substrate as the outer leads 2B of each of the thin semiconductor devices (E) to (H), for example, the substrate 31. For example, 1 Pin of each of the thin semiconductor devices (A) to (D) and each thin The wiring length when connecting to 1 Pin of the semiconductor devices (E) to (H) can be shortened. Accordingly, noise can be reduced as in the embodiment of FIG. 12, and data can be processed at high speed.
In addition, high-density mounting of a thin semiconductor device becomes possible, so that a memory capacity can be increased in the same space as that of a conventional semiconductor device.
【0087】次に、このように構成されるモジュール構
造体の組み立て方法について説明する。Next, a method of assembling the module structure thus configured will be described.
【0088】まず、各薄型半導体装置のアウターリード
2Bが図8、図9のように通常のものである場合につい
て述べる。First, the case where the outer lead 2B of each thin semiconductor device is a normal one as shown in FIGS. 8 and 9 will be described.
【0089】一つの方法として、まず、図9の積層体の
組み立て方法と同様にして一方の列の薄型半導体装置
(A)〜(D)同士を半田付けし、その後、同様の方法で他
方の列の薄型半導体装置(E)〜(H)同士を半田付けし、
これら2列の積層体を基板21、31にそれぞれ半田付
けする。基板21、31への半田付けの際は、図8に示
すアウターリード2Bの面P部に半田ペーストを塗布し
て半田付けを行う。As one method, first, the thin semiconductor device in one row is formed in the same manner as in the method of assembling the stacked body in FIG.
(A) to (D) are soldered to each other, and then the thin semiconductor devices (E) to (H) in the other row are soldered to each other by the same method,
These two rows of laminates are soldered to the substrates 21 and 31, respectively. When soldering to the substrates 21 and 31, soldering is performed by applying a solder paste to the surface P of the outer lead 2B shown in FIG.
【0090】一方、各薄型半導体装置のアウターリード
2Bが図10に示すように半田メッキ層12A、12B
を有している場合は、図11の実施例の場合と同様に、
すベての薄型半導体装置(A)〜(H)を図13のように配
置した後に一括して半田付けを行うことができる。On the other hand, as shown in FIG. 10, the outer leads 2B of each thin semiconductor device have the solder plating layers 12A, 12B
Is provided, as in the embodiment of FIG.
After all the thin semiconductor devices (A) to (H) are arranged as shown in FIG. 13, soldering can be performed collectively.
【0091】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。As described above, the invention made by the present inventor is:
Although the present invention has been described in detail with reference to the embodiment, the present invention is not limited to the embodiment, and it is needless to say that various changes can be made without departing from the scope of the invention.
【0092】[0092]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
【0093】(1)0.5mm厚程度の薄型半導体装
置、それを用いた積層体及びそれを用いたモジュール構
造体を提供することができる。 [0093] (1) 0.5 mm thickness of about thin type semiconductor device, it is possible to provide a laminated body and the module structure using it using the same.
【0094】(2)リードフレームを用いたアウターリ
ード強度が高い0.5mm厚程度の薄型半導体装置、そ
れを用いた積層体及びそれを用いたモジュール構造体を
提供することができる。 [0094] (2) lead frame outer lead high strength 0.5mm thickness of about thin semiconductor device using, its
Laminate with Les and module structure using it
Can be provided.
【0095】(3)アウターリードを湾曲させて全長を
長くし、かつ弾性力をもたせることにより、基板に半導
体装置を半田付けする時等の温度サイクルによる応力を
吸収することができるので、基板のパッドとアウターリ
ードの接続部とを接続する半田にクラックが発生するの
を防止することができる。 (3) Curve the outer lead to reduce the total length
By extending the length and having elastic force, the semiconductor
Stress caused by temperature cycling when soldering
It can absorb, so it can be
Cracks may occur in the solder connecting the connection part of the
Can be prevented.
【0096】(4)絶縁フィルムテープが貼り付けられ
るインナーリードの一部(吊りリード)の上面が半導体
チップの主面と同じ面に位置するので、インナーリード
に絶縁フィルムテープを容易に貼り付けることができ
る。 (4) The insulating film tape is attached
The upper surface of part of the inner lead (suspension lead) is semiconductor
Since it is located on the same surface as the main surface of the chip, the inner lead
Can be easily pasted with insulating film tape
You.
【0097】[0097]
【0098】[0098]
【0099】[0099]
【0100】[0100]
【図1】 本発明の第1実施例によるTOCパッケージ
構造を採用する薄型半導体装置のモールド樹脂の上部を
除去した状態の概略構成を示す平面図。FIG. 1 is a plan view showing a schematic configuration of a thin semiconductor device employing a TOC package structure according to a first embodiment of the present invention in a state where an upper portion of a mold resin is removed.
【図2】 図1に示すII−II切断線で切った断面図。FIG. 2 is a sectional view taken along the line II-II shown in FIG.
【図3】 図1に示すIII−III切断線で切った断面図。FIG. 3 is a sectional view taken along the line III-III shown in FIG. 1;
【図4】 第1実施例の絶縁フィルムテープによる支持
形態を変えた変形例を示す図。FIG. 4 is a view showing a modified example in which the supporting form by the insulating film tape of the first embodiment is changed.
【図5】 第1実施例の半導体チップの主面上にアルミ
ニウム箔等の光入射遮断手段を設けた変形例の構成を示
す断面図。FIG. 5 is a cross-sectional view illustrating a configuration of a modification in which a light incident blocking unit such as an aluminum foil is provided on the main surface of the semiconductor chip of the first embodiment.
【図6】 第1実施例の半導体チップの主面側が実装基
板に対向するように実装された状態を示す断面図。FIG. 6 is a sectional view showing a state in which the semiconductor chip of the first embodiment is mounted so that the main surface side faces the mounting substrate.
【図7】 第1実施例の薄型半導体装置を2段積み重ね
た第2実施例による積層体を示す断面図。FIG. 7 is a sectional view showing a stacked body according to a second embodiment in which the thin semiconductor devices according to the first embodiment are stacked in two stages.
【図8】 第1実施例の薄型半導体装置を基板に実装す
る方法を説明するための断面図。FIG. 8 is a sectional view for explaining a method of mounting the thin semiconductor device of the first embodiment on a substrate.
【図9】 第1実施例の薄型半導体装置を基板に2段実
装する方法を説明するための断面図。FIG. 9 is a sectional view for explaining a method of mounting the thin semiconductor device of the first embodiment on a substrate in two stages.
【図10】本発明の薄型半導体装置を基板に実装する他
の例を説明するための断面図。FIG. 10 is a cross-sectional view for explaining another example of mounting the thin semiconductor device of the present invention on a substrate.
【図11】本発明の薄型半導体装置を基板に2段実装す
る他の方法を説明するための断面図。FIG. 11 is a sectional view for explaining another method for mounting the thin semiconductor device of the present invention on a substrate in two stages.
【図12】本発明の薄型半導体装置を用いたモジュール
構造体の実施例を示す斜視図。FIG. 12 is a perspective view showing an embodiment of a module structure using the thin semiconductor device of the present invention.
【図13】本発明の薄型半導体装置を用いたモジュール
構造体の他の実施例を示す斜視図。FIG. 13 is a perspective view showing another embodiment of the module structure using the thin semiconductor device of the present invention.
1…半導体チップ、1A…電極パッド、2…リード、2
A…インナーリード、2B…アウターリード、3…絶縁
フィルムテープ、4…接着剤、5…吊りリード、6…ボ
ンディングワイヤ、7…モールド樹脂、10…アルミニ
ウム箔、11…実装基板。DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip, 1A ... Electrode pad, 2 ... Lead, 2
A: inner lead, 2B: outer lead, 3: insulating film tape, 4: adhesive, 5: suspension lead, 6: bonding wire, 7: mold resin, 10: aluminum foil, 11: mounting board.
フロントページの続き (56)参考文献 特開 平3−192736(JP,A) 特開 平4−23460(JP,A) 実開 平4−56336(JP,U) (58)調査した分野(Int.Cl.6,DB名) H01L 23/50 H01L 21/60 H01L 25/10 Continued on the front page (56) References JP-A-3-192736 (JP, A) JP-A-4-23460 (JP, A) JP-A-4-56336 (JP, U) (58) Fields surveyed (Int) .Cl. 6 , DB name) H01L 23/50 H01L 21/60 H01L 25/10
Claims (10)
面に対向する先端部を有する複数のインナーリードと、
前記半導体チップの一主面に形成された複数の電極パッ
ドと、前記複数のインナーリードと複数の電極パッドと
を接続する複数のワイヤと、前記半導体チップの一主面
に接続される半導体チップ吊りリードを有するチップ支
持手段と、前記半導体チップ、前記複数のインナーリー
ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
を有し、 前記半導体チップの一主面と半導体チップ吊りリード支
持面が同一平面で支持され、 前記ワイヤを接続するインナーリードの上面が、前記半
導体チップの一主面よりも前記半導体チップの一主面と
対向する他の一主面側に位置し、 前記インナーリードは樹脂封止体の厚さの半分の距離線
上から突出してアウターリードとなることを特徴とする
半導体装置。1. A semiconductor chip, and a plurality of inner leads having a front end facing a side surface of the semiconductor chip;
A plurality of electrode pads formed on one main surface of the semiconductor chip, a plurality of wires connecting the plurality of inner leads and the plurality of electrode pads, and a semiconductor chip suspension connected to the one main surface of the semiconductor chip A chip supporting means having leads, a resin sealing body for sealing the semiconductor chip, the plurality of inner leads, wires, and the chip supporting means; one main surface of the semiconductor chip and a semiconductor chip suspending lead supporting surface; There is supported on the same plane, the upper surface of the inner lead connecting the wires, than said one main surface of the semiconductor chip located in another major surface of one main surface facing the semiconductor chip, said inner leads Is a semiconductor device characterized in that it protrudes from a distance line that is half the thickness of the resin sealing body to become an outer lead .
面に対向する先端部を有する複数のインナーリードと、
前記半導体チップの一主面に形成された複数の電極パッ
ドと、前記複数のインナーリードと複数の電極パッドと
を接続する複数のワイヤと、前記半導体チップの一主面
に接続される半導体チップ吊りリードを有するチップ支
持手段と、前記半導体チップ、前記複数のインナーリー
ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
を有し、 前記半導体チップの一主面と半導体チップ吊りリード支
持面が同一平面で支持され、 前記ワイヤを接続するインナーリードの上面が、前記半
導体チップの一主面よりも前記半導体チップの一主面と
対向する他の一主面側に位置し、前記ワイヤはボンディングワイヤのボール側をインナー
リードに設け(第1ボンド)、非ボール側を半導体チッ
プに設け(第2ボンド)、 前記インナーリードは樹脂 封止体の厚さの半分の距離線
上から突出してアウターリードとなることを特徴とする
半導体装置。2. A semiconductor chip, and a plurality of inner leads each having a tip portion facing a side surface of the semiconductor chip,
A plurality of electrode pads formed on one main surface of the semiconductor chip, a plurality of wires connecting the plurality of inner leads and the plurality of electrode pads, and a semiconductor chip suspension connected to the one main surface of the semiconductor chip A chip supporting means having leads, a resin sealing body for sealing the semiconductor chip, the plurality of inner leads, wires, and the chip supporting means; one main surface of the semiconductor chip and a semiconductor chip suspending lead supporting surface; Are supported on the same plane, and the upper surface of the inner lead connecting the wires is located on the other main surface side opposite to the one main surface of the semiconductor chip with respect to the one main surface of the semiconductor chip. Inner the ball side of the bonding wire
Provided on the lead (first bond) and the non-ball side
A semiconductor device , wherein the inner lead protrudes from a distance line that is half the thickness of the resin sealing body to form an outer lead .
面に対向する先端部を有する複数のインナーリードと、
前記半導体チップの一主面に形成された複数の電極パッ
ドと、前記複数のインナーリードと複数の電極パッドと
を接続する複数のワイヤと、前記半導体チップの一主面
に接続される半導体チップ吊りリードを有するチップ支
持手段と、前記半導体チップ、前記複数のインナーリー
ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
を有し、 前記半導体チップの一主面と半導体チップ吊りリード支
持面が同一平面で支持され、 前記ワイヤを接続するインナーリードの上面が、前記半
導体チップの一主面よりも前記半導体チップの一主面と
対向する他の一主面側に位置し、前記インナーリードは
樹脂封止体の側面から突出してアウターリードとなり、 前記アウターリードは、前記樹脂封止体から突出する第
1の部分と、該第1の部分から上方に折れ曲がる第2の
部分と、該第2の部分から前記第1の部分の延在方向と
同一方向に延びる第3の部分と、該第3の部分から下方
に折れ曲がる第4の部分と、該第4の部分から前記樹脂
封止体に向かって延びる第5の部分とからなることを特
徴とする半導体装置。3. A semiconductor chip, and a plurality of inner leads having a front end portion facing a side surface of the semiconductor chip,
A plurality of electrode pads formed on one main surface of the semiconductor chip, a plurality of wires connecting the plurality of inner leads and the plurality of electrode pads, and a semiconductor chip suspension connected to the one main surface of the semiconductor chip a chip support means having a lead, said semiconductor chip, said plurality of inner leads, and resin sealing body which seals the wires and chip support means
Has the one main surface of the semiconductor chip suspension leads supporting surface of the semiconductor chip is supported by the same plane, the upper surface of the inner lead connecting the wires, one of the semiconductor chips of the semiconductor chip than the one main surface of the The inner lead is located on another main surface side opposite to the main surface,
An outer lead protruding from a side surface of the resin sealing body, wherein the outer lead includes a first part protruding from the resin sealing body, a second part bent upward from the first part, and a second part. A third portion extending in the same direction as the extension direction of the first portion from the third portion, a fourth portion bent downward from the third portion, and the resin sealing body from the fourth portion. wherein a and Turkey such and a fifth portion towards extending.
面に対向する先端部を有する複数のインナーリードと、
前記半導体チップの一主面に形成された複数の電極パッ
ドと、前記複数のインナーリードと複数の電極パッドと
を接続する複数のワイヤと、前記半導体チップの一主面
に接続される半導体チップ吊りリードを有するチップ支
持手段と、前記半導体チップ、前記複数のインナーリー
ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
を有し、 前記半導体チップの一主面と半導体チップ吊りリード支
持面が同一平面で支持され、 前記ワイヤを接続するインナーリードの上面が、前記半
導体チップの一主面よりも前記半導体チップの一主面と
対向する他の一主面側に位置し、前記インナーリードは樹脂封止体の厚さの半分の距離線
上から突出してアウターリードとなり、 前記アウターリードは、前記樹脂封止体から突出する第
1の部分と、該第1の部分から上方に折れ曲がる第2の
部分と、該第2の部分から前記第1の部分の延在方向と
同一方向に延びる第3の部分と、該第3の部分から下方
に折れ曲がる第4の部分と、該第4の部分から前記樹脂
封止体に向かって延びる第5の部分とからなることを特
徴とする半導体装置。4. A semiconductor chip, and a plurality of inner leads each having a tip portion facing a side surface of the semiconductor chip,
A plurality of electrode pads formed on one main surface of the semiconductor chip, a plurality of wires connecting the plurality of inner leads and the plurality of electrode pads, and a semiconductor chip suspension connected to the one main surface of the semiconductor chip a chip support means having a lead, said semiconductor chip, said plurality of inner leads, and resin sealing body which seals the wires and chip support means
Has the one main surface of the semiconductor chip suspension leads supporting surface of the semiconductor chip is supported by the same plane, the upper surface of the inner lead connecting the wires, one of the semiconductor chips of the semiconductor chip than the one main surface of the The inner lead is located on the other main surface side opposite to the main surface, and the inner lead is a distance line of half the thickness of the resin sealing body.
An outer lead protrudes from above, and the outer lead includes a first portion protruding from the resin sealing body, a second portion bent upward from the first portion, and a second portion bent from the second portion. A third portion extending in the same direction as the extending direction of the first portion, a fourth portion bent downward from the third portion, and a fifth portion extending from the fourth portion toward the resin sealing body. wherein a and Turkey, such from a part of.
面に対向する先端部を有する複数のインナーリードと、
前記半導体チップの一主面に形成された複数の電極パッ
ドと、前記複数のインナーリードと複数の電極パッドと
を接続する複数のワイヤと、前記半導体チップの一主面
に接続される半導体チップ吊りリードを有するチップ支
持手段と、前記半導体チップ、前記複数のインナーリー
ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
を有し、 前記半導体チップの一主面と半導体チップ吊りリード支
持面が同一平面で支持され、 前記ワイヤを接続するインナーリードの上面が、前記半
導体チップの一主面よりも前記半導体チップの一主面と
対向する他の一主面側に位置し、 前記ワイヤはボンディングワイヤのボール側をインナー
リードに設け(第1ボンド)、非ボール側を半導体チッ
プに設け(第2ボンド)、 前記インナーリードが封止体の厚さの半分の距離線上か
ら突出してアウターリードとなり、 前記アウターリードは、前記樹脂封止体から突出する第
1の部分と、該第1の部分から上方に折れ曲がる第2の
部分と、該第2の部分から前記第1の部分の延在方向と
同一方向に延びる第3の部分と、該第3の部分から下方
に折れ曲がる第4の部分と、該第4の部分から前記樹脂
封止体に向かって延びる第5の部分とからなることを特
徴とする半導体装置。 5. A semiconductor chip and a side of the semiconductor chip.
A plurality of inner leads having a tip facing the surface;
A plurality of electrode pads formed on one main surface of the semiconductor chip
And the plurality of inner leads and the plurality of electrode pads.
A plurality of wires for connecting the semiconductor chip and one main surface of the semiconductor chip
Support having semiconductor chip suspension leads connected to the chip
Holding means, the semiconductor chip, and the plurality of inner leads
And a resin sealing body for sealing the wire and the chip supporting means.
And one main surface of the semiconductor chip and a semiconductor chip suspension lead support.
The holding surface is supported on the same plane, and the upper surface of the inner lead connecting the wire is
One main surface of the semiconductor chip rather than one main surface of the conductor chip;
The wire is located on the other opposing main surface side, and the ball side of the bonding wire is the inner side.
Provided on the lead (first bond) and the non-ball side
(In the second bond), make sure that the inner lead is on a distance line that is half the thickness of the sealing body.
Projecting from the resin sealing body to form an outer lead.
1 part and a second part bent upward from the first part.
And a direction in which the first portion extends from the second portion.
A third portion extending in the same direction, and a lower portion extending from the third portion;
A fourth portion that bends into the resin portion and the resin portion from the fourth portion.
And a fifth portion extending toward the sealing body.
Semiconductor device.
面に対向する先端部を有する複数のインナーリードと、
前記半導体チップの一主面に形成された複数の電極パッ
ドと、前記複数のインナーリードと複数の電極パッドと
を接続する複数のワイヤと、前記半導体チップの一主面
に接続される半導体チップ吊りリードを有するチップ支
持手段と、前記半導体チップ、前記複数のインナーリー
ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
を有し、 前記ワイヤが接続されるインナーリードの上面は前記半
導体チップの一主面よりも前記半導体チップの一主面と
対向する他の主面側に位置し、 前記インナーリードは樹脂封止体の側面から突出してア
ウターリードとなり、 前記アウターリードは、前記樹脂
封止体から突出する第1の部分と前記第1の部分から上
方に折れ曲がる第2の部分と前記第2の部分から前記第
1の部分の延在方向と同一方向に延びる第3の部分と前
記第3の部分から下方に折れ曲がる第4の部分と前記第
4の部分から前記樹脂封止体に向かって延びる第5の部
分とを有する半導体装置が複数積層されていることを特
徴とする積層体 。6. A semiconductor chip and a side of the semiconductor chip.
A plurality of inner leads having a tip facing the surface;
A plurality of electrode pads formed on one main surface of the semiconductor chip
And the plurality of inner leads and the plurality of electrode pads.
A plurality of wires for connecting the semiconductor chip and one main surface of the semiconductor chip
Support having semiconductor chip suspension leads connected to the chip
Holding means, the semiconductor chip, and the plurality of inner leads
And a resin sealing body for sealing the wire and the chip supporting means.
And the upper surface of the inner lead to which the wire is connected is the half
One main surface of the semiconductor chip rather than one main surface of the conductor chip;
The inner lead is located on the other opposing main surface side and protrudes from the side surface of the resin sealing body.
The outer lead is made of the resin
A first portion protruding from the sealing body and an upper portion from the first portion;
A second part bent toward the second part and the second part
A third portion and a front portion extending in the same direction as the extension direction of the first portion;
A fourth portion bent downward from the third portion and the fourth portion;
Fifth portion extending from portion 4 toward the resin sealing body
That a plurality of semiconductor devices having different
Laminate to be featured .
面に対向する先端部を有する複数のインナーリードと、
前記半導体チップの一主面に形成された複数の電極パッ
ドと、前記複数のインナーリードと複数の電極パッドと
を接続する複数のワイヤと、前記半導体チップの一主面
に接続される半導体チップ吊りリードを有するチップ支
持手段と、前記半導体チップ、前記複数のインナーリー
ド、ワイヤ及びチップ支持手段を封止する樹脂封止体と
を有し、 前記ワイヤが接続されるインナーリードの上面は前記半
導体チップの一主面よりも前記半導体チップの一主面と
対向する他の主面側に位置し、前記インナーリードは樹脂封止体の厚さの半分の距離線
上から突出してアウターリードとなり、 前記アウターリードは、前記樹脂封止体から突出する第
1の部分と前記第1の部分から上方に折れ曲がる第2の
部分と前記第2の部分から前記第1の部分の延在方向と
同一方向に延びる第3の部分と前記第3の部分から下方
に折れ曲がる第4の部分と前記第4の部分から前記樹脂
封止体に向かって延びる第5の部分とを有する半導体装
置が複数積層されていることを特徴とする積層体。7. A semiconductor chip, and a plurality of inner leads each having a tip portion facing a side surface of the semiconductor chip;
A plurality of electrode pads formed on one main surface of the semiconductor chip, a plurality of wires connecting the plurality of inner leads and the plurality of electrode pads, and a semiconductor chip suspension connected to the one main surface of the semiconductor chip A chip supporting means having leads; and a resin sealing body for sealing the semiconductor chip, the plurality of inner leads, wires, and the chip supporting means. The upper surface of the inner leads to which the wires are connected is the semiconductor chip. Is located on the other main surface side opposite to the one main surface of the semiconductor chip with respect to the one main surface, and the inner lead is a distance line of half the thickness of the resin sealing body.
An outer lead protrudes from above, and the outer lead is formed of a first portion protruding from the resin sealing body, a second portion bent upward from the first portion, and the first portion from the second portion. A third portion extending in the same direction as the extending direction of the portion, a fourth portion bent downward from the third portion, and a fifth portion extending from the fourth portion toward the resin sealing body. A stacked body comprising a plurality of stacked semiconductor devices.
て、上側の半導体装置のアウターリードの第5の部分と
下層の半導体装置のアウターリードの第3の部分とが接
続されることにより積層されていることを特徴とする積
層体。8. The stacked body according to claim 6 , wherein the fifth portion of the outer lead of the upper semiconductor device is connected to the third portion of the outer lead of the lower semiconductor device. A laminate characterized in that:
載の半導体装置の複数個を基板に実装したことを特徴と
するモジュール構造体。9. The method of claim 1 or module structure, characterized in that a plurality of serial <br/> mounting of the semiconductor device in any one mounted on the board out of 5.
記載の積層体を基板に実装したことを特徴とするモジュ
ール構造体。10. A module structure, wherein the laminate according to claim 6 is mounted on a substrate.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (3)
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JP4-132287 | 1992-05-25 | ||
JP13228792 | 1992-05-25 | ||
JP5122726A JP2934119B2 (en) | 1992-05-25 | 1993-05-25 | Semiconductor device, laminate, and module structure |
Related Child Applications (2)
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JP18433398A Division JP3288973B2 (en) | 1992-05-25 | 1998-06-30 | Semiconductor device, laminate, and module structure |
JP18436298A Division JP3320017B2 (en) | 1992-05-25 | 1998-06-30 | Module structure |
Publications (2)
Publication Number | Publication Date |
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JPH0645501A JPH0645501A (en) | 1994-02-18 |
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ID=26459799
Family Applications (1)
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10242368A (en) * | 1997-02-25 | 1998-09-11 | Hitachi Ltd | Semiconductor device and its manufacture as well as semiconductor module and ic card |
JP5217291B2 (en) * | 2006-08-04 | 2013-06-19 | 大日本印刷株式会社 | Resin-sealed semiconductor device and manufacturing method thereof, substrate for semiconductor device, and laminated resin-sealed semiconductor device |
-
1993
- 1993-05-25 JP JP5122726A patent/JP2934119B2/en not_active Expired - Fee Related
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Publication number | Publication date |
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JPH0645501A (en) | 1994-02-18 |
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