JP2933671B2 - Semiconductor integrated circuit device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にMISFETか
らなる回路素子と多層配線とを備えた論理LSIの高速化
に適用して有効な技術に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a technology effective when applied to speeding up a logic LSI having a circuit element composed of MISFETs and multilayer wiring. Things.
マスタスライス方式により作成される半導体集積回路
装置の代表例であるゲートアレイ（Gate Array）は、あ
らかじめ半導体基板上に多数の基本セルを規則的に配置
しておき、ユーザの希望に合わせて上記基本セル間を信
号配線で結線することにより、所望の論理回路を備えた
LSIを形成するものである。A gate array, which is a typical example of a semiconductor integrated circuit device created by a master slice method, has a large number of basic cells arranged regularly on a semiconductor substrate in advance, and the basic cells are arranged according to a user's request. A desired logic circuit was provided by connecting the cells with signal wiring.
It forms an LSI.
上記ゲートアレイのように、多層配線構造を有する半
導体集積回路装置において、外部より供給される電源
は、一対の電源配線を通じて上記半導体集積回路装置の
内部に送られる。上記一対の電源配線のうち、一方はレ
ベルの高い電圧（以下、単に電源電圧VDDとも称する）
が供給される外部電源端子に接続され、もう一方はレベ
ルの低い電圧（以下、単に設置電圧VSSとも称する）が
供給される外部電源端子に接続される。In a semiconductor integrated circuit device having a multilayer wiring structure like the gate array, power supplied from the outside is sent to the inside of the semiconductor integrated circuit device through a pair of power supply wires. One of the pair of power supply wires has a high-level voltage (hereinafter, simply referred to as a power supply voltage V DD ).
The other is connected to an external power supply terminal to which a low-level voltage (hereinafter, also simply referred to as installation voltage V SS ) is supplied.
上記半導体集積回路装置が形成された半導体チップの
外周部には、外部との電気的接続を採るためのボンディ
ングパッドおよび選択的に入出力バッファ回路、出力バ
ッファ回路、入力バッファ回路とされるI/Oセルが連続
的に配置される。上記I/Oセルによって周囲を囲まれた
内部領域（セル領域）には、複数個の基本セルが規則的
に配置される。上記I/Oセル上およびセル領域上の複数
の配線層には、信号配線および電源配線が自動配置配線
システムにより配置される。上記セル領域上の第１層目
の配線層には、上記基本セルの配置に沿って各基本セル
に電源を供給する電源配線（セル給電配線）が形成され
る。同じく上記セル領域上の第１層目の配線層には、各
基本セルの内部間を接続する信号配線（セル内配線）が
形成される。また、上記基本セル上の第２層目の配線層
およびさらにその上に配線層（第３層目、第４層目な
ど）には、基本セル間を接続する信号配線が形成され
る。なお、上記ゲートアレイについて記載された文献の
例としては、特開昭61−2345号公報、特開昭63−44742
号公報、特願昭62−174796号などがある。On the outer peripheral portion of the semiconductor chip on which the semiconductor integrated circuit device is formed, a bonding pad for taking electrical connection with the outside and I / O buffers selectively serving as input / output buffer circuits, output buffer circuits, and input buffer circuits. O cells are arranged continuously. A plurality of basic cells are regularly arranged in an internal region (cell region) surrounded by the I / O cells. The signal wiring and the power supply wiring are arranged by the automatic arrangement and wiring system on the plurality of wiring layers on the I / O cell and the cell region. In the first wiring layer on the cell region, a power supply wiring (cell power supply wiring) for supplying power to each basic cell is formed along the arrangement of the basic cells. Similarly, in the first wiring layer on the cell region, signal wiring (inter-cell wiring) for connecting the insides of the respective basic cells is formed. Further, signal wirings for connecting the basic cells are formed in the second wiring layer on the basic cell and further on the wiring layer (third layer, fourth layer, etc.). Examples of the document describing the gate array include JP-A-61-2345 and JP-A-63-44742.
And Japanese Patent Application No. 62-174796.
ゲートアレイの高集積化が進み、セル領域上に配置さ
れる信号配線や電源配線の配線密度が高くなると、MISF
ETからなる回路素子で基本セルを構成した、例えばCMOS
（相補形MISFET）ゲートアレイにおいては、前記従来技
術のように第１層目の配線層にセル給電配線およびセル
内配線を形成した場合には、上記MISFETの半導体領域
（拡散層）と第１層目の配線とを接続する接続孔（コン
タクトホール）の配置に制約が生じ、コンタクトホール
を広い面積で確保することが困難になる。そのため、半
導体領域と第１層目の配線との接触面積を充分に確保す
ることができなくなり、MISFETの寄生抵抗である拡散層
抵抗、コンタクト抵抗が増大する結果、回路の高速動作
が妨げられるという問題がある。As gate arrays become more highly integrated and the signal density and power supply wiring density on the cell area increase, MISF
A basic cell composed of circuit elements made of ET, for example, CMOS
In a (complementary MISFET) gate array, when a cell power supply wiring and an intra-cell wiring are formed in the first wiring layer as in the prior art, the semiconductor region (diffusion layer) of the MISFET and the first The arrangement of the connection holes (contact holes) connecting the wirings in the layer is restricted, and it is difficult to secure the contact holes in a wide area. As a result, a sufficient contact area between the semiconductor region and the first layer wiring cannot be ensured, and the diffusion layer resistance and the contact resistance, which are the parasitic resistances of the MISFET, are increased. As a result, the high-speed operation of the circuit is hindered. There's a problem.
上記拡散層抵抗、コンタクト抵抗を低減する技術とし
て、MISFETの半導体領域上にＷ、Moなどの高融点金属ま
たはそのシリサイド（WSi2,MoSi2など）からなる薄膜を
貼りつける、いわゆるサリサイド（Saliside）技術が知
られている。しかしこの技術は、半導体領域上に上記薄
膜を形成する際にその一部が上記半導体領域内に食い込
み、深いpn接合を形成してしまうという欠点があるた
め、pn接合（半導体領域）を極力浅く形成する必要があ
る高集積MISFETの製造プロセスには適用することができ
ないという問題がある。As a technique for reducing the diffusion layer resistance and the contact resistance, a so-called salicide is used in which a thin film made of a refractory metal such as W or Mo or a silicide thereof (WSi 2 , MoSi 2, etc.) is attached to a semiconductor region of a MISFET. The technology is known. However, this technique has a disadvantage that when the thin film is formed on a semiconductor region, a part of the thin film enters into the semiconductor region to form a deep pn junction, so that the pn junction (semiconductor region) is made as shallow as possible. There is a problem that the method cannot be applied to a manufacturing process of a highly integrated MISFET that needs to be formed.
本発明の目的は、MISFETからなる回路素子と多層配線
構造とを備えた論理LSIの拡散層抵抗およびコンタクト
抵抗を低減し、その高速動作を促進することのできる技
術を提供することにある。An object of the present invention is to provide a technique capable of reducing the diffusion layer resistance and the contact resistance of a logic LSI having a circuit element composed of an MISFET and a multilayer wiring structure and promoting its high-speed operation.
本発明の他の目的は、上記目的を達成するとともに、
上記論理LSIの集積度を向上させることのできる技術を
提供することにある。Another object of the present invention is to achieve the above object,
It is an object of the present invention to provide a technology capable of improving the integration degree of the logic LSI.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば下記のとおりである。The outline of typical inventions among the inventions disclosed in the present application will be briefly described as follows.
本願の一発明は、半導体基板上に形成されたｎチャネ
ル型MISFETおよびｐチャネル型MISFETと、前記ｎチャネ
ル型MISFETおよび前記ｐチャネル型MISFETの上部に形成
された第１絶縁膜と、前記第１絶縁膜の上部に形成され
た第１層目の配線と、前記第１層目の配線の上部に形成
された第２絶縁膜と、前記第２絶縁膜の上部に形成され
た第２層目の配線とを有する半導体集積回路装置であっ
て、 前記ｎチャネル型MISFETおよび前記ｐチャネル型MISF
ETのそれぞれは、第１方向に複数個配置され、 前記ｎチャネル型MISFETと前記ｐチャネル型MISFETと
は、前記第１方向に直交する第２方向に隣接して配置さ
れ、 前記ｎチャネル型MISFETおよび前記ｐチャネル型MISF
ETのそれぞれは、前記半導体基板上に形成されたゲート
電極と、前記半導体基板内に形成され、ソース、ドレイ
ン領域として作用する半導体領域とを有し、 前記ｎチャネル型MISFETおよび前記ｐチャネル型MISF
ETのそれぞれの前記ゲート電極は、ゲート長が前記第１
方向に沿って設けられ、かつゲート幅が前記第２方向に
沿って設けられ、 前記第１絶縁膜には、前記ｎチャネル型MISFETおよび
前記ｐチャネル型MISFETのそれぞれの前記半導体領域の
うち、所定の半導体領域の上部のほぼ全域にわたって開
孔され、かつその内部に高融点金属膜が埋め込まれた第
１コンタクトホールが設けられ、 前記第１層目の配線は、前記第１コンタクトホールを
通じて前記所定の半導体領域と電気的に接続された第１
配線を有し、 前記第２層目の配線は、第１給電配線および第２給電
配線を有し、 前記第１給電配線は、前記ｐチャネル型MISFETの前記
半導体領域および前記第１配線の少なくとも一部を覆う
ように前記第１方向に延在して設けられ、かつ前記第１
コンタクトホールの上部に形成された第１スルーホール
を介して前記第１配線と電気的に接続され、 前記第２給電配線は、前記ｎチャネル型MISFETの前記
半導体領域および前記第１配線の少なくとも一部を覆う
ように前記第１方向に延在して設けられ、かつ前記第１
コンタクトホールの上部に形成された第２スルーホール
を介して前記第１配線と電気的に接続されている。One invention of the present application is directed to an n-channel MISFET and a p-channel MISFET formed on a semiconductor substrate; a first insulating film formed on the n-channel MISFET and the p-channel MISFET; A first layer wiring formed over the insulating film, a second insulating film formed over the first layer wiring, and a second layer wiring formed over the second insulating film A semiconductor integrated circuit device, comprising: the n-channel MISFET and the p-channel MISF
A plurality of ETs are arranged in a first direction; the n-channel MISFET and the p-channel MISFET are arranged adjacent to each other in a second direction orthogonal to the first direction; And the p-channel type MISF
Each of the ETs has a gate electrode formed on the semiconductor substrate, and a semiconductor region formed in the semiconductor substrate and acting as a source / drain region. The n-channel MISFET and the p-channel MISF
Each of the gate electrodes of the ET has a gate length of the first
And a gate width is provided along the second direction. The first insulating film includes a predetermined region of the semiconductor region of each of the n-channel MISFET and the p-channel MISFET. A first contact hole in which a refractory metal film is buried is provided in substantially the entire upper portion of the semiconductor region, and the first-layer wiring is provided through the first contact hole through the first contact hole. The first electrically connected to the semiconductor region of
Wiring, the second layer wiring has a first power supply wiring and a second power supply wiring, and the first power supply wiring is at least one of the semiconductor region of the p-channel type MISFET and the first wiring. The first direction is provided so as to cover a part thereof;
Electrically connected to the first wiring via a first through hole formed above a contact hole; the second power supply wiring is at least one of the semiconductor region of the n-channel MISFET and the first wiring; And extending in the first direction so as to cover the first portion.
It is electrically connected to the first wiring via a second through hole formed above the contact hole.
前記した手段によれば、MISFETの所定の半導体領域上
のほぼ全域にたって開孔したコンタクトホールを通じて
前記半導体領域を第１層配線でシャントすることによ
り、前記MISFETの半導体領域と第１層目の配線との接触
面積を広くすることができるので、コンタクト抵抗およ
び拡散層抵抗を低減することができ、MISFETの寄生抵抗
を低減することができる。この場合、セル給電配線を第
２層配線で構成することにより、集積度の低下が防止さ
れる。According to the above-described means, the semiconductor region is shunted by the first layer wiring through the contact hole opened substantially over the entire predetermined region of the MISFET, whereby the semiconductor region of the MISFET and the first layer are shunted. Since the contact area with the wiring can be increased, the contact resistance and the diffusion layer resistance can be reduced, and the parasitic resistance of the MISFET can be reduced. In this case, by configuring the cell power supply wiring by the second layer wiring, a reduction in the degree of integration is prevented.
前記した手段によれば、前記第１層配線と前記第２層
配線とを接続するスルーホールを前記コンタクトホール
の真上に配置することにより、基本セル面積の増加を防
止することができるので、集積度を向上させることがで
きる。According to the above-described means, an increase in the basic cell area can be prevented by disposing the through hole connecting the first layer wiring and the second layer wiring right above the contact hole. The degree of integration can be improved.
前記した手段によれば、前記コンタクトホールの内部
にタングステンなどの高融点金属を埋込むことにより、
コンタクトホール上を平坦化することができるので、前
記スルーホールを前記コンタクトホールの直上に配置し
易くなる。According to the means described above, by embedding a high melting point metal such as tungsten inside the contact hole,
Since the contact hole can be flattened, it is easy to arrange the through hole directly above the contact hole.
以下、実施例により本発明を説明する。 Hereinafter, the present invention will be described with reference to examples.
第３図は、本発明の一実施例である半導体集積回路装
置の全体図である。なお本図においては、説明を簡単に
するために、配線および層間絶縁膜を省略してある。FIG. 3 is an overall view of a semiconductor integrated circuit device according to one embodiment of the present invention. In this figure, wirings and interlayer insulating films are omitted for simplicity of description.
本図に示される半導体集積回路装置は、例えば４層配
線構造を有し、特に制限はされないが、半導体基板（シ
リコン単結晶チップ）１の主面の中央部にｐチャネル形
MISFETとｎチャネル形MISFETとからなる相補形MISFET
（CMOS）にて形成されたゲートを規則的に配置したCMOS
ゲートアレイである。上記ゲートは論理回路の基本とな
るもので、基本セル２とも呼ばれ、上記基本セル２を列
方向に配置してセル列３が形成され、上記セル列３を行
方向に配置してセル領域４が構成される。The semiconductor integrated circuit device shown in FIG. 1 has, for example, a four-layer wiring structure, and is not particularly limited, but has a p-channel type at the center of the main surface of a semiconductor substrate (single-crystal silicon chip) 1
Complementary MISFET consisting of MISFET and n-channel MISFET
(CMOS) CMOS with gates formed regularly
It is a gate array. The gate is a basic element of a logic circuit and is also called a basic cell 2. A cell column 3 is formed by arranging the basic cells 2 in a column direction, and a cell region is formed by arranging the cell columns 3 in a row direction. 4 are configured.
本実施例のCMOSゲートアレイは、上記セル領域４内に
基本セル２が隙間なく配置された、いわゆる敷き詰め方
式（sea of gates）と呼ばれるものであり、いわゆる固
定チャネル方式のようにセル列間に配線チャネル領域が
存在しない。そして上記基本セル２内および基本セル２
間を図示しない信号配線にて結線することにより、所望
の論理回路を形成する。The CMOS gate array of this embodiment is a so-called “sea of gates” in which the basic cells 2 are arranged in the cell region 4 without any gaps. There is no wiring channel region. And within the basic cell 2 and the basic cell 2
A desired logic circuit is formed by connecting the portions with signal wiring (not shown).
上記セル領域４の周囲には、選択的に入力バッファ、
出力バッファ、または入出力バッファとされるI/Oセル
５が連続的に形成され、さらにその外側の基板１外周部
には、外部との電気的接続を採るためのボンディングパ
ッド６が所定の間隔で配置される。上記I/Oセル５は相
補形MISFETからなり、例えば第１層目の配線にて結線す
ることにより、入力バッファ、出力バッファまたは入出
力バッファが構成される。また上記I/Oセル５により、
静電破壊防止回路やクランプ回路が構成される。上記多
数のボンディングパッド６のうちの幾つかは外部から電
源の供給を受けるための外部電源端子であり、上記外部
電源端子には電源電圧VDD（例えば5V）あるいは接地電
圧VSS（例えば0V）が供給される。上記I/Oセル５の上層
の、例えば第３層目および第４層目の配線層には、上記
外部電源端子に供給された電源を上記セル領域４内に伝
達するための図示しない電源配線が形成される。An input buffer is selectively provided around the cell area 4.
An I / O cell 5 serving as an output buffer or an input / output buffer is continuously formed, and a bonding pad 6 for establishing electrical connection with the outside is provided at a predetermined interval on the outer peripheral portion of the substrate 1. It is arranged in. The I / O cell 5 is composed of a complementary MISFET. For example, an input buffer, an output buffer, or an input / output buffer is configured by being connected by a first layer wiring. Also, with the above I / O cell 5,
An electrostatic breakdown prevention circuit and a clamp circuit are configured. Some of the large number of bonding pads 6 are external power supply terminals for receiving power supply from outside, and the external power supply terminals include a power supply voltage V DD (for example, 5 V) or a ground voltage V SS (for example, 0 V). Is supplied. A power supply wiring (not shown) for transmitting power supplied to the external power supply terminal into the cell region 4 is provided on the upper layer of the I / O cell 5, for example, a third and fourth wiring layers. Is formed.
第１図は、上記第３図に示した基本セル２およびその
上層の配線層の詳細図である。なお本図においては、説
明を簡単にするために各配線層間の層間絶縁膜を省略し
てある。FIG. 1 is a detailed view of the basic cell 2 shown in FIG. 3 and a wiring layer thereover. In this figure, an interlayer insulating film between wiring layers is omitted for simplicity of description.
上記基本セル２は、ｎ形ウエル領域７上に形成された
４個のｐチャネル形MISFET（P1,P2,P3,P4）と、ｐ形ウ
エル領域８上に形成された４個のｎチャネル形MISFET
（N1,N2,N3,N4）とを備えた相補形MISFET（CMOSFET）に
て構成される。上記ｐチャネル形MISFET（P1,P2,P3,
P4）は、フィールド絶縁膜49によって周囲を囲まれた活
性領域内に互いに並行して形成された５個のｐ形半導体
領域9,10,11,12,13および４個のゲート電極14,15,16,17
からなり、上記ｎチャネル形MISFET（N1,N2,N3,N4）
は、フィールド絶縁膜49によって周囲を囲まれた活性領
域内に互いに並行して形成された５個のｎ形半導体領域
18,19,20,21,22および４個のゲート電極23,24,25,26か
らなる。The basic cell 2 includes four p-channel MISFETs (P 1 , P 2 , P 3 , P 4 ) formed on the n-type well region 7 and four p-channel MISFETs formed on the p-type well region 8. N-channel MISFET
(N 1 , N 2 , N 3 , N 4 ). The above p-channel type MISFET (P 1 , P 2 , P 3 ,
P 4 ) includes five p-type semiconductor regions 9, 10, 11, 12, 13 and four gate electrodes 14, formed in parallel in the active region surrounded by the field insulating film 49. 15,16,17
And the above-mentioned n-channel MISFET (N 1 , N 2 , N 3 , N 4 )
Are five n-type semiconductor regions formed in parallel in the active region surrounded by the field insulating film 49.
18, 19, 20, 21, 22 and four gate electrodes 23, 24, 25, 26.
上記基本セル２の上層に形成された第１層配線は、上
記ｎチャネルMISFET、ｐチャネル形MISFETのそれぞれの
所定の半導体領域をシャントするための配線（シャント
用配線）、基本セル２の内部間を接続するセル内配線お
よび基本セル間を接続する信号配線を構成する。例えば
本図に示す基本セル２の場合は、ｐチャネル形MISFETの
ｐ形半導体領域10にシャント用配線27が、ｐ形半導体領
域13にシャント用配線28がそれぞれ接続される。またｎ
チャネル形MISFETのｎ形半導体領域19,20,21,22のそれ
ぞれにシャント用配線29,30,31,32が接続される。上記
シャント用配線27,28は、上記ｐ形半導体領域10,13上の
ほぼ全域にわたって開孔されたコンタクトホール33,33
を通じてそれぞれのｐ形半導体領域10,13に接続され
る。上記シャント用配線29〜32は、上記ｎ形半導体領域
19〜22上のほぼ全域にわたって開孔されたコンタクトホ
ール33,33,33,33を通じてそれぞれのｎ形半導体領域19
〜22に接続される。上記コンタクトホール33のそれぞれ
は、第１図では図示しない絶縁膜51を開孔して形成され
る。これにより、上記シャント用配線27〜32と半導体領
域10,13,19〜22とは互いに広い面積で接触することにな
る。また、上記シャント用配線27〜32が形成されていな
い他の配線チャネルを利用してセル内配線34,35,36,37
および信号配線58,59,60が形成される。上記セル内配線
34は、絶縁膜51に開孔したコンタクトホール33を通じて
ｐチャネル形MISFETP2のゲート電極15とｎチャネル形MI
SFETN2のゲート電極24とを接続する。上記セル内配線36
は、コンタクトホール33を通じてｐチャネル形MISFETP3
のゲート電極16とｎチャネル形MISFETN3のゲート電極25
とを接続し、上記セル内配線37は、コンタクトホール33
を通じてｐチャネル形MISFETP4のゲート電極17とｎチャ
ネル形MISFETN4のゲート電極26とを接続する。上記セル
内配線35は、上記シャント用配線27,30および32と一体
に形成され、ｐ形半導体領域10、ｎ形半導体領域20,22
間を接続する。一方、信号配線58は、絶縁膜51に開孔し
たコンタクトホール33を通じてｐチャネル形MISFETP2の
ゲート電極15に接続され、信号配線59は、コンタクトホ
ール33を通じてｐチャネル形MISFETP3のゲート電極16に
接続され、信号配線60は、コンタクトホール33を通じて
ｐチャネル形MISFETP4のゲート電極17に接続される。The first layer wiring formed in the upper layer of the basic cell 2 is a wiring (shunt wiring) for shunting a predetermined semiconductor region of each of the n-channel MISFET and the p-channel MISFET. , And signal wires connecting the basic cells. For example, in the case of the basic cell 2 shown in this figure, a shunt wiring 27 is connected to the p-type semiconductor region 10 and a shunt wiring 28 is connected to the p-type semiconductor region 13 of the p-channel type MISFET. And n
Shunt wirings 29, 30, 31, 32 are connected to the n-type semiconductor regions 19, 20, 21, 22 of the channel type MISFET, respectively. The shunt wirings 27, 28 are provided with contact holes 33, 33 opened substantially over the entire region on the p-type semiconductor regions 10, 13.
To the respective p-type semiconductor regions 10 and 13. The shunt wires 29 to 32 are connected to the n-type semiconductor region.
Each of the n-type semiconductor regions 19 is formed through contact holes 33, 33, 33, 33 which are opened almost all over the regions 19 to 22.
Connected to ~ 22. Each of the contact holes 33 is formed by opening an insulating film 51 not shown in FIG. As a result, the shunt wirings 27 to 32 and the semiconductor regions 10, 13, 19 to 22 come into contact with each other over a wide area. Further, the wirings 34, 35, 36, and 37 in the cell are formed by using other wiring channels on which the shunt wirings 27 to 32 are not formed.
And signal wirings 58, 59, 60 are formed. Wiring in the above cell
Reference numeral 34 denotes a gate electrode 15 of the p-channel type MISFETP 2 and a n-channel type
The gate electrode 24 of the SFETN 2 is connected. In-cell wiring 36
Is a p-channel MISFETP 3 through the contact hole 33
Gate electrode 16 and n-channel MISFETN 3 gate electrode 25
And the above-mentioned intra-cell wiring 37 is
The gate electrode 17 of the p-channel type MISFETP 4 is connected to the gate electrode 26 of the n-channel type MISFETN 4 through the gate. The intra-cell wiring 35 is formed integrally with the shunt wirings 27, 30 and 32, and includes the p-type semiconductor region 10, the n-type semiconductor regions 20, 22.
Connect between. On the other hand, the signal wiring 58 is connected to the gate electrode 15 of the p-channel MISFETP 2 through the contact hole 33 opened in the insulating film 51, and the signal wiring 59 is connected to the gate electrode 16 of the p-channel MISFETP 3 through the contact hole 33. The signal wiring 60 is connected to the gate electrode 17 of the p-channel type MISFETP 4 through the contact hole 33.
このように本実施例では、CMOSゲートアレイの基本セ
ル２を構成するｎチャネル形MISFET、ｐチャネル形MISF
ETの所定の半導体領域上のほぼ全域にわたってコンタク
トホール33を開孔し、第１層目の配線層に形成したシャ
ント用配線と上記所定の半導体領域とを上記コンタクト
ホール33を通じて接続する。これにより、上記シャント
用配線と上記所定の半導体領域とが互いに広い面積で接
触するので、コンタクト抵抗および拡散層抵抗が低減さ
れ、MISFETの寄生抵抗を低減することができるので、CM
OSゲートアレイの高速動作を促進することができる。As described above, in the present embodiment, the n-channel MISFET and the p-channel MISF constituting the basic cell 2 of the CMOS gate array are used.
A contact hole 33 is opened almost all over a predetermined semiconductor region of the ET, and the shunt wiring formed in the first wiring layer is connected to the predetermined semiconductor region through the contact hole 33. As a result, the shunt wiring and the predetermined semiconductor region are in contact with each other over a large area, so that the contact resistance and the diffusion layer resistance are reduced, and the parasitic resistance of the MISFET can be reduced.
High-speed operation of the OS gate array can be promoted.
上記第１層目の配線層の上層の第２層目の配線層に
は、上記基本セル２の所定のｐチャネル形MISFETおよび
ｎ形ウエル領域７に電源電圧VDDを供給するセル給電配
線38、上記基本セル２の所定のｎチャネル形MISFETおよ
びｐ形ウエル領域８に接地電圧VSSを供給するセル給電
配線39がそれぞれ形成される。また上記セル給電配線
（38,39）が形成されていない他の配線チャネルを使用
して基本セル間を接続する信号配線40〜45が形成され
る。信号配線40は、スルーホール46を通じて第１層目の
信号配線58に接続される。信号配線41,42のそれぞれ
は、スルーホール46,46を通じて第１層目の信号配線59,
69にそれぞれ接続される。上記一対のセル給電配線（3
8,39）は、上記信号配線（40〜45）よりも幅の広い配線
で構成され、前記第３図に示すセル列３に沿って並行に
延在する。例えば本図に示す基本セル２の場合、上記セ
ル給電配線38（VDD）は、スルーホール46を通じてシャ
ント用配線28に接続される。すなわち上記セル給電配線
38は、スルーホール46、シャント用配線28、コンタクト
ホール33を通じてｐ形半導体領域13に接続される。一
方、上記セル給電配線39（VSS）は、スルーホール46,46
を通じてシャント用配線29,31のそれぞれに接続され
る。すなわち上記セル給電配線39は、スルーホール46、
シャント用配線29、コンタクトホール33を通じてｎ形半
導体領域19に接続され、スルーホール46、シャント用配
線31、コンタクトホール33を通じてｎ形半導体領域21に
接続される。上記セル給電配線（38,39）とシャント用
配線（27,28,29,31）とを接続するスルーホール46は、
コンタクトホール33の直上に配置される。また上記セル
給電配線38（VDD）は、スルーホール46を通じてｎ形ウ
エル領域７に給電を行う。上記セル給電配線38は、絶縁
膜51を開孔してｎ形ウエル領域７に達するように形成し
たコンタクトホール33、第１層目の配線層に形成したシ
ャント用配線61、シャント用配線61上に形成したスルー
ホール46を通じてｎ形ウエル領域７に給電を行う。一
方、上記セル給電配線39（VSS）は、スルーホール46を
通じてｐ形ウエル領域８に電源を供給する。上記セル給
電配線39（VSS）は、絶縁膜51を開孔してｐ形ウエル領
域８に達するように形成したコンタクトホール33、第１
層目の配線層に形成したシャント用配線61、シャント用
配線61上に形成したスルーホール46を通じてｐ形ウエル
領域８に電源を供給する。上記セル給電配線（38,39）
とシャント用配線61とを接続するスルーホール46は、コ
ンタクトホール33の直上に配置される。A cell power supply wiring 38 for supplying a power supply voltage V DD to a predetermined p-channel MISFET and n-type well region 7 of the basic cell 2 is provided in a second wiring layer above the first wiring layer. , cell feed line 39 for supplying the ground voltage V SS to a predetermined n-channel type MISFET and the p-type well region 8 of the basic cell 2 are formed, respectively. In addition, signal wirings 40 to 45 for connecting the basic cells are formed using another wiring channel in which the cell power supply wirings (38, 39) are not formed. The signal wiring 40 is connected to the first-layer signal wiring 58 through the through hole 46. Each of the signal lines 41 and 42 is connected to a first-layer signal line 59,
Connected to 69 respectively. The pair of cell power supply wirings (3
8, 39) are wirings wider than the signal wirings (40 to 45), and extend in parallel along the cell row 3 shown in FIG. For example, in the case of the basic cell 2 shown in this figure, the cell power supply wiring 38 (V DD ) is connected to the shunt wiring 28 through the through hole 46. That is, the cell power supply wiring
Reference numeral 38 is connected to the p-type semiconductor region 13 through the through hole 46, the shunt wiring 28, and the contact hole 33. On the other hand, the cell power supply wiring 39 (V SS), the through-holes 46, 46
Are connected to the shunt wirings 29 and 31 respectively. That is, the cell power supply wiring 39 has a through hole 46,
It is connected to the n-type semiconductor region 19 through the shunt wiring 29 and the contact hole 33, and is connected to the n-type semiconductor region 21 through the through hole 46, the shunt wiring 31 and the contact hole 33. The through hole 46 connecting the cell power supply wiring (38, 39) and the shunt wiring (27, 28, 29, 31)
It is arranged directly above the contact hole 33. The cell power supply wiring 38 (V DD ) supplies power to the n-type well region 7 through the through hole 46. The cell power supply wiring 38 includes a contact hole 33 formed so as to reach the n-type well region 7 by opening the insulating film 51, a shunt wiring 61 formed in the first wiring layer, and a shunt wiring 61. The power is supplied to the n-type well region 7 through the through hole 46 formed in the above. On the other hand, the cell power supply wiring 39 ( VSS ) supplies power to the p-type well region 8 through the through hole 46. The cell power supply wiring 39 (V SS ) has a contact hole 33 formed so as to reach the p-type well region 8 by opening the insulating film 51.
Power is supplied to the p-type well region 8 through the shunt wiring 61 formed in the first wiring layer and the through hole 46 formed on the shunt wiring 61. The above cell power supply wiring (38,39)
The through hole 46 connecting the shunt wiring 61 and the shunt wiring 61 is disposed immediately above the contact hole 33.
このように本実施例では、セル給電配線38、39および
基本セル間を接続する信号配線40〜45を第２層目の配線
層に形成する。その際、セル給電配線38,39とシャント
用配線とを接続するスルーホール46をコンタクトホール
33の直上に配置し、上記スルーホール46、シャント用配
線、コンタクトホール33を通じて半導体領域に電源を供
給する。これにより、基本セル２の面積の増加を防止す
ることができるので、CMOSゲートアレイの集積度を向上
させることができる。As described above, in the present embodiment, the cell power supply wirings 38 and 39 and the signal wirings 40 to 45 connecting between the basic cells are formed in the second wiring layer. At this time, the through holes 46 connecting the cell power supply wirings 38 and 39 and the shunt wiring are
Power is supplied to the semiconductor region through the through hole 46, the shunt wiring, and the contact hole 33. Thus, the area of the basic cell 2 can be prevented from increasing, so that the degree of integration of the CMOS gate array can be improved.
上記第２層目の配線層の上層の第３層目の配線層に
は、基本セル間を接続する信号配線47が形成される。上
記信号配線47は、上記第２層目の配線層に形成されるセ
ル給電配線38,39および信号配線40〜45と直交する方向
に形成される。上記信号配線47は、スルーホール62を通
じて上記第２層目の信号配線44に接続される。A signal wiring 47 for connecting the basic cells is formed in a third wiring layer above the second wiring layer. The signal wiring 47 is formed in a direction orthogonal to the cell power supply wirings 38 and 39 and the signal wirings 40 to 45 formed in the second wiring layer. The signal wiring 47 is connected to the signal wiring 44 of the second layer through a through hole 62.
上記第３層目の配線層の上層の第４層目の配線層に
は、基本セル間を接続する信号配線48が形成される。上
記信号配線48は、上記第３層目の配線層に形成される信
号配線47と直交する方向に形成される。すなわち上記信
号配線48は、第２層目の配線層に形成されるセル給電配
線38,39および信号配線40〜45と並行して形成される。
上記信号配線48は、スルーホール63を通じて上記第３層
目の信号配線47に接続される。In the fourth wiring layer above the third wiring layer, a signal wiring 48 for connecting the basic cells is formed. The signal wiring 48 is formed in a direction orthogonal to the signal wiring 47 formed in the third wiring layer. That is, the signal wiring 48 is formed in parallel with the cell power supply wirings 38 and 39 and the signal wirings 40 to 45 formed in the second wiring layer.
The signal wiring 48 is connected to the signal wiring 47 of the third layer through the through hole 63.
第２図は、上記第１図のII−II線における基本セル２
の断面図である。FIG. 2 shows a basic cell 2 along the line II-II in FIG.
FIG.
p-形シリコン単結晶からなる半導体基板（チップ）１
に形成されたｎ形ウエル領域７の主面のフィールド絶縁
膜49によって周囲を囲まれた活性領域には、５個のｐ形
半導体領域9,10,11,12,13および４個のゲート電極14,1
5,16,17からなるｐチャネル形MISFET（P1,P2,P3,P4）が
形成されている。p - semiconductor substrate (chip) 1 made of shape silicon single crystal
In the active region surrounded by the field insulating film 49 on the main surface of the n-type well region 7 formed in the above, five p-type semiconductor regions 9, 10, 11, 12, 13 and four gate electrodes are provided. 14,1
A p-channel type MISFET (P 1 , P 2 , P 3 , P 4 ) composed of 5, 16 and 17 is formed.
上記ｐ形半導体領域9,10,11,12,13のそれぞれは、ｐ
形不純物が高濃度に導入されたp+形半導体領域9a,10a,1
1a,12a,13aとｐ形不純物が低濃度に導入されたp-形半導
体領域9b,10b,11b,12b,13bとで構成された、いわゆるLD
D（lightly doped drain）構造を有している。上記ゲー
ト電極14,15,16,17は、低抵抗ポリシリコンからなる導
電膜または上記低抵抗ポリシリコンとシリサイド（WS
i2,MoSi2など）とを積層した複合導電膜（ポリサイド）
からなる。上記ゲート電極14,15,16,17のそれぞれの側
壁には、上記LDD構造を形成するためのサイドウォール
スペーサ50が形成されている。Each of the p-type semiconductor regions 9, 10, 11, 12, and 13 is
The p + -type semiconductor region 9a which form impurity is introduced at a high concentration, 10a, 1
1a, 12a, 13a and p p-type impurities are introduced at low concentration - constructed in the form semiconductor regions 9b, 10b, 11b, 12b, and 13b, so-called LD
It has a D (lightly doped drain) structure. The gate electrodes 14, 15, 16 and 17 are formed of a conductive film made of low-resistance polysilicon or the low-resistance polysilicon and silicide (WS
i 2 , MoSi 2 etc.) composite conductive film (polycide)
Consists of Sidewall spacers 50 for forming the LDD structure are formed on respective side walls of the gate electrodes 14, 15, 16, and 17.
ｐ形半導体領域10には、ｐチャネル形MISFET（P1,P2,
P3,P4）の上層に堆積した絶縁膜51の一部を開孔して形
成したコンタクトホール33を通じてシャント用配線27が
接続されている。ｐ形半導体領域13には、上記絶縁膜51
の他の一部を開孔して形成したコンタクトホール33を通
じてシャント用配線28が接続されている。上記シャント
用配線27,28は、例えばタングステン膜、アルミニウム
（Al）合金膜などからなる。上記２個のコンタクトホー
ル33のそれぞれは、その内部にタングステン膜52を埋込
んでその上面を平坦化している。上記タングステン膜52
の埋込みは、選択CVD法を用いて行われる。あるいは、
上記絶縁膜51上の全面に堆積したタングステン膜をエッ
チングバックすることによって上記埋込みを行ってもよ
い。A p-channel type MISFET (P 1 , P 2 ,
The shunt wiring 27 is connected through a contact hole 33 formed by opening a part of the insulating film 51 deposited on P 3 and P 4 ). In the p-type semiconductor region 13, the insulating film 51 is provided.
The shunt wiring 28 is connected through a contact hole 33 formed by opening another part of the wiring. The shunt wirings 27 and 28 are made of, for example, a tungsten film, an aluminum (Al) alloy film, or the like. Each of the two contact holes 33 has a tungsten film 52 buried therein to planarize its upper surface. Above tungsten film 52
Is embedded by using a selective CVD method. Or,
The embedding may be performed by etching back a tungsten film deposited on the entire surface of the insulating film 51.
このように本実施例では、コンタクトホール33の内部
にタングステン膜52を埋込むことによってその上面を平
坦化する。これにより、上記シャント用配線27,28とセ
ル給電配線38とを接続するスルーホール46を上記コンタ
クトホール33の直上に配置することができる。As described above, in the present embodiment, the tungsten film 52 is buried in the contact hole 33 to flatten the upper surface. Thereby, the through-hole 46 connecting the shunt wirings 27 and 28 and the cell power supply wiring 38 can be arranged directly above the contact hole 33.
上記シャント用配線27,28が形成された第１層目の配
線層の上層には、第１の層間絶縁膜53が堆積されてい
る。上記シャント用配線27,28は、タングステン膜52の
埋込みによってその上面を平坦化したコンタクトホール
33上に形成されているので、上記シャント用配線27,28
上の層間絶縁膜53と絶縁膜51上の層間絶縁膜53との段差
は極めて僅かである。A first interlayer insulating film 53 is deposited on the first wiring layer on which the shunt wirings 27 and 28 are formed. The shunt wirings 27 and 28 are contact holes whose upper surfaces are planarized by embedding a tungsten film 52.
33, the shunt wiring 27, 28
The step between the upper interlayer insulating film 53 and the interlayer insulating film 53 on the insulating film 51 is extremely small.
上記シャント用配線28には、上記層間絶縁膜53の一部
を開孔して形成したスルーホール46を通じてセル給電配
線38が接続されている。第２層目の配線層に形成された
上記セル給電配線38は、例えばアルミニウム合金膜から
なる。上記スルーホール46は、その内部にタングステン
膜54を埋込んでその上面を平坦化している。上記タング
ステン膜54の埋込みは、選択CVD法を用いて行われる。
あるいは、上記層間絶縁膜53上の全面に堆積したタング
ステン膜をエッチバックすることによって上記埋込みを
行ってもよい。上記セル給電配線38は、タングステン膜
54の埋込みによってその上面を平坦化したスルーホール
46上に形成されているので、その段差は極めて僅かであ
る。A cell power supply wiring 38 is connected to the shunt wiring 28 through a through hole 46 formed by opening a part of the interlayer insulating film 53. The cell power supply wiring 38 formed in the second wiring layer is made of, for example, an aluminum alloy film. The through-hole 46 has a tungsten film 54 embedded therein to planarize the upper surface. The embedding of the tungsten film 54 is performed by using a selective CVD method.
Alternatively, the embedding may be performed by etching back a tungsten film deposited on the entire surface of the interlayer insulating film 53. The cell power supply wiring 38 is a tungsten film
Through-hole whose upper surface is flattened by embedding 54
Since it is formed on 46, the step is extremely small.
上記セル給電配線38が形成された第２層目の配線層の
上層には、第２の層間絶縁膜55が堆積され、上記層間絶
縁膜55の上層には、信号配線47が形成されている。上記
信号配線47が形成された第３層目の配線層の上層には、
第３の層間絶縁膜56が堆積され、上記層間絶縁膜56の上
層には、信号配線48が形成されている。上記信号配線48
が形成された第４層目の配線層の上層には、表面保護膜
（パッシベーション膜）57が堆積されている。A second interlayer insulating film 55 is deposited on the second wiring layer on which the cell power supply wiring 38 is formed, and a signal wiring 47 is formed on the interlayer insulating film 55. . On the third wiring layer on which the signal wiring 47 is formed,
A third interlayer insulating film 56 is deposited, and a signal wiring 48 is formed on the interlayer insulating film 56. The above signal wiring 48
A surface protection film (passivation film) 57 is deposited on the fourth wiring layer on which is formed.
以上、本発明者によってなされた発明を実施例に基づ
いて具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変更可能であることはいうまでもない。As described above, the invention made by the inventor has been specifically described based on the embodiments. However, the present invention is not limited to the embodiments, and various changes can be made without departing from the gist of the invention. Needless to say.
前記実施例では、MISFETの所定の半導体領域上のほぼ
全域にわたって開孔した大径のコンタクトホールを通じ
て前記半導体領域を第１層配線でシャントしたが、例え
ば第４図に示すように、MISFETの所定の半導体領域（1
0,13,19〜22）上のほぼ全域に小径のコンタクトホール3
3を多数開孔し、これによって第１層目の配線層に形成
したシャント用配線（27〜32）と上記所定の半導体領域
（10,13,19〜22）のそれぞれを接続してもよい。この場
合も、上記シャント用配線（27〜32）と第２層目の配線
層に形成したセル給電配線（38,39）とを接続するスル
ーホール46は、上記小径のコンタクトホール33の直上に
形成すればよい。In the above-described embodiment, the semiconductor region is shunted by the first layer wiring through a large-diameter contact hole that is opened substantially over the entire region of the predetermined MISFET, but for example, as shown in FIG. Semiconductor region (1
0,13,19-22) Small diameter contact hole 3 in almost all area
3 may be opened to connect the shunt wirings (27 to 32) formed in the first wiring layer and the predetermined semiconductor regions (10, 13, 19 to 22). . Also in this case, the through hole 46 connecting the shunt wiring (27 to 32) and the cell power supply wiring (38, 39) formed in the second wiring layer is located immediately above the small diameter contact hole 33. It may be formed.
前記実施例のCMOSゲートアレイは、敷き詰め方式とな
っているが、必ずしもこれに限定されるものではなく、
固定チャネル方式のものを採用することもできる。The CMOS gate array of the above embodiment is of a spread type, but is not necessarily limited to this.
A fixed channel type can also be adopted.
以上の説明では主として本発明者によってなされた発
明を、その背景となった利用分野であるCMOSゲートアレ
イ方式の半導体集積回路装置に適用した場合について説
明したが、本発明はそれに限定されるものではなく、そ
の他の半導体集積回路装置に広く利用することができ
る。すなわち本発明は、少なくともMISFETからなる回路
素子で構成された基本セルと多層配線構造とを備えた半
導体集積回路装置に適用することができる。In the above description, the case where the invention made by the present inventor is mainly applied to a semiconductor integrated circuit device of a CMOS gate array system, which is the field of application as the background, has been described, but the present invention is not limited to this. And can be widely used for other semiconductor integrated circuit devices. That is, the present invention can be applied to a semiconductor integrated circuit device provided with a basic cell including at least a circuit element composed of an MISFET and a multilayer wiring structure.
本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば下記の通りであ
る。The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
（１）.MISFETからなる回路素子で構成された基本セル
と多層配線構造とを備えた半導体集積回路装置におい
て、前記MISFETの所定の半導体領域上のほぼ全域にわた
ってコンタクトホールを開孔し、第１層目の配線層に形
成したシャント用配線と上記所定の半導体領域とを前記
コンタクトホールを通じて接続することにより、前記MI
SFETの半導体領域とシャント用配線との接触面積を広く
することができるので、前記MISFETの寄生抵抗を低減す
ることができ、前記半導体集積回路装置の高速動作を促
進することができる。この場合、セル給電配線を第２層
目の配線層に形成することにより、前記半導体集積回路
装置の集積度の低下を防止することができる。(1) In a semiconductor integrated circuit device having a basic cell composed of a circuit element composed of an MISFET and a multi-layer wiring structure, a contact hole is formed in substantially the entire region on a predetermined semiconductor region of the MISFET, By connecting the shunt wiring formed in the wiring layer of the layer and the predetermined semiconductor region through the contact hole, the MI
Since the contact area between the semiconductor region of the SFET and the shunt wiring can be increased, the parasitic resistance of the MISFET can be reduced, and the high speed operation of the semiconductor integrated circuit device can be promoted. In this case, by forming the cell power supply wiring in the second wiring layer, it is possible to prevent a decrease in the degree of integration of the semiconductor integrated circuit device.
（２）．前記（１）の半導体集積回路装置において、前
記シャント用配線と前記セル給電配線とを接続するスル
ーホールを前記コンタクトホールの真上に配置すること
により、基本セル面積の増加を防止することができるの
で、その集積度を向上させることができる。(2). In the semiconductor integrated circuit device according to the above (1), an increase in basic cell area can be prevented by disposing a through-hole connecting the shunt wiring and the cell power supply wiring right above the contact hole. Therefore, the degree of integration can be improved.
（３）．前記シャント用配線と前記セル給電配線とを接
続するスルーホールを前記コンタクトホールの真上に配
置する際に、前記コンタクトホールの内部にタングステ
ンなどの高融点金属を埋込むことにより、前記コンタク
トホール上を平坦化することができるので、前記スルー
ホールを前記コンタクトホールの直上に配置し易くな
る。(3). When a through hole for connecting the shunt wiring and the cell power supply wiring is disposed right above the contact hole, a high melting point metal such as tungsten is buried inside the contact hole, so that the contact hole is formed. Can be flattened, so that the through-hole can be easily arranged right above the contact hole.
第１図は、本発明の一実施例である半導体集積回路装置
の基本セルを示す平面図、 第２図は、第１図のII−II線における断面図、 第３図は、この半導体集積回路装置の全体平面図、 第４図は、本発明の他の実施例である半導体集積回路装
置の基本セルを示す平面図である。 １……半導体基板（チップ）、２……基本セル、３……
セル列、４……セル領域、５……I/Oセル、６……ボン
ディングパッド、７……ｎ形ウエル領域、８……ｐ形ウ
エル領域、9,10,11,12,13……ｐ形半導体領域、14,15,1
6,17,23,24,25,26……ゲート電極、18,19,20,21,22……
ｎ形半導体領域、27,28,29,30,31,32,61……シャント用
配線、33……コンタクトホール、34,35,36,37……セル
内配線、38,39……セル給電配線、40,41,42,43,44,45,4
7,48,58,59,60……信号配線、46,62,63……スルーホー
ル、49……フィールド絶縁膜、50……サイドウォールス
ペーサ、51……絶縁膜、52,54……タングステン膜、53,
55,56……層間絶縁膜、57……表面保護膜。FIG. 1 is a plan view showing a basic cell of a semiconductor integrated circuit device according to one embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the line II-II of FIG. 1, and FIG. FIG. 4 is a plan view showing a basic cell of a semiconductor integrated circuit device according to another embodiment of the present invention. 1 ... Semiconductor substrate (chip), 2 ... Basic cell, 3 ...
Cell row, 4 ... cell area, 5 ... I / O cell, 6 ... bonding pad, 7 ... n-type well area, 8 ... p-type well area, 9,10,11,12,13 ... p-type semiconductor region, 14, 15, 1
6,17,23,24,25,26 …… Gate electrode, 18,19,20,21,22 ……
n-type semiconductor region, 27, 28, 29, 30, 31, 32, 61 ... wiring for shunt, 33 ... contact hole, 34, 35, 36, 37 ... wiring in cell, 38, 39 ... cell power supply Wiring, 40, 41, 42, 43, 44, 45, 4
7, 48, 58, 59, 60 ... signal wiring, 46, 62, 63 ... through hole, 49 ... field insulating film, 50 ... sidewall spacer, 51 ... insulating film, 52, 54 ... tungsten Membrane, 53,
55, 56: interlayer insulation film, 57: surface protection film.
フロントページの続き (56)参考文献 特開 昭63−27037（ＪＰ，Ａ) 特開 平２−3950（ＪＰ，Ａ) 特開 昭64−57736（ＪＰ，Ａ) 特開 昭63−64337（ＪＰ，Ａ) 特開 昭61−156853（ＪＰ，Ａ) 特開 平１−152673（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82,27/118 H01L 27/06 H01L 27/088 - 72/092 H01L 27/08 331 Continuation of the front page (56) References JP-A-63-27037 (JP, A) JP-A-2-3950 (JP, A) JP-A-64-57736 (JP, A) JP-A-63-64337 (JP) , A) JP-A-61-156853 (JP, A) JP-A-1-1522673 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 21/82, 27/118 H01L 27/06 H01L 27/088-72/092 H01L 27/08 331
Claims (7)
SFETおよびｐチャネル型MISFETと、前記ｎチャネル型MI
SFETおよび前記ｐチャネル型MISFETの上部に形成された
第１絶縁膜と、前記第１絶縁膜の上部に形成された第１
層目の配線と、前記第１層目の配線の上部に形成された
第２絶縁膜と、前記第２絶縁膜の上部に形成された第２
層目の配線とを有する半導体集積回路装置であって、 前記ｎチャネル型MISFETおよび前記ｐチャネル型MISFET
のそれぞれは、第１方向に複数個配置され、 前記ｎチャネル型MISFETと前記ｐチャネル型MISFETと
は、前記第１方向直交する第２方向に隣接して配置さ
れ、 前記ｎチャネル型MISFETおよび前記ｐチャネル型MISFET
のそれぞれは、前記半導体基板上に形成されたゲート電
極と、前記半導体基板内に形成され、ソース、ドレイン
領域として作用する半導体領域とを有し、 前記ｎチャネル型MISFETおよび前記ｐチャネル型MISFET
のそれぞれの前記ゲート電極は、ゲート長が前記第１方
向に沿って設けられ、かつゲート幅が前記第２方向に沿
って設けられ、 前記第１絶縁膜には、前記ｎチャネル型MISFETおよび前
記ｐチャネル型MISFETのそれぞれの前記半導体領域のう
ち、所定の半導体領域の上部のほぼ全域にわたって開孔
され、かつその内部に高融点金属膜が埋め込まれた第１
コンタクトホールが設けられ、 前記第１層目の配線は、前記第１コンタクトホールを通
じて前記所定の半導体領域と電気的に接続された第１配
線を有し、 前記第２層目の配線は、第１給電配線および第２給電配
線を有し、 前記第１給電配線は、前記ｐチャネル型MISFETの前記半
導体領域および前記第１配線の少なくとも一部を覆うよ
うに前記第１方向に延在して設けられ、かつ前記第１コ
ンタクトホールの上部に形成された第１スルーホールを
介して前記第１配線と電気的に接続され、 前記第２給電配線は、前記ｎチャネル型MISFETの前記半
導体領域および前記第１配線の少なくとも一部を覆うよ
うに前記第１方向に延在して設けられ、かつ前記第１コ
ンタクトホールの上部に形成された第２スルーホールを
介して前記第１配線と電気的に接続されていることを特
徴とする半導体集積回路装置。1. An n-channel type MI formed on a semiconductor substrate.
An SFET and a p-channel MISFET, and the n-channel MI
A first insulating film formed on the SFET and the p-channel type MISFET; and a first insulating film formed on the first insulating film.
A second layer wiring, a second insulating film formed on the first layer wiring, and a second insulating film formed on the second insulating film.
A semiconductor integrated circuit device having a layer wiring, the n-channel MISFET and the p-channel MISFET
Are arranged in a first direction, the n-channel MISFET and the p-channel MISFET are arranged adjacent to each other in a second direction orthogonal to the first direction, and the n-channel MISFET and the p-channel type MISFET
Each has a gate electrode formed on the semiconductor substrate, and a semiconductor region formed in the semiconductor substrate and acting as a source and drain region. The n-channel MISFET and the p-channel MISFET
Each of the gate electrodes has a gate length provided along the first direction and a gate width provided along the second direction, and the first insulating film includes the n-channel MISFET and the Among the respective semiconductor regions of the p-channel type MISFET, a first hole in which a hole is formed over substantially the entire region above a predetermined semiconductor region and a refractory metal film is embedded therein.
A contact hole is provided, the first-layer wiring includes a first wiring electrically connected to the predetermined semiconductor region through the first contact hole, and the second-layer wiring is A first power supply line and a second power supply line, wherein the first power supply line extends in the first direction so as to cover at least a part of the semiconductor region of the p-channel MISFET and the first line; And a second power supply line that is electrically connected to the first line via a first through hole formed above the first contact hole, wherein the second power supply line is connected to the semiconductor region of the n-channel type MISFET. The first wiring is provided to extend in the first direction so as to cover at least a part of the first wiring, and is electrically connected to the first wiring via a second through hole formed above the first contact hole. Connect to A semiconductor integrated circuit device characterized in that:
て、 前記第１層目の配線は、さらに第２配線と第３配線とを
有し、 前記第２配線は、前記ｐチャネル型MISFETの前記半導体
領域の少なくとも一つと前記ｎチャネル型MISFETの前記
半導体領域の少なくとも一つとを覆う第１部分と、前記
第１部分の間に延在して設けられた第２部分とからな
り、かつ前記半導体領域の上部のほぼ全域にわたって開
孔された第２コンタクトホールを通じて前記半導体領域
と電気的に接続され、 前記第３配線は、前記ｐチャネル型MISFETの前記ゲート
電極の少なくとも一つと、前記ｐチャネル型MISFETの前
記ゲート電極の少なくとも一つとを電気的に接続するよ
うに、それらの間に延在して設けられていることを特徴
とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the first-layer wiring further includes a second wiring and a third wiring, and the second wiring is the p-channel type. A first portion covering at least one of the semiconductor regions of the MISFET and at least one of the semiconductor regions of the n-channel MISFET, and a second portion extending between the first portions; And electrically connected to the semiconductor region through a second contact hole opened substantially over the entire region of the semiconductor region, wherein the third wiring includes at least one of the gate electrode of the p-channel MISFET and the A semiconductor integrated circuit device provided so as to extend between them so as to be electrically connected to at least one of said gate electrodes of a p-channel type MISFET.
て、 前記第１コンタクトホールおよび前記第２コンタクトホ
ールのそれぞれは、前記第２方向の径が前記第１方向の
径より大きい一つのコンタクトホールであることを特徴
とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 2, wherein each of the first contact hole and the second contact hole has a diameter in the second direction larger than a diameter in the first direction. A semiconductor integrated circuit device comprising a contact hole.
て、 前記第１コンタクトホールおよび前記第２コンタクトホ
ールのそれぞれは、前記第２方向に沿って設けられた複
数個のコンタクトホールであることを特徴とする半導体
集積回路装置。4. The semiconductor integrated circuit device according to claim 2, wherein each of said first contact hole and said second contact hole is a plurality of contact holes provided along said second direction. A semiconductor integrated circuit device characterized by the above-mentioned.
体集積回路装置であって、 前記第１コンタクトホールの内部に埋め込まれた前記高
融点金属膜は、タングステン膜であることを特徴とする
半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 1, wherein said refractory metal film embedded in said first contact hole is a tungsten film. A semiconductor integrated circuit device characterized by the above-mentioned.
体集積回路装置であって、 前記第１スルーホールおよび前記第２スルーホールのそ
れぞれの内部には、タングステン膜が埋め込まれている
ことを特徴とする半導体集積回路装置。6. The semiconductor integrated circuit device according to claim 1, wherein a tungsten film is embedded in each of said first through-hole and said second through-hole. A semiconductor integrated circuit device.
体集積回路装置であって、 前記第１層目の配線は、タングステン膜またはアルミニ
ウム合金膜からなり、前記第２層目の配線は、アルミニ
ウム合金膜からなることを特徴とする半導体集積回路装
置。7. The semiconductor integrated circuit device according to claim 1, wherein said first layer wiring is made of a tungsten film or an aluminum alloy film, and said second layer wiring is made of a tungsten film or an aluminum alloy film. A semiconductor integrated circuit device, wherein the wiring is made of an aluminum alloy film.
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