JP2927937B2 - PLL frequency synthesizer - Google Patents
PLL frequency synthesizerInfo
- Publication number
- JP2927937B2 JP2927937B2 JP2318629A JP31862990A JP2927937B2 JP 2927937 B2 JP2927937 B2 JP 2927937B2 JP 2318629 A JP2318629 A JP 2318629A JP 31862990 A JP31862990 A JP 31862990A JP 2927937 B2 JP2927937 B2 JP 2927937B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- frequency
- output
- switching
- charge pump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPLL周波数シンセサイザに関し、特に出力の
周波数を高速で切換えるPLL周波数シンセサイザに関す
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL frequency synthesizer, and more particularly to a PLL frequency synthesizer that switches an output frequency at high speed.
従来のPLL周波数シンセサイザにおいて、周波数の切
り換えを高速に行い、かつ切り換え後の動作の安定化を
図る技術として、例えば第５図に示すようなものがある
（特開昭61−134126号）。In a conventional PLL frequency synthesizer, there is a technique as shown in FIG. 5, for example, as shown in FIG. 5 as a technique for switching the frequency at a high speed and stabilizing the operation after the switching.
すなわち、第５図はPLL周波数シンセサイザのループ
フィルタの構成であり、入力端子41と出力端子42との間
に直列に抵抗43を、並列に抵抗44とコンデンサ45を接続
している。そして、抵抗43と並列に可変抵抗46と抵抗47
を接続し、抵抗44と並列に可変抵抗48と抵抗49を接続し
ている。さらに、可変抵抗46,48には抵抗値制御回路50
を接続し、制御端子51に入力される制御信号によって抵
抗値制御回路50が可変抵抗46,48を制御するようになっ
ている。That is, FIG. 5 shows a configuration of a loop filter of the PLL frequency synthesizer. A resistor 43 is connected in series between an input terminal 41 and an output terminal 42, and a resistor 44 and a capacitor 45 are connected in parallel. A variable resistor 46 and a resistor 47 are connected in parallel with the resistor 43.
, And a variable resistor 48 and a resistor 49 are connected in parallel with the resistor 44. Further, the variable resistances 46 and 48 have a resistance control circuit 50.
And the resistance control circuit 50 controls the variable resistors 46 and 48 by a control signal input to the control terminal 51.
この構成では、周波数が安定している場合には、制御
端子51に入力される制御信号に応じて抵抗値制御回路50
は可変抵抗46,48をオープンにし、ループフィルタは抵
抗43,44、コンデンサ45にて構成される。これは周波数
が安定になる定数が選ばれる。In this configuration, when the frequency is stable, the resistance value control circuit 50 is controlled according to the control signal input to the control terminal 51.
Open the variable resistors 46 and 48, and the loop filter is composed of the resistors 43 and 44 and the capacitor 45. For this, a constant for stabilizing the frequency is selected.
一方、周波数切換時には、抵抗値制御回路50は可変抵
抗46,48をショートにするように動作し、高速に周波数
を引込むように選ばれた抵抗47,49を抵抗43,44に並列接
続することで高速引込みを行う。そして、引込み完了時
には、抵抗値制御回路50が可変抵抗46,48の抵抗値を徐
々に大きくしていき、最終的にオープンになるよう制御
する。これにより、高速な引込みを可能とし、かつ引込
み完了後は、安定に動作するPLL周波数シンセサイザを
実現している。On the other hand, at the time of frequency switching, the resistance value control circuit 50 operates so as to short-circuit the variable resistances 46 and 48, and connects the resistances 47 and 49 selected to pull in the frequency at high speed to the resistances 43 and 44 in parallel. Perform high-speed retraction. Then, when the pull-in is completed, the resistance value control circuit 50 gradually increases the resistance values of the variable resistors 46 and 48, and finally controls the variable resistors 46 and 48 to open. As a result, a high-speed pull-in is possible, and after the pull-in is completed, a PLL frequency synthesizer that operates stably is realized.
従来のPLL周波数シンセサイザにおいては、周波数の
引込みが完了した時点で、高抵抗に切換えを行うように
なっているが、チャージポンプからみた場合、軽い負荷
から重い負荷に変わるようになっている。In a conventional PLL frequency synthesizer, switching to a high resistance is performed at the time when the frequency pull-in is completed. However, from the viewpoint of the charge pump, the load changes from a light load to a heavy load.
実際にチャージポンプを構成する場合、負荷によって
チャージポンプのドライブ能力が大幅に変わってしま
う。この場合、重い負荷がつく事でチャージポンプのド
ライブ能力は落ちてしまい、デッドゾーンを生じてしま
う可能性が高い。When a charge pump is actually configured, the drive capability of the charge pump greatly changes depending on the load. In this case, the drive capability of the charge pump is reduced due to the heavy load, and there is a high possibility that a dead zone is generated.
また、切換え時において、ループフィルタにチャージ
もしくはディスチャージがなされていると、抵抗値を変
えることで電圧制御発振器に与えられる電圧値が僅かな
がら変化する。電圧制御発振器の変調感度が高い場合、
この切換えにより周波数が変動してしまう。If the loop filter is charged or discharged at the time of switching, the voltage value applied to the voltage controlled oscillator slightly changes by changing the resistance value. If the modulation sensitivity of the voltage controlled oscillator is high,
This switching causes the frequency to fluctuate.
さらに、VCOに電圧を与えるラインすなわちLFの出力
は通常高いインピーダンスを持っているため、このライ
ンにスイッチング素子を入れると、そのコントロール電
圧がもれ込む可能性が高い。Furthermore, since the line for applying a voltage to the VCO, that is, the output of the LF, usually has a high impedance, if a switching element is inserted into this line, there is a high possibility that the control voltage will leak.
本発明の目的は高速切換えを可能とする一方で、切換
え後の周波数の安定性を高めたPLL周波数シンセサイザ
を提供することにある。It is an object of the present invention to provide a PLL frequency synthesizer that enables high-speed switching while increasing the frequency stability after switching.
本発明のPLL周波数シンセサイザは、電圧制御発振器
の出力と基準周波数発生器の出力の位相および周波数の
ずれを位相周波数比較器で検出し、その位相の進み、遅
れに応じた信号出力によって電流をチャージし、あるい
は電流をディスチャージするチャージポンプを備えたPL
L周波数シンセサイザに、チャージポンプのチャージ時
およびディスチャージ時の電流を連続的に変化させる電
流量制御回路を設けている。In the PLL frequency synthesizer of the present invention, a phase and frequency difference between the output of the voltage controlled oscillator and the output of the reference frequency generator is detected by a phase frequency comparator, and the current is charged by a signal output according to the advance or delay of the phase. Or a PL with a charge pump to discharge current
The L frequency synthesizer is provided with a current amount control circuit that continuously changes the current when charging and discharging the charge pump.
この場合、電流量制御回路は、周波数切換用のスイッ
チング信号が入力されたときに動作されるスイッチング
素子と、前記スイッチング素子がオン状態のときに所定
の電圧がチャージされ、オフ状態のときにディスチャー
ジされるコンデンサと、前記コンデンサのチャージ状態
に対応した電流を出力する回路手段とを備え、周波数切
換時に出力電流を増大させ、その後徐々に指数関数的に
電流を低減させるように構成される。In this case, the current control circuit includes a switching element that operates when a switching signal for frequency switching is input, a predetermined voltage when the switching element is on, and a discharge when the switching element is off. And a circuit means for outputting a current corresponding to the charged state of the capacitor, so that the output current is increased at the time of frequency switching, and thereafter the current is gradually decreased exponentially.
本発明によれば、電流量制御回路によって周波数切換
え時にチャージポンプの電流を増加させることで引き込
みを速くし、また切換え後にチャージポンプの出力電流
を減少させることで安定化を確保する。According to the present invention, the current is increased by increasing the current of the charge pump at the time of frequency switching by the current amount control circuit, and the output current of the charge pump is reduced after the switching to ensure stability.
次に、本発明を図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のブロック図である。電圧
制御発振器１の出力は出力端子10に出力される一方で一
部は可変周波数分周器２に入力され、分周数入力端子８
に入力される分周数入力に応じて周波数分周器２によっ
て所要の周波数に分周される。分周された信号は、基準
周波数発生器３で発生される基準周波数信号と共に位相
周波数比較器４に入力されて位相および周波数が比較さ
れ、比較結果として遅れ情報S1と進み情報S2が出力され
る。チャージポンプ５は、進み情報S2がHighの場合にデ
ィスチャージ状態となり、遅れ情報S1がHighの場合にチ
ャージを行う。このとき、電流量設定値入力端子９から
入力された電流量設定値に応じて電流量制御回路６によ
り設定されるディスチャージ電流量あるいはチャージ電
流量にてチャージ、ディスチャージを行う。このチャー
ジポンプ５の出力はループフィルタ７にて積分、平滑化
され、前記電圧制御発振器１にフィードバックされる。FIG. 1 is a block diagram of one embodiment of the present invention. The output of the voltage controlled oscillator 1 is output to the output terminal 10 while a part is input to the variable frequency divider 2 and the frequency division number input terminal 8
The frequency is divided by the frequency divider 2 to a required frequency in accordance with the frequency division number input to. The frequency-divided signal is input to the phase frequency comparator 4 together with the reference frequency signal generated by the reference frequency generator 3, where the phase and frequency are compared, and delay information S1 and advance information S2 are output as a comparison result. . The charge pump 5 is in a discharge state when the advance information S2 is High, and charges when the delay information S1 is High. At this time, charging and discharging are performed with the discharge current amount or the charge current amount set by the current amount control circuit 6 according to the current amount set value input from the current amount set value input terminal 9. The output of the charge pump 5 is integrated and smoothed by the loop filter 7 and fed back to the voltage controlled oscillator 1.
このPLL周波数シンセサイザでは、周波数切換え時に
は分周数入力端子８より入力される分周数を変えると共
に、電流量制御回路６から出力されるディスチャージ電
流量あるいはチャージ電流量を増やすような電流量設定
値を電流量設定値入力端子９から入力する。In this PLL frequency synthesizer, at the time of frequency switching, the frequency division number input from the frequency division number input terminal 8 is changed, and the current amount setting value such that the discharge current amount or the charge current amount output from the current amount control circuit 6 is increased. From the current amount setting value input terminal 9.
その後、時間的に連続にチャージポンプ５の出力の電
流量を落とすように電流量設定値入力端子９より制御す
る。これにより切換えで大幅に周波数がずれている時
は、高速に引込み、引込みが完了すると周波数を安定に
出力できる。Thereafter, control is performed from the current amount setting value input terminal 9 so that the current amount of the output of the charge pump 5 is continuously reduced temporally. Thereby, when the frequency is largely shifted by switching, the frequency can be pulled in at high speed, and when the pulling is completed, the frequency can be output stably.
第２図は前記電流量制御回路６の一例の回路図であ
る。同図において、11は電流量設定値が入力される入力
端子（第１図の電流量設定値入力端子９に相当）であ
り、ここにはスイッチング信号が加えられる。また、12
は電源端子であり、オン状態の時には電圧VDDが供給さ
れる。さらに、13は前記チャージポンプ５に対してディ
スチャージ電流量あるいはチャージ電流量を出力する出
力端子である。FIG. 2 is a circuit diagram of an example of the current amount control circuit 6. In the figure, reference numeral 11 denotes an input terminal (corresponding to the current amount setting value input terminal 9 in FIG. 1) to which a current amount setting value is input, and a switching signal is applied thereto. Also, 12
Is a power supply terminal, and is supplied with the voltage V DD when in the ON state. Further, an output terminal 13 outputs a discharge current amount or a charge current amount to the charge pump 5.
この回路は、スイッチング素子14と、オペアンプ15
と、ｎチャンネルMOSFET16と、２個のｐチャンネルMOSF
ET17,18と、抵抗19,20,21と、コンデンサ22とで構成さ
れる。そして、抵抗20には電源電圧が加えられ、この電
圧によりコンデンサ22はチャージアップされる。また、
電源電圧はオペアンプ15の非反転入力に加えられる。ｎ
チャンネルMOSFET16のソースがオペアンプ15の反転入力
に接続されており、非反転入力の電源電圧は、ｎチャン
ネルMOSFET16のソース電圧と等しくなり、抵抗19の抵抗
値をR19とおくと、ドレイン電流がVDD／R19流れる。This circuit consists of a switching element 14 and an operational amplifier 15
, An n-channel MOSFET 16 and two p-channel MOSFETs
ET 17, 18, resistors 19, 20, 21 and capacitor 22. Then, a power supply voltage is applied to the resistor 20, and the capacitor 22 is charged up by the voltage. Also,
The power supply voltage is applied to the non-inverting input of the operational amplifier 15. n
The source of the channel MOSFET 16 is connected to the inverting input of the operational amplifier 15, the power supply voltage of the non-inverting input is equal to the source voltage of the n-channel MOSFET 16, and if the resistance of the resistor 19 is R 19 , the drain current becomes V DD / R 19 flows.
また、ｐチャンネルMOSFET17,18は、カレントミラー
回路を構成しており、ｐチャンネルMOSFET18のゲート幅
はｐチャンネルMOSFET17のＮ倍にされている。これによ
り、ｎチャンネルMOSFET16のドレイン電流はＮ倍され、
ｐチャンネルMOSFET18のドレイン電流となり、出力端子
13に出力される。The p-channel MOSFETs 17 and 18 form a current mirror circuit, and the gate width of the p-channel MOSFET 18 is set to N times the p-channel MOSFET 17. As a result, the drain current of the n-channel MOSFET 16 is multiplied by N,
It becomes the drain current of the p-channel MOSFET 18 and the output terminal
Output to 13.
オン状態からオフ状態に変化させると、オペアンプの
非反転入力の電圧は、抵抗21の抵抗値が非常に大きい場
合、コンデンサ22の電圧が抵抗20を通ってディスチャー
ジされるため、指数関数的に低下し、抵抗20の抵抗値を
R20，抵抗21の抵抗値をR21とおくと、（R20／R20＋
R21）・VDDに収束する。オン状態と同じ原理で出力端子
３にはN/R19倍された電流値として伝わる。When changing from the ON state to the OFF state, the voltage of the non-inverting input of the operational amplifier decreases exponentially because the voltage of the capacitor 22 is discharged through the resistor 20 when the resistance of the resistor 21 is very large. And the resistance of resistor 20
Assuming that the resistance values of R 20 and resistor 21 are R 21 , (R 20 / R 20 +
R 21 ) ・ Converges to V DD . The current is transmitted to the output terminal 3 as a current value multiplied by N / R 19 by the same principle as in the ON state.
第３図（ａ）ないし（ｃ）に入力端子11、ｎチャンネ
ルMOSFET16のドレイン電流，出力端子13の各電圧波形図
を示す。FIGS. 3 (a) to 3 (c) show voltage waveforms at the input terminal 11, the drain current of the n-channel MOSFET 16, and the output terminal 13, respectively.
なお、これはチャージアップする回路であるが、ディ
スチャージする場合には第２図のｎチャンネルMOSFET16
をｐチャンネルに、ｐチャンネルのMOSFET17,18をｎチ
ャンネルに置換え、さらに抵抗19のグランド側を電源12
に、ＰチャネルMOSFET17,18のソースをグランドにそれ
ぞれ接続すればよい。Although this is a circuit for charging up, when discharging, the n-channel MOSFET 16 shown in FIG.
To the p-channel, the p-channel MOSFETs 17 and 18 to the n-channel, and the ground side of the resistor 19 to the power supply 12
Then, the sources of the P-channel MOSFETs 17 and 18 may be connected to the ground, respectively.
第４図は前記チャージポンプの一例である。ここでは
ｐチャンネルMOSFET36とｎチャンネルMOSFET37とでCMOS
構造に構成し、これに遅れ位相入力端子31、進み位相入
力端子32、チャージアップ入力端子33、ディスチャージ
出力端子34、チャージ出力端子35を接続している。FIG. 4 shows an example of the charge pump. Here, p-channel MOSFET 36 and n-channel MOSFET 37 are CMOS
A lag phase input terminal 31, a lead phase input terminal 32, a charge-up input terminal 33, a discharge output terminal 34, and a charge output terminal 35 are connected to this.
このチャージポンプでは、端子31の遅れ位相入力がHi
ghになると、ｐチャネルMOSFET36を介してチャージアッ
プ入力端子33から電流が流込み、端子32の進み位相入力
がHighになると、ｎチャネルMOSFET37を介してディスチ
ャージ出力34から電流が流れ出る。In this charge pump, the delayed phase input at terminal 31 is Hi
At gh, a current flows from the charge-up input terminal 33 via the p-channel MOSFET 36, and when the leading phase input of the terminal 32 becomes high, a current flows from the discharge output 34 via the n-channel MOSFET 37.
以上説明したように本発明は、電流量制御回路を設け
てチャージポンプへの電流量を制御するように構成して
いるので、周波数切換え時にチャージポンプの電流を増
加させることで引き込みを速くし、また切換え後にチャ
ージポンプの出力電流を減少させることで安定化を確保
することができる効果がある。As described above, the present invention is configured to control the current amount to the charge pump by providing the current amount control circuit. In addition, by reducing the output current of the charge pump after switching, there is an effect that stabilization can be ensured.
また、出力電流を減少させる際に指数関数的に減少さ
せることで、一定比率で減少させる場合よりも、より迅
速に安定化状態にすることが可能となる。Further, when the output current is decreased exponentially when the output current is decreased, it is possible to more quickly bring the stabilized state into a stable state than when the output current is decreased at a fixed ratio.
第１図は本発明の一実施例のブロック図、第２図は電流
量制御回路の一例の回路図、第３図はその電圧波形図、
第４図はチャージポンプの回路図、第５図は従来のPLL
周波数シンセサイザにおけるループフィルタの回路図で
ある。 １…電圧制御発振器、２…可変周波数分周器、３…基準
周波数発生器、４…位相周波数比較器、５…チャージポ
ンプ、６…電流制御回路、７…ループフィルタ、８…分
周数入力、９…電流量設定値入力端子、10…出力端子、
11…電流量設定値入力端子、12…電源端子、13…出力端
子、14…スイッチング素子、15…オペアンプ、16…ｎチ
ャンネルMOSFET、17,18…ｐチャンネルMOSFET、19,20,2
1…抵抗、22…コンデンサ、31…遅れ位相入力端子、32
…進み位相入力端子、33…チャージアップ入力端子、34
…ディスチャージ出力端子、35…チャージ出力端子、36
…ｐチャンネルMOSFET、37…ｎチャンネルMOSFET、41…
入力端子、42…出力端子、43,44…抵抗、45…コンデン
サ45、46…可変抵抗、47…抵抗、48…可変抵抗、49…抵
抗、50…抵抗値制御回路、51…制御端子。FIG. 1 is a block diagram of one embodiment of the present invention, FIG. 2 is a circuit diagram of an example of a current amount control circuit, FIG.
FIG. 4 is a circuit diagram of a charge pump, and FIG. 5 is a conventional PLL.
FIG. 3 is a circuit diagram of a loop filter in the frequency synthesizer. DESCRIPTION OF SYMBOLS 1 ... Voltage controlled oscillator, 2 ... Variable frequency divider, 3 ... Reference frequency generator, 4 ... Phase frequency comparator, 5 ... Charge pump, 6 ... Current control circuit, 7 ... Loop filter, 8 ... Divide number input , 9 ... current amount setting value input terminal, 10 ... output terminal,
11: current setting input terminal, 12: power supply terminal, 13: output terminal, 14: switching element, 15: operational amplifier, 16: n-channel MOSFET, 17, 18, p-channel MOSFET, 19, 20, 2
1 ... resistor, 22 ... capacitor, 31 ... delay phase input terminal, 32
… Advance phase input terminal, 33… Charge-up input terminal, 34
… Discharge output terminal, 35… Charge output terminal, 36
... p-channel MOSFET, 37 ... n-channel MOSFET, 41 ...
Input terminal, 42 output terminal, 43, 44 resistor, 45 capacitor 45, 46 variable resistor, 47 resistor, 48 variable resistor, 49 resistor, 50 resistance control circuit, 51 control terminal.
Claims (1)
出力を分周する可変周波数分周器と、基準周波数信号を
出力する基準周波数発生器と、この基準周波数出力と分
周出力の位相および周波数のずれを検出し、位相の進
み、遅れに応じた信号を出力する位相周波数比較器と、
この位相周波数比較器の出力を遅れの場合には電流をチ
ャージし、進みの場合には電流をディスチャージするチ
ャージポンプと、このチャージポンプの出力を積分し、
平滑化するループフィルタと、前記チャージポンプのチ
ャージ時およびディスチャージ時の電流を連続的に変化
させる電流量制御回路を備え、前記電流量制御回路は、
周波数切換用のスイッチング信号が入力されたときに動
作されるスイッチング素子と、前記スイッチング素子が
オン状態のときに所定の電圧がチャージされ、オフ状態
のときにディスチャージされるコンデンサと、前記コン
デンサのチャージ状態に対応した電流を出力する回路手
段とを備え、周波数切換時に出力電流を増大させ、その
後徐々に指数関数的に電流を低減させるように構成され
ることを特徴とするPLL周波数シンセサイザ。A voltage-controlled oscillator; a variable frequency divider for dividing the output of the voltage-controlled oscillator; a reference frequency generator for outputting a reference frequency signal; A phase frequency comparator that detects a frequency shift and outputs a signal corresponding to the advance or delay of the phase,
If the output of the phase frequency comparator is delayed, the current is charged, and if the output is advanced, the charge pump discharges the current, and the output of the charge pump is integrated.
A loop filter for smoothing, and a current amount control circuit for continuously changing the current at the time of charging and discharging of the charge pump, wherein the current amount control circuit comprises:
A switching element that operates when a switching signal for frequency switching is input, a capacitor that is charged with a predetermined voltage when the switching element is on and is discharged when the switching element is off, and a charge of the capacitor Circuit means for outputting a current corresponding to a state, wherein the output current is increased at the time of frequency switching, and thereafter the current is gradually reduced exponentially.
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318629A JP2927937B2 (en) | 1990-11-24 | 1990-11-24 | PLL frequency synthesizer |
| EP91309560A EP0482823B1 (en) | 1990-10-22 | 1991-10-17 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| EP97204137A EP0840456A3 (en) | 1990-10-22 | 1991-10-17 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| EP97204136A EP0840457A3 (en) | 1990-10-22 | 1991-10-17 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| DE69130046T DE69130046T2 (en) | 1990-10-22 | 1991-10-17 | Frequency synthesizer with PLL, which enables a frequency change of the output at high speed |
| CA002122643A CA2122643C (en) | 1990-10-22 | 1991-10-18 | Pll frequency synthesizer capable of changing an output frequency at a high speed |
| CA002053748A CA2053748C (en) | 1990-10-22 | 1991-10-18 | Pll frequency synthesizer capable of changing an output frequency at a high speed |
| CA002122637A CA2122637C (en) | 1990-10-22 | 1991-10-18 | Pll frequency synthesizer capable of changing an output frequency at a high speed |
| AU86021/91A AU642536B2 (en) | 1990-10-22 | 1991-10-21 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| US07/781,093 US5173665A (en) | 1990-10-22 | 1991-10-22 | Pll frequency synthesizer capable of changing an output frequency at a high speed |
| US07/933,990 US5247265A (en) | 1990-10-22 | 1992-08-21 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| US07/933,988 US5276408A (en) | 1990-10-22 | 1992-08-21 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318629A JP2927937B2 (en) | 1990-11-24 | 1990-11-24 | PLL frequency synthesizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192625A JPH04192625A (en) | 1992-07-10 |
| JP2927937B2 true JP2927937B2 (en) | 1999-07-28 |
Family
ID=18101272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318629A Expired - Fee Related JP2927937B2 (en) | 1990-10-22 | 1990-11-24 | PLL frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927937B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3338748B2 (en) * | 1996-01-30 | 2002-10-28 | 日本電気株式会社 | PLL frequency synthesizer |
| KR100907001B1 (en) * | 2007-07-11 | 2009-07-08 | 주식회사 하이닉스반도체 | PLL Circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941327A (en) * | 1982-09-01 | 1984-03-07 | Teijin Ltd | Polyester electrical insulating material |
| JPS6390215A (en) * | 1986-10-03 | 1988-04-21 | Matsushita Electric Ind Co Ltd | Continuous variable mode pll circuit |
| JPH02113726A (en) * | 1988-10-24 | 1990-04-25 | Fujitsu Ltd | Pll circuit |
-
1990
- 1990-11-24 JP JP2318629A patent/JP2927937B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04192625A (en) | 1992-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3338748B2 (en) | PLL frequency synthesizer | |
| US5068626A (en) | Charge pump circuit | |
| US5173665A (en) | Pll frequency synthesizer capable of changing an output frequency at a high speed | |
| US6163184A (en) | Phase locked loop (PLL) circuit | |
| US5783972A (en) | Power saving PLL circuit | |
| US20040085104A1 (en) | Capacitive charge pump | |
| JPH07106959A (en) | Phase synchronizing circuit | |
| US5898336A (en) | Charging pump circuit and a phase-locked loop circuit using the same | |
| US7292078B2 (en) | Phase locked loop integrated circuits having fast locking characteristics and methods of operating same | |
| US5081428A (en) | Voltage controlled oscillator having 50% duty cycle clock | |
| US5942947A (en) | Current-regulated, voltage-controlled oscillator with duty cycle correction | |
| US5359300A (en) | Phase locked loop (PLL) having a power supply circuit | |
| US5247265A (en) | PLL frequency synthesizer capable of changing an output frequency at a high speed | |
| JP2927937B2 (en) | PLL frequency synthesizer | |
| JPH01157612A (en) | Voltage controlled oscillating circuit | |
| US20060033554A1 (en) | Charge pump circuit | |
| KR19990023417A (en) | Phase locked loop circuit | |
| EP1182780B1 (en) | Phase locked loop having a reduced lock time | |
| JPH11355134A (en) | Phase locked loop | |
| JP2001332969A (en) | Oscillator | |
| JPH1022824A (en) | Phase-locked loop circuit | |
| US6954112B2 (en) | Method of forming a variable frequency oscillator and structure therefor | |
| KR100254788B1 (en) | Phase locked loop apparatus | |
| JP2002009618A (en) | Pll circuit and method for generating nominal frequency by using the pll circuit | |
| JPH0685664A (en) | Charge pump circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |