JP2001332969A - Oscillator - Google Patents

Oscillator

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JP2001332969A
JP2001332969A JP2000151747A JP2000151747A JP2001332969A JP 2001332969 A JP2001332969 A JP 2001332969A JP 2000151747 A JP2000151747 A JP 2000151747A JP 2000151747 A JP2000151747 A JP 2000151747A JP 2001332969 A JP2001332969 A JP 2001332969A
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JP2000151747A
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Inventor
Seiichiro Numai
誠一郎 沼井
Original Assignee
Nec Microsystems Ltd
エヌイーシーマイクロシステム株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide an oscillator in which the response time of a nearby oscillation frequency is shortened, further, a phase pull-in margin is enlarged and stability after synchronization is improved. SOLUTION: This device is provided with a PLL circuit 1 and an oscillation frequency control circuit 8. The oscillation frequency control circuit 8 is provided with a current source circuit 2, frequency comparator circuit 3, up/down counter 4 frequency divider circuit 5, switch circuit 6 and synchronization detecting circuit 7.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、コンピュータディスプレイの偏向信号など、広範囲周波数の入力信号に同期して発振波形を出力するフェーズロックドループ型発振装置に関し、特に発振周波数応答時間が短く、さらに同期後の安定度が大きい発振装置に関する。 The present invention relates, such as the deflection signal of the computer display, relates a phase locked loop oscillators which in synchronization with the input signal of wide frequency outputting an oscillation waveform, short particular oscillation frequency response time, further synchronization about oscillator stability is greater after.

【0002】 [0002]

【従来の技術】従来、広範囲周波数の入力信号に同期して発振波形を出力するフェーズロックドループ型発振装置として、例えば図8に示す、特開平10−65532 Conventionally, as a phase locked loop type oscillator for outputting an oscillation waveform in synchronization with the input signal of the wide range frequency, for example 8, JP-A 10-65532
号公報に開示された発振装置が知られている。 Oscillator is known in JP disclosed. 従来例の発振装置は、コンデンサの充放電により自走発振する電圧制御発振器210の発振出力信号と入力信号との位相同期を位相比較器220により行い、さらに遅延回路2 Conventional oscillation apparatus performs phase synchronization between the oscillation output signal and the input signal of the voltage controlled oscillator 210 to self-oscillation by charging and discharging of the capacitor by the phase comparator 220, further delay circuit 2
50の制御により同期検出回路240が入出力信号の同期状態を判別し、同期状態であればループカウンタ26 Synchronization detecting circuit 240 determines the synchronization state of the input and output signals under the control of 50, loop counter 26, if the synchronous state
0をカウントせず、非同期状態であればループカウンタ260をカウントし、ループカウンタ260の出力値により変化する可変電流源230から出力される制御電流に従って電圧制御発振器210の発振周波数及び位相比較器220の利得を可変することにより、広範囲周波数の入力信号に追従できる構成になっている。 0 not count, if the asynchronous state counts loop counter 260, the oscillation frequency and the phase comparator 220 of the voltage controlled oscillator 210 in accordance with a control current outputted from the variable current source 230 to change the output value of the loop counter 260 by varying the gain, it has a structure which can follow the input signal of wide frequency.

【0003】 [0003]

【発明が解決しようとする課題】しかし、図8に示す従来例の発振装置は、ループカウンタ260の値を一方向に周期的に変更することで発振周波数を入力周波数に近づけて行き同期させ、同期後は引込み範囲が一定の位相比較器220により同期状態を保持する構成であるため、近傍の周波数に切替える場合でも発振周波数の変化方向が逆であると、一度最高発振周波数まで変化させ、 [SUMMARY OF THE INVENTION] However, the oscillation device of the conventional example shown in FIG. 8 synchronizes go close to the input frequency of the oscillation frequency by changing the value of the loop counter 260 in one direction periodically, because after synchronization is configured to capture range to maintain a constant state of synchronization by the phase comparator 220, when the direction of change of the oscillation frequency even when the switching frequency in the vicinity is opposite, by changing a time up to the oscillation frequency,
次に最低発振周波数から目標周波数まで収束させなければならず、入力周波数の変化に対する発振周波数応答時間が長くなってしまうという問題があり、図9に示す発振周波数応答時間説明図のように、例えば、電圧制御発振器210の最低発振周波数(20KHz)から最高発振周波数(120KHz)までの応答時間を200m Next must be converged from the lowest oscillation frequency to the target frequency, there is a problem that the oscillation frequency response time becomes longer with respect to the change of the input frequency, as the oscillation frequency response time diagram shown in FIG. 9, for example , 200 meters the response time from the minimum oscillation frequency of the voltage controlled oscillator 210 (20 KHz) to a maximum oscillation frequency (120 KHz)
S、即ち応答性を200mS÷(120KHz−20K S, that is 200mS ÷ (120KHz-20K responsiveness
Hz)=2mS/KHzと設定した場合、入力周波数が40KHzから80KHzに切替わる時は、発振周波数応答時間t1=(80KHz−40KHz)×2mS/ Hz) = 2mS / KHz to setting, when the input frequency switched to 80 KHz from 40KHz, the oscillation frequency response time t1 = (80KHz-40KHz) × 2mS /
KHz=80mSとなるが、入力周波数が80KHzから60KHzに切替わる時は、発振周波数応答時間t2 KHz = becomes a 80 mS, when the input frequency switched to 60KHz from 80KHz, the oscillation frequency response time t2
=t2a+t2b=(120KHz−80KHz)×2 = T2a + t2b = (120KHz-80KHz) × 2
mS/KHz+(60KHz−20KHz)×2mS/ mS / KHz + (60KHz-20KHz) × 2mS /
KHz=80mS+80mS=160mSとなり、非常に長くなってしまう。 KHz = 80mS + 80mS = 160mS next, becomes very long.

【0004】さらに、入力周波数に対して発振周波数が少し外れた場合でも、位相比較器220の引込み範囲内であれば同期するために、位相比較器220の引込み余裕の少ないポイントで同期したとき、電源電圧変動或いは温度変動により同期外れが発生し、同期後の安定度が小さくなってしまうという問題もあり、図10に示す引込み余裕説明図のように、例えば、位相比較器220の引込み範囲を±5%と設定した場合、−4.5%の発振周波数を引込んだとき、位相比較器220の引込み余裕は0.5%しかなく、非常に安定度が小さい同期状態になってしまう。 [0004] Further, even when the oscillation frequency is deviated a little with respect to the input frequency, in order to synchronize if the capture range of the phase comparator 220, when synchronized with less points in retraction allowance of the phase comparator 220, desynchronization is generated by the power supply voltage variation or temperature change, there is a problem that the stability of the post-sync becomes small, so that retraction afford explanatory diagram shown in FIG. 10, for example, the capture range of the phase comparator 220 If set to ± 5%, when retracted the oscillation frequency of -4.5%, retraction margin is only 0.5% of the phase comparator 220, becomes very stable small degree sync.

【0005】本発明は、かかる問題点に鑑みてなされたものであって、近傍の発振周波数応答時間が短く、さらに位相引込み余裕が大きく同期後の安定度が大きい発振装置を提供することにある。 [0005] The present invention was made in view of the above problems, it is an oscillation frequency response time in the vicinity of short, further the phase pull-in margin to provide increased synchronizing oscillator stability is large after .

【0006】 [0006]

【課題を解決するための手段】本発明の発振装置は、位相比較回路と電圧制御発振回路とを有し、前記位相比較回路が、入力信号の位相と前記電圧制御発振回路の発振出力信号の位相とが同期するように前記電圧制御発振回路を制御するフェーズロックドループ回路と、周波数比較回路とアップダウンカウンタとを有し、前記周波数比較回路は、前記入力信号の周波数と前記発振出力信号の周波数とを比較し、前記比較結果に従って前記アップダウンカウンタがカウントアップ又はカウントダウンされ、前記アップダウンカウンタの出力値に従って前記電圧制御発振回路の発振周波数及び前記位相比較回路の引込み範囲が制御される発振周波数調整回路とを備えることを特徴とする。 Oscillator of the present invention, in order to solve the problem] has a phase comparison circuit and the voltage-controlled oscillation circuit, said phase comparator circuit, the oscillation output signal of the phase and the voltage controlled oscillator circuit of the input signal a phase-locked loop circuit and a phase controlling said voltage controlled oscillator to synchronize, and a frequency comparing circuit and the up-down counter, said frequency comparison circuit of the frequency and the oscillation output signal of the input signal comparing the frequency oscillations, the up-down counter in accordance with the comparison result is counted up or down, pull range of the oscillation frequency and the phase comparator circuit of the voltage controlled oscillator circuit according to the output value of the up-down counter is controlled characterized in that it comprises a frequency regulating circuit.

【0007】また、前記発振周波数調整回路は、電流源回路を備え、前記電流源回路が、前記アップダウンカウンタの出力値に従って変化する引込み範囲設定電流を出力し、前記引込み範囲設定電流に従って前記位相比較回路の引込み範囲が制御されることを特徴とする。 Further, the oscillation frequency adjustment circuit comprises a current source circuit, the current source circuit outputs a pull-in range setting current that varies in accordance with the output value of the up-down counter, said in accordance with the pull-in range setting current phase wherein the capture range of the comparator circuit is controlled.

【0008】また、前記発振周波数調整回路は、同期検出回路を備え、前記同期検出回路が、前記フェーズロックドループ回路の前記同期状態を検出すると、前記アップダウンカウンタのカウントアップ又はカウントダウンが停止されることを特徴とする。 Further, the oscillation frequency adjusting circuit comprises a synchronous detection circuit, the synchronization detection circuit detects the synchronization state of the phase locked loop circuit, counts up or down of the up-down counter is stopped it is characterized in.

【0009】また、前記発振周波数調整回路は、分周回路を備え、前記分周回路が、前記発振出力信号を分周し、前記分周された信号を前記アップダウンカウンタにカウントアップ又はカウントダウン用クロック信号として供給することを特徴とする。 Further, the oscillation frequency adjustment circuit includes a frequency divider, the divider is, divides the oscillation output signal, the frequency division signal to a count-up or count-down to the up-down counter and supplying a clock signal.

【0010】また、前記発振周波数調整回路は、同期検出回路を備え、前記同期検出回路が、前記フェーズロックドループ回路の前記同期状態を検出すると、前記フェーズロックドループ回路の非同期状態における前記引込み範囲に比べ、前記同期状態における前記引込み範囲が拡大されることを特徴とする。 Further, the oscillation frequency adjusting circuit comprises a synchronous detection circuit, the synchronization detection circuit detects the synchronization state of the phase-locked loop circuit, the capture range in an asynchronous state of the phase locked loop circuit compared, wherein the capture range of the synchronization state is expanded.

【0011】また、前記発振周波数調整回路は、同期検出回路を備え、前記同期検出回路が、前記フェーズロックドループ回路の前記同期状態を検出すると、前記引込み範囲設定電流にオフセット電流が加算され、前記フェーズロックドループ回路の非同期状態における前記引込み範囲に比べ、前記同期状態における前記引込み範囲が拡大されることを特徴とする。 Further, the oscillation frequency adjusting circuit comprises a synchronous detection circuit, the synchronization detection circuit detects the synchronization state of the phase locked loop circuit, an offset current is added to the capture range set current, the compared to the capture range in an asynchronous state of the phase-locked loop circuit, wherein the capture range of the synchronization state is expanded.

【0012】 [0012]

【発明の実施の形態】次に、本発明の実施の形態の発振装置の構成を図面を参照して説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Next, the structure of the oscillator in the embodiment of the present invention with reference to the drawings. 図1は、本発明の実施の形態の発振装置の構成図である。 Figure 1 is a block diagram of an oscillation apparatus according to an embodiment of the present invention. 図1に示すように、本発明の実施の形態の発振装置は、フェーズロックドループ(以下PLLと記す)回路1と、発振周波数調整回路8とを備えている。 As shown in FIG. 1, the form of the oscillation device of the present invention, phase (hereinafter referred to as PLL) locked loop the circuit 1, and an oscillation frequency adjusting circuit 8.

【0013】PLL回路1は、位相比較回路10と、ループフィルタ11と、電圧制御発振回路12とを備えている。 [0013] PLL circuit 1 includes a phase comparator circuit 10, and a loop filter 11, a voltage control oscillator 12.

【0014】位相比較回路10は、入力端子INから入力される入力信号の位相と、出力端子OUTに出力される電圧制御発振回路12の発振出力信号の位相との比較を行い、位相差に比例したパルス幅を有する位相差信号をループフィルタ11に与え、ループフィルタ11は、 [0014] Phase comparison circuit 10 performs comparison between the input signal phase inputted from the input terminal IN, the oscillation output signal of the phase of the voltage controlled oscillation circuit 12 to be output to the output terminal OUT, and proportional to the phase difference giving a phase difference signal having a pulse width in the loop filter 11, loop filter 11,
入力された位相差信号を直流電圧に変換し電圧制御発振回路12の発振周波数を可変制御し、入力信号の位相と発振出力信号の位相とが同期するように電圧制御発振回路12がループ制御される。 The oscillation frequency of the converted input a phase difference signal to a DC voltage the voltage controlled oscillation circuit 12 is variably controlled, and the phase and the oscillation output signal of the input signal phase voltage controlled oscillation circuit 12 so as to be synchronized are loop control that.

【0015】発振周波数調整回路8は、電流源回路2 [0015] The oscillation frequency adjustment circuit 8, the current source circuit 2
と、周波数比較回路3と、アップダウンカウンタ4と、 If a frequency comparator circuit 3, an up-down counter 4,
分周回路5と、スイッチ手段6と、同期検出回路7とを備えている。 A divider circuit 5, and a switch means 6, and a synchronization detection circuit 7.

【0016】周波数比較回路3は、入力信号の周波数と電圧制御発振回路12の発振出力信号の周波数とを比較し、周波数比較結果信号P1を出力する。 The frequency comparator circuit 3 compares the frequency of the oscillation output signal of the frequency and the voltage controlled oscillation circuit 12 of the input signal, and outputs the frequency comparison result signal P1. 周波数比較結果信号P1は、入力信号の周波数が発振出力信号の周波数より高いとき論理(H)レベルとなってアップダウンカウンタ4をカウントアップモードに設定し、入力信号の周波数が発振出力信号の周波数より低いとき論理(L)レベルとなってアップダウンカウンタ4をカウントダウンモードに設定する。 Frequency comparison result signal P1 sets the up-down counter 4 becomes logic (H) level when the frequency of the input signal is higher than the frequency of the oscillation output signal to the count-up mode, the frequency of the input signal frequency oscillating output signal setting the up-down counter 4 to count down mode becomes lower when the logical (L) level.

【0017】周波数比較回路3の詳細構成の一例を図2 [0017] Figure 2 an example of a detailed structure of the frequency comparator circuit 3
に示す。 To show. 周波数比較回路3において、先ずカウンタ31 In the frequency comparator circuit 3, first counter 31
及び33はリセットパルスにより初期リセットされ、次に入力端子INからの入力信号がANDゲート30と内部発生したゲートパルスとによりサンプリングされ、カウンタ31をカウントアップする。 And 33 are initially reset by the reset pulse, then the input signal from the input terminal IN is sampled by a gate pulse internally generated and AND gate 30, counts up the counter 31. 同時に出力端子OU At the same time output terminal OU
Tからの発振出力信号もANDゲート32と内部発生したゲートパルスによりサンプリングされ、カウンタ33 Oscillation output signal from the T also is sampled by the gate pulse internally generated and AND gate 32, the counter 33
をカウントアップする。 The counts up. カウンタ31及び33の出力値を多ビットディジタルコンパレータ34により比較して周波数比較結果信号P1が出力される。 The output value of the counter 31 and 33 the frequency comparison result signal P1 compared by a multi-bit digital comparator 34 is output.

【0018】分周回路5は、発振出力信号を分周出力し、分周された出力信号をスイッチ手段6を介してカウントアップ又はカウントダウン用クロック信号P4としてアップダウンカウンタ4に供給する。 The frequency dividing circuit 5, the oscillation output signal and the divided output is supplied to the up-down counter 4 divided output signal as the clock signal P4 for counting up or down through the switch means 6.

【0019】同期検出回路7は、入力信号と発振出力信号とを比較し、同期検出信号P3を出力する。 The synchronization detection circuit 7 compares the input signal and the oscillation output signal, and outputs a synchronization detection signal P3. 同期検出信号P3は、PLL回路1の非同期状態を検出すると論理(L)レベルとなり、同期状態を検出すると論理(H)レベルとなる。 Synchronization detection signal P3 detects the asynchronous state of the PLL circuit 1 is a logic level (L), and detects a synchronous state logic (H) level.

【0020】同期検出回路7の詳細構成の一例を図3に示す。 [0020] One example of a detailed configuration of the synchronous detecting circuit 7 shown in FIG. 同期検出回路7において、入力端子INからの入力信号の位相と出力端子OUTからの発振出力信号の位相とが一致して同期状態であるとき、ANDゲート70 In the synchronization detection circuit 7, when the oscillation output signal from the phase between the output terminal OUT of the input signal from the input terminal IN phase is synchronous state match, the AND gate 70
は論理(H)レベルのパルス電圧を出力し、ダイオード71により整流してコンデンサ72を充電し直流電圧を発生させ、バッファ74の入力電圧が閾値を超えると、 Outputs a pulse voltage of a logic (H) level to generate a charged DC voltage capacitor 72 is rectified by a diode 71, the input voltage of the buffer 74 exceeds a threshold value,
バッファ74は論理(H)レベルの同期検出信号P3を出力する。 Buffer 74 outputs a synchronization detection signal P3 logical (H) level. また、入力端子INからの入力信号の位相と出力端子OUTからの発振出力信号の位相とが完全には一致せず非同期状態であるとき、ANDゲート70の出力パルス幅は小さくなるため、コンデンサ72に充電された電荷は抵抗73により放電され、バッファ74の入力電圧が閾値以下になると、バッファ74は論理(L) Further, when the oscillation output signal from the phase between the output terminal OUT of the input signal from the input terminal IN phase asynchronous state does not match completely, since the output pulse width from the AND gate 70 becomes smaller, the capacitor 72 was charged charge is discharged by the resistor 73 to the input voltage of the buffer 74 becomes equal to or smaller than the threshold, the buffer 74 is logical (L)
レベルの同期検出信号P3を出力する。 It outputs a synchronization detection signal P3 levels.

【0021】スイッチ手段6は、同期検出信号P3が論理(L)レベルのときオン制御され、分周回路5の分周出力信号をクロック信号P4としてアップダウンカウンタ4に供給し、同期検出信号P3が論理(H)レベルのときオフ制御され、クロック信号P4を停止する。 The switching means 6, the synchronization detection signal P3 is turned on when the control logic (L) level, the divided output signal of the frequency dividing circuit 5 is supplied to the up-down counter 4 as the clock signal P4, the synchronization detection signal P3 There is off when the control logic (H) level, to stop the clock signal P4.

【0022】アップダウンカウンタ4は、周波数比較結果信号P1が論理(H)レベルのときクロック信号P4 The up-down counter 4, a clock signal at the frequency of the comparison result signal P1 logic (H) level P4
によりカウントアップし、周波数比較結果信号P1が論理(L)レベルのときクロック信号P4によりカウントダウンし、カウント出力値P2を出力する。 The counts up, the frequency comparison result signal P1 is counted down by the clock signal P4 when the logic level (L), and outputs the count output value P2.

【0023】電流源回路2は、カウント出力値P2に従って変化する電圧制御発振回路12の発振周波数を設定する発振周波数設定電流I1と、発振周波数設定電流I The current source circuit 2, the oscillation frequency setting current I1 for setting the oscillation frequency of the voltage controlled oscillation circuit 12 that varies in accordance with the count output value P2, the oscillating frequency setting current I
1に比例した位相比較回路10の引込み範囲設定電流I Capture range set current I of the phase comparator circuit 10 which is proportional to 1
2及びI3とを出力し、また、同期状態において同期検出信号P3が論理(H)レベルとなると、引込み範囲設定電流I2及びI3にオフセット電流を加算し位相比較回路10の引込み範囲を拡大し、非同期状態において同期検出信号P3が論理(L)レベルのときは、オフセット電流を加算せず位相比較回路10の引込み範囲を拡大しない。 Outputs and 2 and I3, also when the synchronization detection signal P3 becomes logical (H) level in the synchronization state, by adding an offset current to the capture range set current I2 and I3 enlarged capture range of the phase comparator circuit 10, when synchronization detection signal P3 in an asynchronous state is a logic level (L) does not enlarge the capture range of the phase comparator circuit 10 without adding an offset current.

【0024】電流源回路2の詳細構成の一例を図4に示す。 [0024] An example of a detailed configuration of the current source circuit 2 in FIG. 電流源回路2において、電流源20及び21の一端は高電位側電源VDDに接続され、オフセット電流供給用の電流源21の他端はスイッチ手段25を介して電流源20の他端に接続され、電流源20の他端から引込み範囲設定電流I2が出力され、電流源22及び23の一端は低電位側電源VSSに接続され、オフセット電流供給用の電流源23の他端はスイッチ手段26を介して電流源22の他端に接続され、電流源22の他端から引込み範囲設定電流I3が出力される。 In the current source circuit 2, one end of the current source 20 and 21 is connected to the high potential side power supply VDD, and the other end of the current source 21 of the offset-current supply is connected to the other end of the current source 20 through the switch means 25 , the capture range setting current I2 from the other end of the current source 20 is output, one end of the current source 22 and 23 is connected to the low potential side power supply VSS, the other end of the current source 23 of the offset-current supply switching means 26 connected to the other end of the current source 22 through, the capture range set current I3 from the other end of the current source 22 is outputted. また、電流源24は電圧制御発振回路12に対し発振周波数を設定する発振周波数設定電流I1を出力する。 The current source 24 outputs the oscillating frequency setting current I1 to set the oscillation frequency to the VCO circuit 12.

【0025】電流源20及び24は電流値が比例し、発振周波数の変化量に対応して引込み範囲の変化量が連動する。 The current sources 20 and 24 is proportional the current value, the amount of change in capture range is interlocked in response to the variation of the oscillation frequency.

【0026】電流源20及び22は互いに逆極性の同電流値であり、電流源21及び23も互いに逆極性の同電流値であり、さらに一定の引込み範囲拡大率とするために電流源20及び21の電流値が比例している。 The current sources 20 and 22 have the same current value of opposite polarity, have the same current value of opposite polarity to each other the current sources 21 and 23, current source 20 and to further to a fixed capture range magnification 21 current value is proportional.

【0027】また、電流源20、21、22、23及び24の各電流値は、カウント出力値P2に比例して単調増加又は減少し、アップダウンカウンタ4がn(nは自然数)ビットバイナリカウンタであれば、2のn乗分の1のステップで電流が変化する。 Further, the current value of the current source 20, 21, 22, 23 and 24, in proportion to the count output value P2 monotonically increases or decreases, the up-down counter 4 is n (n is a natural number) bit binary counter if, current changes in the n-th power of 2 minutes in the first step.

【0028】スイッチ手段25及び26は、非同期状態において同期検出信号P3が論理(L)レベルのときオフ制御され、引込み範囲設定電流I2として高電位側電源VDDから電流源20の電流が出力され、引込み範囲設定電流I3として電流源22の電流が低電位側電源V The switching means 25 and 26, the synchronization detection signal P3 in an asynchronous state is controlled to be turned off when the logic (L) level, the current of the current source 20 from the high potential side power supply VDD is output as the capture range setting current I2, current of the current source 22 as a capture range setting current I3 low potential side power source V
SSから出力されるが、同期状態において同期検出信号P3が論理(H)レベルとなるとオン制御され、引込み範囲設定電流I2として電流源20の電流に対して電流源21のオフセット電流が加算出力され、引込み範囲設定電流I3として電流源22の電流に対して電流源23 Although output from the SS, the synchronization detection signal P3 in synchronization state is the ON control becomes logic (H) level, the offset current of the current source 21 is added output to the current of the current source 20 as a capture range setting current I2 , current source 23 with respect to the current of the current source 22 as a capture range set current I3
のオフセット電流が加算出力される。 Offset current is added output.

【0029】PLL回路1の詳細構成の一例を図5に示す。 [0029] An example of a detailed configuration of the PLL circuit 1 in FIG. 位相比較回路10において、入力端子INからの入力信号の位相と、出力端子OUTから波形整形バッファ101を介した発振出力信号の位相とが位相検出器10 In the phase comparator circuit 10, and the phase of the input signal from the input terminal IN, an output terminal OUT from the oscillation output signal via the waveform shaping buffer 101 phase and the phase detector 10
0により比較され、入力信号の位相が発振出力信号の位相より進んでいるときは位相比較結果のアップ(UP) Are compared by 0, the phase comparison result when the phase of the input signal leads the phase of the oscillation output signal up (UP)
信号によりチャージポンプ102のPチャネルMOSトランジスタ103がオン制御され、電流源回路2から供給される引込み範囲設定電流I2がスイッチングされてループフィルタ11に入力され、入力信号の位相が発振出力信号の位相より遅れているときは位相比較結果のダウン(DN)信号によりNチャネルMOSトランジスタ104がオン制御され、電流源回路2から供給される引込み範囲設定電流I3がスイッチングされてループフィルタ11に入力される。 P-channel MOS transistor 103 of the charge pump 102 is on-controlled by the signal, capture range set current I2 supplied from the current source circuit 2 is input to the loop filter 11 is switched, the phase of the input signal phase of the oscillation output signal N-channel MOS transistor 104 by the down (DN) signal of the phase comparison result is on-controlled, pull-range setting current I3 supplied from the current source circuit 2 is input to the loop filter 11 is switched when you are more delayed .

【0030】ループフィルタ11は、入力パルスを直流電圧に変換する抵抗110及び111とコンデンサ11 The loop filter 11 includes a resistor 110 and 111 to convert the input pulse into a DC voltage capacitor 11
3とからなるラグリードフィルタに出力整合用の抵抗1 Resistance for output matching to the lag-lead filter consisting of a 3 Metropolitan 1
12が付加されている。 12 is added.

【0031】電圧制御発振回路12は、コンデンサ12 [0031] The voltage-controlled oscillator circuit 12, capacitor 12
0の充放電を繰り返して自走発振する発振回路であって、一端が低電位側電源VSSに接続されたコンデンサ120の他端には電流源回路2の電流源24が接続され、発振周波数設定電流I1によりコンデンサ120が充電され、コンデンサ120の端子電圧が上昇し上限電圧VHを超えると、コンパレータ123がフリップフロップ125をセットしてスイッチ手段121をオン制御し、放電用電流源122によりコンデンサ120が放電され、コンデンサ120の端子電圧が下降し下限電圧V A oscillation circuit for self-oscillation by repeating the charging and discharging of 0, end the current source 24 of the current source circuit 2 is connected to the other end of the capacitor 120 connected to the low potential side power supply VSS, the oscillation frequency setting capacitor 120 is charged by the current I1, the terminal voltage of the capacitor 120 exceeds the increased upper limit voltage VH, the switch means 121 on-controlled comparator 123 sets the flip-flop 125, the capacitor 120 by the discharge current source 122 There is discharged, the lower limit voltage V lowers the terminal voltage of the capacitor 120
L以下になると、コンパレータ124がフリップフロップ125をリセットしてスイッチ手段121をオフ制御し、再びコンデンサ120の端子電圧が上昇し、このサイクルの繰り返しによりコンデンサ120の端子からは、三角波の発振出力信号波形が出力端子OUTに出力される。 Becomes the L or less, the switching means 121 turns off the control comparator 124 resets the flip-flop 125, and increases the terminal voltage of the capacitor 120 again, from the terminal of the capacitor 120 by repeating this cycle, the triangular wave oscillation output signal of the waveform is output to the output terminal OUT. 従って発振周波数設定電流I1が増加すると発振周波数は上昇する。 Thus the oscillation frequency and the oscillation frequency setting current I1 is increased to increase.

【0032】そして、コンデンサ120の他端にはループフィルタ11の出力端が接続され、引込み範囲設定電流I2及びI3は逆極性であるから、アップ(UP)信号によりコンデンサ120の端子電圧は上昇し、ダウン(DN)信号によりコンデンサ120の端子電圧は下降し、電圧制御発振回路12の発振周波数がフィードバックループ制御される。 [0032] Then, the other end of the capacitor 120 is connected to the output terminal of the loop filter 11, since the pull-in range setting currents I2 and I3 are opposite polarities, the terminal voltage of the capacitor 120 is raised by up (UP) signal , the terminal voltage of the capacitor 120 is lowered by the down (DN) signal, the oscillation frequency of the voltage controlled oscillation circuit 12 is feedback loop control.

【0033】また、引込み範囲設定電流I2及びI3の電流値を増加させると、チャージポンプ102の駆動能力が増大され、ループフィルタ11を介した電圧制御発振回路12の発振周波数の変化率即ち位相比較回路10 Further, increasing the current value of the pull-in range setting currents I2 and I3, the driving capability of the charge pump 102 is increased, the rate of change that is, the phase comparator of the oscillation frequency of the voltage controlled oscillation circuit 12 via the loop filter 11 circuit 10
の位相引込み範囲が拡大される。 Phase pull-in range of is enlarged.

【0034】次に動作を説明する。 [0034] Next, the operation will be described. 先ず、一例として入力信号周波数が40KHzから80KHzに切替わった時、同期検出回路7は、PLL回路1が非同期状態になったことを検出し、スイッチ手段6をオン制御し、スイッチ手段25及び26をオフ制御する。 First, when the input signal frequency turn from 80KHz from 40KHz As an example, the synchronization detection circuit 7 detects that the PLL circuit 1 becomes unsynchronized, on-controlled switching means 6, the switching means 25 and 26 off control.

【0035】周波数比較回路3は、周波数比較結果信号P1を論理(H)レベルとし、アップダウンカウンタ4 The frequency comparator circuit 3, the frequency comparison result signal P1 to a logic (H) level, the up-down counter 4
をカウントアップモードに設定し、スイッチ手段6がオン状態であるからクロック信号P4によりアップダウンカウンタ4がカウントアップされ、電流源24から出力される発振周波数設定電流I1が増加し、電圧制御発振回路12の発振周波数が上昇し入力信号周波数に近づいて行く。 Was set to count up mode, the switch means 6 up-down counter 4 by the clock signal P4 because it is turned on is counted up, increasing the oscillation frequency setting current I1 output from the current source 24, a voltage controlled oscillator oscillation frequency of 12 approaches to elevated input signal frequency.

【0036】その後、発振周波数における位相が位相比較回路10の引き込み範囲内に入ると、入力信号と発振出力信号とは同期し、同期検出回路7が同期状態を検出するため、同期検出信号P3が論理(H)レベルとなり、スイッチ手段6はオフ制御され、スイッチ手段25 [0036] Then, when the phase of the oscillation frequency is within pull-in range of the phase comparator circuit 10, in synchronization to the input signal and the oscillating output signal, for synchronous detection circuit 7 detects the synchronization state, the synchronization detection signal P3 a logic (H) level, the switching means 6 is controlled to be turned off, the switching means 25
及び26はオン制御される。 And 26 are controlled to be turned on.

【0037】スイッチ手段6がオフ状態になるため、アップダウンカウンタ4のクロック信号P4が入力されず、アップダウンカウンタ4はカウントを停止し、カウント出力値P2は保持出力される。 The switch means 6 is to become the off state, not input clock signal P4 of the up-down counter 4, the up-down counter 4 stops counting and the count output value P2 is held outputted.

【0038】また、スイッチ手段25及び26がオン状態になるため、引込み範囲設定電流I2は電流源20の電流に電流源21のオフセット電流が加算された電流となり、同様に引込み範囲設定電流I3は電流源22の電流に電流源23のオフセット電流が加算された電流となって、位相比較回路10の引き込み範囲が拡大される。 Further, since the switching means 25 and 26 are turned on, pull-range setting current I2 becomes a current offset current of the current source 21 to the current of the current source 20 is added, likewise capture range setting current I3 is becomes current offset current of the current source 23 to the current of the current source 22 are added, pull-in range of the phase comparator circuit 10 is expanded.

【0039】次に、一例として入力信号周波数が80K Next, the input signal frequency as an example 80K
Hzから60KHzに切替わった時、同期検出回路7 When turn from 60KHz from Hz, the synchronization detection circuit 7
は、PLL回路1が非同期状態になったことを検出し、 Detects that the PLL circuit 1 becomes unsynchronized,
スイッチ手段6をオン制御し、スイッチ手段25及び2 The switching means 6 on-controlled, the switching means 25 and 2
6をオフ制御する。 6 off control.

【0040】周波数比較回路3は、周波数比較結果信号P1を論理(L)レベルとし、アップダウンカウンタ4 The frequency comparator circuit 3, the frequency comparison result signal P1 to a logic level (L), the up-down counter 4
をカウントダウンモードに設定し、スイッチ手段6がオン状態であるからクロック信号P4によりアップダウンカウンタ4がカウントダウンされ、電流源24から出力される発振周波数設定電流I1が減少し、電圧制御発振回路12の発振周波数が下降し入力信号周波数に近づいて行く。 Was set to count down mode, the switch means 6 up-down counter 4 by the clock signal P4 because it is turned on is counted down, decreasing the oscillation frequency setting current I1 output from the current source 24, the voltage controlled oscillation circuit 12 oscillation frequency approaches the input signal frequency is lowered.

【0041】その後、発振周波数における位相が位相比較回路10の引き込み範囲内に入ると、入力信号と発振出力信号とは同期し、同期検出回路7が同期状態を検出するため、同期検出信号P3が論理(H)レベルとなり、スイッチ手段6はオフ制御され、スイッチ手段25 [0041] Then, when the phase of the oscillation frequency is within pull-in range of the phase comparator circuit 10, in synchronization to the input signal and the oscillating output signal, for synchronous detection circuit 7 detects the synchronization state, the synchronization detection signal P3 a logic (H) level, the switching means 6 is controlled to be turned off, the switching means 25
及び26はオン制御される。 And 26 are controlled to be turned on.

【0042】スイッチ手段6がオフ状態になるため、アップダウンカウンタ4のクロック信号P4が入力されず、アップダウンカウンタ4はカウントを停止し、カウント出力値P2は保持出力される。 The switch means 6 is to become the off state, not input clock signal P4 of the up-down counter 4, the up-down counter 4 stops counting and the count output value P2 is held outputted.

【0043】また、スイッチ手段25及び26がオン状態になるため、引込み範囲設定電流I2は電流源20の電流に電流源21のオフセット電流が加算された電流となり、同様に引込み範囲設定電流I3は電流源22の電流に電流源23のオフセット電流が加算された電流となって、位相比較回路10の引き込み範囲が拡大される。 [0043] Further, since the switching means 25 and 26 are turned on, pull-range setting current I2 becomes a current offset current of the current source 21 to the current of the current source 20 is added, likewise capture range setting current I3 is becomes current offset current of the current source 23 to the current of the current source 22 are added, pull-in range of the phase comparator circuit 10 is expanded.

【0044】次に、図6に示す発振周波数応答時間説明図を参照して、図9に示す従来例の発振装置の発振周波数応答時間説明図と比較し、発振周波数応答時間の短縮効果について説明する。 Next, with reference to the oscillation frequency response time diagram shown in FIG. 6, compared with the oscillation frequency response time diagram of a conventional example of an oscillation apparatus shown in Figure 9, the effect of shortening the oscillation frequency response time described to. 電圧制御発振回路12の最低発振周波数(20KHz)から最高発振周波数(120K Maximum oscillating frequency from the lowest oscillation frequency of the voltage controlled oscillator circuit 12 (20KHz) (120K
Hz)までの応答時間を200mS、即ち応答性を20 200mS response time until Hz), i.e. the response 20
0mS÷(120KHz−20KHz)=2mS/KH 0mS ÷ (120KHz-20KHz) = 2mS / KH
zと設定した場合、入力周波数が40KHzから80K If you set the z, 80K input frequency from 40KHz
Hzに切替わる時は、発振周波数応答時間t1'=(8 When the mode changes in Hz, the oscillation frequency response time t1 '= (8
0KHz−40KHz)×2mS/KHz=80mSとなり、従来例の発振装置の発振周波数応答時間t1=8 0KHz-40KHz) × 2mS / KHz = 80mS, and the oscillation frequency the response time of the conventional oscillation apparatus t1 = 8
0mSと同じであるが、しかし、入力周波数が80KH Is the same as the 0mS, however, the input frequency 80KH
zから60KHzに切替わる時は、周波数比較回路3によりアップダウンカウンタ4を直ちにカウントダウンモードに切替えるために、従来例の発振装置のように一度最高発振周波数(120KHz)まで遷移した後、再び最低発振周波数(20KHz)から60KHzまで遷移する必要がなくなり、発振周波数応答時間t2'=(8 When the mode changes from z to 60KHz in order to switch immediately countdown mode up-down counter 4 by the frequency comparator circuit 3, after shifting to a time maximum oscillating frequency as in the conventional example of oscillator (120 KHz), again the lowest oscillation it is not necessary to transition from the frequency (20 KHz) to 60 KHz, the oscillation frequency response time t2 '= (8
0KHz−60KHz)×2mS/KHz=40mSとなって、従来例の発振装置の発振周波数応答時間t2= Becomes 0KHz-60KHz) × 2mS / KHz = 40mS, the oscillation frequency response time of the conventional oscillation apparatus t2 =
160mSの4分の1に短縮される。 It is reduced to one quarter of 160 mS. このように、近傍の発振周波数応答時間を非常に短くできる効果がある。 Thus, the effect of the oscillation frequency response time of the vicinity can be very short.

【0045】また、発振周波数をアップダウンカウンタ4の1ステップ毎の連続したアップダウン動作により制御するため、カウント出力値P2の最大値から最小値への不連続な遷移がなく、電流源の急峻なスイッチングが発生せず、電源雑音が抑制される効果がある。 Further, in order to control the continuous up-down operation of each step of the up-down counter 4 the oscillation frequency, there is no discrete transition to the minimum value from the maximum value of the count output value P2, steep current source a switching does not occur, the effect of power source noise can be suppressed.

【0046】次に、図7に示す引込み余裕説明図を参照して、図10に示す従来例の発振装置の引込み余裕説明図と比較し、引込み余裕の増大効果について説明する。 Next, with reference to the retraction allowance explanatory diagram shown in FIG. 7, as compared to the retraction allowance explanatory view of a conventional example of the oscillator device shown in FIG. 10, it described the effect of increasing the retraction allowance.
位相比較回路10の非同期時の引込み範囲を±2%、同期時の引込み範囲を±5%になるように、電流源20、 The capture range of ± 2% asynchronous time of the phase comparator 10, so that the capture range of the time synchronization to ± 5%, a current source 20,
21、22及び23の電流値を設定することにより、非同期時に引込み余裕が0.5%しかないポイントで引込んだ場合であっても、同期時には引込み余裕が3.5% By setting the 21, 22 and the current value of 23, even when retracted at the point where there is only 0.5% retraction margin asynchronous time, the retraction allowance at the time synchronization 3.5%
に拡大され、非常に安定度が大きい同期状態を保つことができる。 The expanded, it can be kept very stable large degree synchronized state.

【0047】 [0047]

【発明の効果】以上説明したように、本発明による第1 As described above, according to the present invention, first according to the invention
の効果は、近傍の発振周波数応答時間が短い発振装置を実現できることであり、第2の効果は、第1の効果に合せて電源雑音が抑制される発振装置を実現できることであり、第3の効果は、位相引込み余裕が大きく同期後の安定度が非常に大きい発振装置を実現できることである。 The effect is that the oscillation frequency response time of the vicinity can be realized short oscillating device, the second effect is to be realized oscillating device power supply noise in accordance with the first effect is suppressed, the third effect is that the stability of the post-sync large phase capturing margin can be realized a very large oscillator.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態の発振装置の構成図である。 1 is a configuration diagram of a form of oscillation device of the present invention.

【図2】図1の周波数比較回路の構成図である。 2 is a block diagram of a frequency comparison circuit of FIG.

【図3】図1の同期検出回路の構成図である。 3 is a configuration diagram of a synchronous detection circuit of FIG.

【図4】図1の電流源回路の構成図である。 4 is a configuration diagram of a current source circuit of FIG.

【図5】図1のPLL回路の構成図である。 5 is a block diagram of a PLL circuit of FIG.

【図6】本発明の実施の形態の発振装置の発振周波数応答時間説明図である。 [6] is an oscillation frequency response time illustration of the form of the oscillation device of the present invention.

【図7】本発明の実施の形態の発振装置の引込み余裕説明図である。 7 is a retraction allowance illustration of the form of the oscillation device of the present invention.

【図8】従来例の発振装置の構成図である。 8 is a configuration diagram of a conventional oscillation apparatus.

【図9】従来例の発振装置の発振周波数応答時間説明図である。 9 is an oscillation frequency response time explanatory view of a conventional example of oscillator.

【図10】従来例の発振装置の引込み余裕説明図である。 10 is a retractable margin explanatory view of a conventional example of oscillator.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 PLL回路 10 位相比較回路 100 位相検出器 101 波形整形バッファ 102 チャージポンプ 103 PチャネルMOSトランジスタ 104 NチャネルMOSトランジスタ 11 ループフィルタ 110、111、112 抵抗 113 コンデンサ 12 電圧制御発振回路 120 コンデンサ 121 スイッチ手段 122 電流源 123、124 コンパレータ 125 フリップフロップ 2 電流源回路 20、21、22、23、24 電流源 25、26 スイッチ手段 3 周波数比較回路 30、32 ANDゲート 31、33 カウンタ 34 コンパレータ 4 アップダウンカウンタ 5 分周回路 6 スイッチ手段 7 同期検出回路 70 ANDゲート 71 ダイオード 72 コンデンサ 73 抵抗 74 バッファ 8 発振周波数調整回路 210 電圧 1 PLL circuit 10 phase comparator circuit 100 the phase detector 101 waveform shaping buffer 102 charge pump 103 P-channel MOS transistor 104 N-channel MOS transistor 11 a loop filter 110, 111, 112 resistor 113 capacitor 12 voltage controlled oscillator circuit 120 capacitor 121 switch means 122 current source 123 and comparator 125 flip flops second current source circuit 20, 21, 22 current sources 25 and 26 switching means 3 frequency comparator circuit 30, 32 the AND gate 31, 33 counter 34 comparator 4 up-down counter 5 minutes peripheral circuit 6 switching means 7 synchronous detecting circuit 70 the AND gate 71 diode 72 capacitor 73 resistor 74 buffer 8 oscillation frequency adjusting circuit 210 voltage 制御発振器 220 位相比較器 230 可変電流源 240 同期検出回路 250 遅延回路 260 ループカウンタ I1 発振周波数設定電流 I2、I3 引込み範囲設定電流 IN 入力端子 OUT 出力端子 P1 周波数比較結果信号 P2 カウント出力値 P3 同期検出信号 P4 クロック信号 Controlled oscillator 220 phase comparator 230 variable current source 240 synchronization detection circuit 250 a delay circuit 260 the loop counter I1 oscillation frequency setting current I2, I3 capture range setting current IN input terminal OUT output terminal P1 frequency comparison result signal P2 count output value P3 synchronization detection signal P4 clock signal

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H04N 5/12 H03L 7/10 E Fターム(参考) 5C020 AA40 CA11 CA13 CA15 5J106 AA04 BB04 CC01 CC24 CC33 CC41 CC52 DD08 DD19 DD32 EE09 EE19 GG01 GG15 GG17 HH03 KK03 KK08 KK12 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H04N 5/12 H03L 7/10 E F term (reference) 5C020 AA40 CA11 CA13 CA15 5J106 AA04 BB04 CC01 CC24 CC33 CC41 CC52 DD08 DD19 DD32 EE09 EE19 GG01 GG15 GG17 HH03 KK03 KK08 KK12

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 位相比較回路と電圧制御発振回路とを有し、前記位相比較回路が、入力信号の位相と前記電圧制御発振回路の発振出力信号の位相とが同期するように前記電圧制御発振回路を制御するフェーズロックドループ回路と、周波数比較回路とアップダウンカウンタとを有し、前記周波数比較回路は、前記入力信号の周波数と前記発振出力信号の周波数とを比較し、前記比較結果に従って前記アップダウンカウンタがカウントアップ又はカウントダウンされ、前記アップダウンカウンタの出力値に従って前記電圧制御発振回路の発振周波数及び前記位相比較回路の引込み範囲が制御される発振周波数調整回路とを備えることを特徴とする発振装置。 1. A and a phase comparison circuit and the voltage-controlled oscillation circuit, said phase comparator circuit, said voltage controlled oscillator so that the phase to synchronize the oscillation output signal of the phase and the voltage controlled oscillator circuit of the input signal has a phase-locked loop circuit for controlling the circuit, and a frequency comparison circuit and the up-down counter, said frequency comparison circuit compares the frequency of the oscillating output signal and the frequency of the input signal, the according to the comparison result up-down counter is counted up or down, characterized in that the capture range of the oscillation frequency and the phase comparator circuit of the voltage controlled oscillator circuit according to the output value of the up-down counter and a oscillation frequency adjusting circuit which is controlled oscillating device.
  2. 【請求項2】 前記発振周波数調整回路は、電流源回路を備え、前記電流源回路が、前記アップダウンカウンタの出力値に従って変化する引込み範囲設定電流を出力し、前記引込み範囲設定電流に従って前記位相比較回路の引込み範囲が制御されることを特徴とする請求項1記載の発振装置。 Wherein said oscillation frequency adjusting circuit comprises a current source circuit, the current source circuit outputs a pull-in range setting current that varies in accordance with the output value of the up-down counter, said phase in accordance with the pull-in range setting current oscillator of claim 1, wherein the capture range of the comparator circuit is controlled.
  3. 【請求項3】 前記発振周波数調整回路は、同期検出回路を備え、前記同期検出回路が、前記フェーズロックドループ回路の前記同期状態を検出すると、前記アップダウンカウンタのカウントアップ又はカウントダウンが停止されることを特徴とする請求項1記載の発振装置。 Wherein the oscillation frequency adjusting circuit comprises a synchronous detection circuit, the synchronization detection circuit detects the synchronization state of the phase locked loop circuit, counts up or down of the up-down counter is stopped oscillator of claim 1, wherein a.
  4. 【請求項4】 前記発振周波数調整回路は、分周回路を備え、前記分周回路が、前記発振出力信号を分周し、前記分周された信号を前記アップダウンカウンタにカウントアップ又はカウントダウン用クロック信号として供給することを特徴とする請求項3記載の発振装置。 Wherein said oscillation frequency adjusting circuit includes a frequency divider, the divider is, divides the oscillation output signal, the frequency division signal to a count-up or count-down to the up-down counter oscillator of claim 3, wherein the supplying the clock signal.
  5. 【請求項5】 前記発振周波数調整回路は、同期検出回路を備え、前記同期検出回路が、前記フェーズロックドループ回路の前記同期状態を検出すると、前記フェーズロックドループ回路の非同期状態における前記引込み範囲に比べ、前記同期状態における前記引込み範囲が拡大されることを特徴とする請求項1記載の発振装置。 Wherein said oscillation frequency adjusting circuit comprises a synchronous detection circuit, the synchronization detection circuit detects the synchronization state of the phase-locked loop circuit, the capture range in an asynchronous state of the phase locked loop circuit compared oscillation apparatus according to claim 1, wherein the capture range of the synchronization state is expanded.
  6. 【請求項6】 前記発振周波数調整回路は、同期検出回路を備え、前記同期検出回路が、前記フェーズロックドループ回路の前記同期状態を検出すると、前記引込み範囲設定電流にオフセット電流が加算され、前記フェーズロックドループ回路の非同期状態における前記引込み範囲に比べ、前記同期状態における前記引込み範囲が拡大されることを特徴とする請求項2記載の発振装置。 Wherein said oscillation frequency adjusting circuit comprises a synchronous detection circuit, the synchronization detection circuit detects the synchronization state of the phase locked loop circuit, an offset current is added to the capture range set current, the compared to the capture range in an asynchronous state of the phase locked loop circuit, an oscillation apparatus according to claim 2, characterized in that the capture range of the synchronization state is expanded.
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