JP2924946B2 - Semiconductor device and inspection method thereof - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、主として同時双方
向回路を有する半導体装置及びそのウェハ状態での検査
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a simultaneous bidirectional circuit and a method for inspecting a semiconductor device in a wafer state.
【0002】[0002]
【従来の技術】従来、この種の同時双方向回路を有する
半導体装置としては、例えば図5に示す回路構成のもの
が挙げられる。2. Description of the Related Art Conventionally, as a semiconductor device having a simultaneous bidirectional circuit of this type, for example, one having a circuit configuration shown in FIG.
【0003】ここで、半導体装置1には、それぞれ出力
回路3A及び入力回路4Aと出力回路3B及び入力回路
4Bとから成る同時双方向回路2A,2Bと、内部信号
6と同時双方向回路2A,2Bとの間でデータをラッチ
するための複数(ここでは4つ)のデータラッチ用F/
F8と、入出力端となる複数(ここでは3つ)のパッド
9とを有している。又、この半導体装置1では特定のパ
ッド9に接続された別インタフェース出力回路20も混
載されている。更に、この半導体装置1ではテスト装置
を成す各部として、特定のパッド9にリレー33が接続
されており、他の各パッド9には直列配置されたリレー
33及び分圧抵抗31(一つのもののパッド9及びリレ
ー33間には図示のように測定プローブ30が含まれて
いる)が接続され、別インタフェース出力回路20側の
リレー33とこれに最寄りのリレー33及び分圧抵抗3
1との間には電源電圧をレベル可変させるためのレベル
印加用電源32が接続されている。即ち、この半導体装
置1はテスト装置と合わせて検査可能な構成になってい
る。Here, the semiconductor device 1 includes a simultaneous bidirectional circuit 2A, 2B comprising an output circuit 3A and an input circuit 4A, an output circuit 3B and an input circuit 4B, and an internal signal 6 and a simultaneous bidirectional circuit 2A, 2B and a plurality (four in this case) of data latches F /
F8 and a plurality (three in this case) of pads 9 serving as input / output terminals. In the semiconductor device 1, another interface output circuit 20 connected to a specific pad 9 is also mounted. Further, in the semiconductor device 1, a relay 33 is connected to a specific pad 9 as each part constituting a test device, and a relay 33 and a voltage dividing resistor 31 (one pad of one device) 9 and a relay 33 are connected between the relay 33 and the relay 33 as shown in the figure.
1 is connected to a power supply 32 for level application for varying the power supply voltage. That is, the semiconductor device 1 is configured so as to be inspected together with the test device.
【0004】図6は、この半導体装置1の一部と他の半
導体装置の一部とを対構成とした他のウェハ状態の半導
体装置を検査する場合の使用動作を説明するために示し
た要部回路図である。FIG. 6 is an essential diagram for explaining a use operation when inspecting a semiconductor device in another wafer state in which a part of the semiconductor device 1 and a part of another semiconductor device are paired. FIG.
【0005】ここでは半導体装置1A,1Cの間で一対
の同時双方向回路2A,2Cが接続線40を介して接続
されており、各同時双方向回路2A,2Cの出力回路3
A,3C同士が接続線40上に信号を出力し、これによ
って生じる信号線40上の電圧レベルを入力回路4A,
4Cが検知し、相手側に信号を伝えると同時に相手側の
信号を受信するようになっている。Here, a pair of simultaneous bidirectional circuits 2A and 2C are connected between the semiconductor devices 1A and 1C via a connection line 40, and the output circuit 3 of each of the simultaneous bidirectional circuits 2A and 2C is connected.
A and 3C output signals on the connection line 40, and the resulting voltage level on the signal line 40 is input to the input circuits 4A and 4C.
4C detects and transmits a signal to the other party and simultaneously receives the signal of the other party.
【0006】具体的に云えば、自身側出力回路3Aがハ
イレベル(=高位側電位41)又はローレベル(=低位
側電位42)を出力し、相手側出力回路3Cがハイレベ
ル又はローレベルを出力する場合、接続線40付近のレ
ベルはハイレベル又はローレベルになる。入力回路4
A,4Cは、この接続線40上のレベルを検出して互い
の出力信号レベルを検知する。More specifically, the own output circuit 3A outputs a high level (= high potential 41) or a low level (= low potential 42), and the other output circuit 3C outputs a high level or a low level. When outputting, the level near the connection line 40 becomes a high level or a low level. Input circuit 4
A and 4C detect the level on the connection line 40 to detect the output signal level of each other.
【0007】自身側出力回路3Aがハイレベル又はロー
レベルを出力し、相手側出力回路3Cがローレベル又は
ハイレベルを出力した場合、出力回路3Aの高位側電位
41又は出力回路3Cから出力回路3Cの低位側電位4
2又は出力回路3Aへ貫通電流パス43ができる。When the own output circuit 3A outputs a high level or a low level and the counterpart output circuit 3C outputs a low level or a high level, the high potential 41 of the output circuit 3A or the output circuit 3C Lower potential 4 of
2 or the through current path 43 to the output circuit 3A.
【0008】このとき、接続線40の電位レベルは、出
力回路3A,3Cの各内部抵抗で分圧され、通常ハイレ
ベル及びローレベルの総和の絶対値における半分の値に
関する中間レベルとなる。この中間レベルを入力回路4
A又は入力回路4Cで検出し、出力回路3A又は出力回
路3Cの出力レベルから相手側の出力回路3C又は出力
回路3Aの出力レベルを判定する。At this time, the potential level of the connection line 40 is divided by the internal resistances of the output circuits 3A and 3C, and usually becomes an intermediate level with respect to a half of the absolute value of the sum of the high level and the low level. This intermediate level is input to input circuit 4
A or the input circuit 4C detects the output level, and determines the output level of the output circuit 3C or the output circuit 3A on the other side from the output level of the output circuit 3A or the output circuit 3C.
【0009】以上に述べた動作を行う同時双方向性を具
備する図5に示した半導体装置のウェハ状態でのテスト
装置は、上述したように半導体装置1上のパッド9に測
定プローブ30を接続し、分圧抵抗31を介してテスタ
上でレベル印加用電源32を接続した構成となる。ここ
でのレベル印加用電源32は図5に示される場合のよう
に単独として一斉に複数ピン印加する場合と、同時双方
向回路の数分備えてそれぞれ1ピンずつ印加する場合と
がある。In the test apparatus in the wafer state of the semiconductor device shown in FIG. 5 having the simultaneous bidirectionality for performing the above-described operations, the measurement probe 30 is connected to the pad 9 on the semiconductor device 1 as described above. Then, a configuration is adopted in which a level application power supply 32 is connected on the tester via a voltage dividing resistor 31. The level application power supply 32 here may be applied as a single unit as shown in FIG. 5 and simultaneously applying a plurality of pins, or may be provided as many as the number of simultaneous bidirectional circuits and apply one pin each.
【0010】図5に示す半導体装置1における検査方法
としては、半導体装置1上のスキャンパス7構成にした
各データラッチ用F/F8をスキャンパスモードにして
スキャンさせ、各データラッチ用F/F8にデータをセ
ットする。同時双方向回路2A,2Bの出力回路3A,
3Bに出力させると共に、レベル印加用電源32は同時
双方向回路が存在する箇所だけのリレー33をオンにし
てハイレベル又はローレベルを印加する。この結果、出
力回路3A,3Bの内部抵抗と同じ値を分圧抵抗31に
よって分圧されたレベルがパッド9付近に設定される。As a test method for the semiconductor device 1 shown in FIG. 5, each data latch F / F 8 having a scan path 7 configuration on the semiconductor device 1 is scanned in a scan path mode, and each data latch F / F 8 is scanned. Set the data in. The output circuit 3A of the simultaneous bidirectional circuit 2A, 2B,
3B, and the level application power supply 32 turns on the relay 33 only at the location where the simultaneous bidirectional circuit exists, and applies the high level or the low level. As a result, the level obtained by dividing the same value as the internal resistance of the output circuits 3A and 3B by the voltage dividing resistor 31 is set near the pad 9.
【0011】入力回路4A,4Bは、図6の使用動作で
説明した方法に従ってレベル印加用電源32が出力した
レベルがハイであるか又はローであるかを判定し、その
結果を各データラッチ用F/F8にセットする。再度ス
キャンモードにしてデータを取り出して各同時双方向回
路2A,2Bが巧く機能しているか否かをテスタで確認
する。The input circuits 4A and 4B determine whether the level output from the level application power supply 32 is high or low in accordance with the method described in the use operation of FIG. Set to F / F8. The data is taken out again in the scan mode, and the tester checks whether or not each of the simultaneous bidirectional circuits 2A and 2B is functioning properly.
【0012】図7はこの検査手順を示したフローチャー
トである。ここでの検査手順では、先ず双方向回路テス
トスタートによりスキャンを行って各データラッチ用F
/F8にデータをセット(ステップS1)する。次に、
出力回路3A,3Bより出力(ステップS2)し、レベ
ルを入力回路4A,4Bで検出し、出力回路3A,3B
の出力を判定(ステップS3)する。更に、入力回路4
A,4Bの判定結果を各データラッチ用F/F8にセッ
ト(ステップS4)する。この後、スキャン動作として
スキャンパス7により各データラッチ用F/F8のデー
タを取り出す(ステップS5)ことで手順を終了する。FIG. 7 is a flowchart showing this inspection procedure. In the inspection procedure, first, a scan is performed by starting a bidirectional circuit test, and each data latch F
Data is set in / F8 (step S1). next,
Output from the output circuits 3A and 3B (Step S2), the level is detected by the input circuits 4A and 4B, and the output circuits 3A and 3B
Is determined (step S3). Further, the input circuit 4
The determination results of A and 4B are set in each data latch F / F 8 (step S4). Thereafter, as a scan operation, the data of each data latch F / F 8 is taken out by the scan path 7 (step S5), thereby completing the procedure.
【0013】更に、他の関連技術としては特開平4−1
75849号公報に開示された双方向バス検査方式が挙
げられる。図8は、この検査方式を適用した回路構成を
示したものである。ここでは論理パッケージ101に備
えられる同時双方向のバス102A,102B同士をそ
れぞれコネクタ103を用いて接続用ケーブル104に
より接続し、一方の出力データを他方の入力検査データ
として利用することによって、同時双方向バスを意識せ
ずに検査データを付与することができると共に、テスタ
とのインターフェースも同時双方向バスの本数分だけ削
減できるようにしている。Further, another related technique is disclosed in Japanese Unexamined Patent Publication No.
There is a bidirectional bus inspection system disclosed in Japanese Patent No. 75849. FIG. 8 shows a circuit configuration to which this inspection method is applied. Here, the simultaneous bidirectional buses 102A and 102B provided in the logic package 101 are connected to each other by the connection cable 104 using the connector 103, and one output data is used as the other input inspection data, so that the simultaneous two-way buses 102A and 102B are used. Inspection data can be added without being aware of the directional bus, and the interface with the tester can be reduced by the number of simultaneous bidirectional buses.
【0014】[0014]
【発明が解決しようとする課題】上述した同時双方向性
を有する半導体装置における検査方法の場合、同時双方
向回路に流れる貫通電流を供給する必要がある上、高速
動作を得るために同時双方向回路の内部抵抗が低くされ
ていることにより、貫通電流が非常に大きくなってしま
う。In the above-described inspection method for a semiconductor device having simultaneous bidirectionality, it is necessary to supply a through current flowing through the simultaneous bidirectional circuit, and to perform simultaneous bidirectionality in order to obtain high-speed operation. Since the internal resistance of the circuit is reduced, the through current becomes very large.
【0015】又、同時双方向回路毎にレベル印加用電源
を備えてレベル印加する場合、通常テスタの信号用ドラ
イバでは供給電流能力に限界があるため、供給できなく
なるという欠点があり、単独なレベル印加用電源により
複数分一斉にレベル印加する場合にも、半導体装置が多
ピン化する状況下にあって十分な供給能力のあるレベル
印加用電源をテスタ側で主電源とは別に用意しなければ
ならないという欠点がある。In addition, when a level application power supply is provided for each simultaneous bidirectional circuit and a level is applied, there is a drawback that a signal driver of a tester has a limit in supply current capability and cannot be supplied. Even when multiple levels are applied at the same time by the power supply for application, a level supply power supply with sufficient supply capacity must be prepared separately from the main power supply on the tester side in a situation where the number of pins of the semiconductor device is increased. There is a disadvantage that it does not.
【0016】更に、何れの場合にもテスタ系の規制イン
ピーダンス及びインピーダンスミスマッチによりノイズ
が発生し易く、こうした場合には高速の試験が困難にな
るという欠点がある。Further, in any case, noise tends to occur due to the regulated impedance and impedance mismatch of the tester system, and in such a case, there is a disadvantage that high-speed testing becomes difficult.
【0017】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、同時双方向回路に
対するレベル印加が不要でノイズが発生し難く、小電流
で高速試験が可能な半導体装置及びその検査方法を提供
することにある。The present invention has been made to solve such a problem, and its technical problem is that level application to a simultaneous bidirectional circuit is unnecessary, noise is hardly generated, and a high-speed test can be performed with a small current. And a method of inspecting the semiconductor device.
【0018】[0018]
【課題を解決するための手段】本発明によれば、パッド
に1対1で接続された複数の同時双方向回路を有する半
導体装置における該パッド同士を対にして結線すること
により、一方の同時双方向回路から得られる出力信号を
他方の同時双方向回路に対する入力信号として使用する
半導体装置の検査方法が得られる。According to the present invention, in a semiconductor device having a plurality of simultaneous bidirectional circuits connected to pads in a one-to-one manner, the pads are connected to each other in pairs so that one of the simultaneous bidirectional circuits is connected. A method for testing a semiconductor device using an output signal obtained from a bidirectional circuit as an input signal to the other simultaneous bidirectional circuit is obtained.
【0019】一方、本発明によれば、パッドに1対1で
接続された複数の同時双方向回路を有する半導体装置に
おける該パッド同士をスクライブ線上で結線接続して成
る半導体装置が得られる。On the other hand, according to the present invention, there is provided a semiconductor device having a plurality of simultaneous bidirectional circuits connected one-to-one to pads, the pads being connected to each other on a scribe line.
【0020】[0020]
【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体装置及びその検査方法について、図面を参照して詳
細に説明する。Embodiments of the present invention will be described in detail below with reference to the accompanying drawings.
【0021】最初に、本発明の半導体装置の検査方法の
概要を簡単に説明する。この検査方法は、パッドに1対
1で接続された複数の同時双方向回路を有する半導体装
置におけるパッド同士を対にして結線することにより、
一方の同時双方向回路から得られる出力信号を他方の同
時双方向回路に対する入力信号として使用するものであ
る。First, the outline of the semiconductor device inspection method of the present invention will be briefly described. In this inspection method, pads are connected in pairs in a semiconductor device having a plurality of simultaneous bidirectional circuits connected one-to-one to pads, and the pads are connected.
An output signal obtained from one simultaneous bidirectional circuit is used as an input signal to the other simultaneous bidirectional circuit.
【0022】図1は、このような同時双方向回路を有す
る半導体装置の回路構成を一実施例として示したもので
ある。FIG. 1 shows a circuit configuration of a semiconductor device having such a simultaneous bidirectional circuit as an embodiment.
【0023】即ち、この半導体装置1も、図5に示した
回路構成と同様に検査可能となっており、それぞれ出力
回路3A及び入力回路4Aと出力回路3B及び入力回路
4Bとから成る同時双方向回路2A,2Bと、内部信号
6と同時双方向回路2A,2Bとの間でデータをラッチ
するための4つのデータラッチ用F/F8と、入出力端
となる3つのパッド9とを有しており、各パッド9のう
ちの一つには別インタフェース出力回路20が接続され
ている。又、ここでは同時双方向回路2A,2Bのパッ
ド9を一対にしてテスト用配線10で結線接続するよう
に配線されており、図5に示した回路構成のようなテス
ト装置が具備されていない。That is, the semiconductor device 1 can be inspected in the same manner as the circuit configuration shown in FIG. 5, and includes a simultaneous bidirectional circuit comprising an output circuit 3A and an input circuit 4A and an output circuit 3B and an input circuit 4B. Circuits 2A and 2B, four data latching F / Fs 8 for latching data between internal signal 6 and simultaneous bidirectional circuits 2A and 2B, and three pads 9 serving as input / output terminals One of the pads 9 is connected to another interface output circuit 20. Further, here, the pads 9 of the simultaneous bidirectional circuits 2A and 2B are wired so as to be connected and connected by a test wiring 10, and a test device such as the circuit configuration shown in FIG. 5 is not provided. .
【0024】そこで、以下はここでの検査方法を具体的
に説明する。但し、各データラッチ用F/F8はモード
を切り換えるとスキャンパス7を形成するように構成さ
れているものとする。検査方法では、先ずデータラッチ
用F/F8をスキャンさせてデータをセットし、次にそ
のデータに基づいて同時双方向回路2A,2Bの出力回
路3A,3Bが出力する。これにより、図7に示したよ
うな検査手順に従ってテスト用配線10付近は3値(ハ
イ,ロー,中間値)のレベルをとる。入力回路4A,4
Bはこのテスト用配線10付近のレベルを検知し、自身
の同時双方向回路2A,2Bの出力回路3A,3Bの出
力レベルに基づいて相手側の出力回路3B,3Aの値を
判断して内部に出力する。この値はデータラッチ用F/
F8にセットされ、スキャンによって取り出して同時双
方向回路2A,2Bが巧く機能しているか否かを試験す
る。Therefore, the inspection method here will be specifically described below. However, it is assumed that each data latch F / F 8 is configured to form the scan path 7 when the mode is switched. In the inspection method, first, the data latch F / F 8 is scanned to set data, and then the output circuits 3A and 3B of the simultaneous bidirectional circuits 2A and 2B output based on the data. As a result, in the vicinity of the test wiring 10 according to the inspection procedure as shown in FIG. 7, three levels (high, low, intermediate values) are taken. Input circuits 4A, 4
B detects the level in the vicinity of the test wiring 10 and determines the value of the output circuit 3B, 3A on the other side based on the output level of the output circuit 3A, 3B of its own simultaneous bidirectional circuit 2A, 2B. Output to This value is the data latch F /
It is set to F8 and taken out by scanning to test whether the simultaneous bidirectional circuits 2A and 2B are functioning properly.
【0025】このような試験動作は、図7に示したよう
なフローチャートの検査手順に準ずるものである。Such a test operation conforms to the inspection procedure of the flowchart as shown in FIG.
【0026】図2は、この半導体装置1の一部と他のウ
ェハ状態の半導体装置の一部とを対構成とした他の実施
例に係る半導体装置を示した要部回路図である。FIG. 2 is a main part circuit diagram showing a semiconductor device according to another embodiment in which a part of the semiconductor device 1 and a part of the semiconductor device in another wafer state are paired.
【0027】ここでの半導体装置は、隣接する半導体装
置1A,1Cの同時双方向回路2A,2C間を対構成さ
れるようにパッド9同士をスクライブ線12上でテスト
用配線10により結線接続している。ここでの半導体装
置は、更に複数の小規模な半導体装置を同時にテストす
る場合に適用することができるもので、検査手順は図1
に示した半導体装置の場合に準ずる。In this semiconductor device, the pads 9 are connected to each other by a test wiring 10 on a scribe line 12 so as to form a pair between the simultaneous bidirectional circuits 2A and 2C of the adjacent semiconductor devices 1A and 1C. ing. The semiconductor device here can be applied to a case where a plurality of small-scale semiconductor devices are simultaneously tested.
The same applies to the case of the semiconductor device shown in FIG.
【0028】図3は、上述した各実施例の半導体装置を
適用したレイアウト図を示したもので、同図(a)は図
1に示した一実施例の半導体装置に関するもの,同図
(b)は図2に示した他の実施例の半導体装置に関する
ものである。FIGS. 3A and 3B show layout diagrams to which the semiconductor device of each embodiment described above is applied. FIG. 3A shows the layout of the semiconductor device of the embodiment shown in FIG. 1 and FIG. ) Relates to the semiconductor device of another embodiment shown in FIG.
【0029】図3(a)ではレイアウトの一例として、
パッド9に1対1で接続された同時双方向回路2A,2
Bと2つの別インタフェース回路20とを有する半導体
装置1Bにおける同時双方向回路2A,2Bに関するパ
ッド9同士をスクライブ線11上で結線接続して成ると
共に、スクライブ線11を挟んで対向する他の半導体装
置1Dを含む構成の半導体装置が示されている。因み
に、ここでの半導体装置の場合、同時双方向回路2A,
2Bの出力端であるパッド9の一対についてのみ、スク
ライブ線11上でテスト用配線10により接続するよう
に配線形成されている。FIG. 3A shows an example of a layout.
Simultaneous bidirectional circuits 2A, 2 connected one-to-one to pads 9
B and pads 9 for the simultaneous bidirectional circuits 2A and 2B in the semiconductor device 1B having the two separate interface circuits 20 are connected to each other on the scribe line 11, and the other semiconductors facing each other with the scribe line 11 interposed therebetween. A semiconductor device having a configuration including the device 1D is shown. Incidentally, in the case of the semiconductor device here, the simultaneous bidirectional circuit 2A,
Only a pair of pads 9 which are output terminals of 2B are formed so as to be connected by a test wiring 10 on a scribe line 11.
【0030】図3(b)では、レイアウトの一例とし
て、パッド9に1対1で接続された同時双方向回路2
A,2Bと2つの別インタフェース回路20とを有する
半導体装置1Eにおけるパッド9の特定のものと、他の
同じ構成のパッド9に1対1で接続された同時双方向回
路2C,2Dと2つの別インタフェース回路20とを有
する半導体装置1Fのパッド9の特定のものとを一対に
してスクライブ線12上でテスト用配線10により結線
接続して成る構成の半導体装置が示されている。In FIG. 3B, as an example of the layout, the simultaneous bidirectional circuit 2 connected to the pad 9 one-to-one.
A, 2B and two separate interface circuits 20. A specific one of the pads 9 in the semiconductor device 1E, and two simultaneous bidirectional circuits 2C and 2D connected one-to-one to other pads 9 of the same configuration. A semiconductor device having a configuration in which a specific one of pads 9 of a semiconductor device 1F having another interface circuit 20 is connected in a pair on a scribe line 12 by a test wiring 10 is shown.
【0031】ところで、このようにレイアウトされた半
導体装置を用いた製造工程では、ウェハー検査完了後の
ダイシング時にスクライブ線11,12を同時双方向回
路相互間から切り離す配線切断工程を行うことにより、
例えば図4のレイアウト平面図に示されるようなテスト
用配線10が除去された状態の半導体装置1Gが得られ
る。By the way, in the manufacturing process using the semiconductor device laid out as described above, a wiring cutting process for separating the scribe lines 11 and 12 from the simultaneous bidirectional circuits at the time of dicing after the completion of the wafer inspection is performed.
For example, a semiconductor device 1G in which the test wiring 10 is removed as shown in the layout plan view of FIG. 4 is obtained.
【0032】[0032]
【発明の効果】以上に説明したように、本発明によれ
ば、パッドに1対1で接続された複数の同時双方向回路
を有する半導体装置のパッド同士を対にして結線し、一
方の同時双方向回路における出力信号を他方の同時双方
向回路における入力信号として利用しているので、外部
から同時双方向回路にレベルを印加する必要が無くな
り、従来のようなテスト装置が不要となる。この結果、
テスタ等の測定器の能力に制限されずに小電流で高速試
験が可能になる上、ノイズが発生し難くなる。又、パッ
ド同士を一対に接続するテスト用配線をスクライブ線上
に設け、試験後のダイシング時には配線切断工程でテス
ト用配線を切り離すようにしたので、製造工程における
後の工程には影響を与えずにウェハ状態の半導体装置に
関する適確且つ合理的な製造並びに検査が可能になる。As described above, according to the present invention, the pads of a semiconductor device having a plurality of simultaneous bidirectional circuits connected one-to-one to the pads are connected in pairs, and one of the pads is connected simultaneously. Since the output signal of the bidirectional circuit is used as an input signal of the other simultaneous bidirectional circuit, it is not necessary to apply a level to the simultaneous bidirectional circuit from the outside, so that a conventional test apparatus is not required. As a result,
A high-speed test can be performed with a small current without being limited by the capability of a measuring device such as a tester, and noise is hardly generated. In addition, a test wiring for connecting a pair of pads is provided on the scribe line, and the test wiring is cut off in a wiring cutting step at the time of dicing after the test, so that it does not affect the subsequent steps in the manufacturing process. Proper and rational manufacture and inspection of a semiconductor device in a wafer state can be performed.
【図1】本発明の一実施例に係る同時双方向回路を有す
る半導体装置(検査可能なもの)の回路構成を示したも
のである。FIG. 1 shows a circuit configuration of a semiconductor device (a testable device) having a simultaneous bidirectional circuit according to an embodiment of the present invention.
【図2】図1に示した半導体装置の一部を他の半導体装
置の一部の間で対構成とした他の実施例に係る半導体装
置を検査する場合の使用動作を説明するために示した要
部回路図である。FIG. 2 is a view for explaining a use operation when testing a semiconductor device according to another embodiment in which a part of the semiconductor device shown in FIG. 1 is paired with a part of another semiconductor device; FIG.
【図3】上述した各実施例の半導体装置を適用したレイ
アウト平面図を示したもので、(a)は図1に示した一
実施例の半導体装置に関するもの,(b)は図2に示し
た他の実施例の半導体装置に関するものである。FIGS. 3A and 3B are plan views showing layouts to which the semiconductor device according to each of the above-described embodiments is applied, wherein FIG. 3A is related to the semiconductor device according to the embodiment shown in FIG. 1 and FIG. Another embodiment relates to a semiconductor device of another embodiment.
【図4】図3(a),(b)に示すようにレイアウトさ
れた半導体装置を用いた製造工程の配線切断工程で得ら
れるダイシング後の半導体装置を示したレイアウト平面
図である。FIG. 4 is a layout plan view showing a semiconductor device after dicing obtained in a wiring cutting step of a manufacturing process using the semiconductor device laid out as shown in FIGS. 3A and 3B;
【図5】従来の同時双方向回路を有する半導体装置(テ
スト装置を含む)の回路構成を示したものである。FIG. 5 shows a circuit configuration of a conventional semiconductor device (including a test device) having a simultaneous bidirectional circuit.
【図6】図5に示した半導体装置の一部を他の半導体装
置の一部の間で対構成とした他のウェハ状態の半導体装
置を検査する場合の使用動作を説明するために示した要
部回路図である。FIG. 6 is provided to explain a use operation when a semiconductor device in another wafer state in which a part of the semiconductor device shown in FIG. 5 is paired with a part of another semiconductor device is inspected; It is a principal part circuit diagram.
【図7】図5に示した半導体装置における検査手順を示
したフローチャートである。FIG. 7 is a flowchart showing an inspection procedure in the semiconductor device shown in FIG.
【図8】従来の他の関連技術である双方向バス検査方式
を適用した回路構成を示したものである。FIG. 8 shows a circuit configuration to which a bidirectional bus inspection system, which is another related art, is applied.
1,1A〜1G 半導体装置 2A〜2D 同時双方向回路 3A〜3C 入力回路 4A〜4C 出力回路 6 内部信号 7 スキャンパス 8 データラッチ用F/F 9 パッド 10 テスト用配線 11,12 スクライブ線 20 別インタフェース出力回路 30 測定プローブ 31 分圧抵抗 32 レベル印加用電源 33 リレー 40 接続線 41 高位側電位 42 低位側電位 43 貫通電流パス 101 論理パッケージ 102A,102B 同時双方向バス 103 コネクタ 104 接続用ケーブル 1, 1A-1G semiconductor device 2A-2D simultaneous bidirectional circuit 3A-3C input circuit 4A-4C output circuit 6 internal signal 7 scan path 8 data latch F / F 9 pad 10 test wiring 11, 12 scribe line 20 Interface output circuit 30 Measurement probe 31 Voltage divider 32 Power supply for level application 33 Relay 40 Connection line 41 Higher potential 42 Lower potential 43 Through current path 101 Logic package 102A, 102B Simultaneous bidirectional bus 103 Connector 104 Connection cable
Claims (2)
双方向回路を有する半導体装置における該パッド同士を
対にして結線することにより、一方の同時双方向回路か
ら得られる出力信号を他方の同時双方向回路に対する入
力信号として使用することを特徴とする半導体装置の検
査方法。In a semiconductor device having a plurality of simultaneous bidirectional circuits connected to pads in a one-to-one manner, by connecting the pads in pairs, an output signal obtained from one of the simultaneous bidirectional circuits is converted into the other. A method for testing a semiconductor device, wherein the method is used as an input signal to a simultaneous bidirectional circuit.
双方向回路を有する半導体装置における該パッド同士を
スクライブ線上で結線接続して成ることを特徴とする半
導体装置。2. A semiconductor device having a plurality of simultaneous bidirectional circuits connected one-to-one to pads, wherein the pads are connected to each other on a scribe line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7231518A JP2924946B2 (en) | 1995-09-08 | 1995-09-08 | Semiconductor device and inspection method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7231518A JP2924946B2 (en) | 1995-09-08 | 1995-09-08 | Semiconductor device and inspection method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0982890A JPH0982890A (en) | 1997-03-28 |
JP2924946B2 true JP2924946B2 (en) | 1999-07-26 |
Family
ID=16924747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7231518A Expired - Lifetime JP2924946B2 (en) | 1995-09-08 | 1995-09-08 | Semiconductor device and inspection method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2924946B2 (en) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5213915B2 (en) * | 1972-02-14 | 1977-04-18 | ||
JPH026772A (en) * | 1988-06-24 | 1990-01-10 | Nec Corp | Integrated circuit |
JPH02211648A (en) * | 1989-02-11 | 1990-08-22 | Nec Ic Microcomput Syst Ltd | Semiconductor device |
-
1995
- 1995-09-08 JP JP7231518A patent/JP2924946B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0982890A (en) | 1997-03-28 |
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