JP2923340B2

JP2923340B2 - 周波数合成装置

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Publication number: JP2923340B2
Application number: JP2221298A
Authority: JP
Inventors: 浩佐伯; 初男本山
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1989-08-25
Filing date: 1990-08-24
Publication date: 1999-07-26
Anticipated expiration: 2014-07-26
Also published as: JPH03157019A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は高純度信号源を実現するために可及的に低
雑音化とスプリアス除去化を図った高純度信号を提供す
る周波数合成装置に関する。

〔従来の技術〕

近時、例えば、10kHz〜2700MHzの準マイクロ波帯にお
けるシンセサイズド信号発生器にあっては、高純度信号
源を実現するために、多機能に加えてSSB位相雑音（C/
N）を可及的に低く抑えることが要請されている。

このためには、シンセサイズド信号発生器に用いられ
る上述したような周波数合成装置,VCO,PLL（SG）に加え
て混合器、周波数および位相検出器といった一連の回路
装置が単独でも且つ組合せにおいても、低雑音化に有効
的な構成となっている必要がある。

しかも、一連の回路装置は高速化，小型化，シンプル
化の要請に応じられる構成となっている必要がある。

しかるに、従来より実現されているPLLを用いた周波
数合成装置や他の一連の回路装置にあっては、未だ上述
したような要請に応じられる構成とはなっていない。

〔発明が解決しようとする課題〕

以下に周波数合成装置の従来技術とその問題点につい
て説明する。

＜従来技術１＞周波数合成装置として、第14図に示すようにPLL回路
を用いた周波数合成装置が従来より知られている。

同図において、１は例えば100MHzステップで100MHz、
200MHz、……などの信号f1を選択的に出力する第１の信
号発生器、２は10MHzステップで10MHz、20MHz、……50M
Hzの信号f2を選択的に出力する第２の信号発生器、３は
第1,第２の信号発生器1,2の信号を混合してその和差信
号f1＋f2を出力する混合器、４は周知のPLL回路であ
り、ミキサ型の位相比較器５により混合器３の出力と電
圧制御発振器（以下VCOと記す）６の出力との位相差を
検出して、この位相差信号をループフィルタ７を介して
VCO6に供給するように構成されている。

この周波数合成装置では、例えば110MHzの信号f0を得
るためには、第１の信号発生器１から100MHzの信号を出
力させ、第２の信号発生器２から10MHzの信号を出力さ
せる。

混合器３からはその和差信号である110MHzと90MHzの
信号が出力され、VCO6の自走周波数を例えば外部から11
0MHz近傍に近づければ、このPLL回路４は混合器３から
の和信号（110MHz）に引込まれ、VCO6の出力は所望する
110MHzの信号に固定される。

しかしながら、このような従来の周波数合成装置で
は、例えば前記のように110MHzを得る場合、混合器３か
ら出力される和差信号の周波数差は20MHzしかないた
め、ループフィルタ７で90MHz信号によるビート成分を
充分にカットできず、スプリアスが発生してしまう。こ
のスプリアス成分をカットするためにPLL回路４のルー
プ帯域を狭くすると、VCO6のC/Nを充分に改善できなく
なり、PLL回路４の応答速度が遅くなるという問題があ
った。

すなわち、第14図に示される周波数合成装置は、第１
の信号発生器１で100MHzステップの周波数信号F1を出力
させ、第２の信号発生器２で10MHzステップの周波数信
号F2を出力させ、混合器３でそれらの和、差信号F1±F2
を出力させる。そして、位相比較器５、VCO6及びループ
フィルタ７からなるPLL回路４が前記和、差信号F1±F2
のいずれかに同期することにより、所望の周波数が所望
の周波数ステップで得られる。この場合は、100MHz,110
MHz,120MHz,……の各周波数が得られる。また、信号発
生器１及び２にはそれぞれステップの数だけ周波数の発
生源が必要となる。

このような、従来技術１では、和、差信号の差F1＋F2
−（F1−F2）＝2F2が20MHzとなり狭い。したがって、例
えば、PLL回路４でF1＋F2＝110MHzに同期していると
き、F1−F2＝90MHzの周波数成分もPLL回路４に入り、こ
れがループフィルタ７で落ちきれずにスプリアスとな
る。スプリアスを無くすためループフィルタ７の帯域を
狭くすれば、このVCO6のC/Nが十分に改善されないとと
もに、PLL回路４の応答速度も遅くなると言う問題があ
った。また、第１および第２の信号発生器１及び２には
それぞれステップの数だけ周波数の発生源が必要となる
問題があった。

＜従来技術２＞上記従来技術１の欠点を解決し、さらに周波数合成範
囲を数少ない周波数で達成することを目的にしたものと
して、特開昭61−16623号があった。

この概略を第15図に示す。５つの周波数発生源（F_a，
F_b，F_c，F_d，F_e）と混合器9a,10aをループ内に組み込ん
だ２つの第１及び第２のPLL回路9,10とで、オクターブ
の周波数範囲にわたって周波数合成をおこなうものであ
る。なお、9b,10bは位相検出器であり、9c,10cはVCOで
ある。

第16図A,Bはその周波数範囲がどの周波数発生源の周
波数でどのようにカバーされているかを示す。

第16図Ａからも分かるように、第１のPLL回路９の出
力Ａでは６波の周波数が出力されているが、F_a，F_b，F_c
の周波数箇所は出力されず、この分は、第16図Ｂからも
判るように次の第２のPLL回路10で補っている。

この場合、混合器9a,10aを内部に含むPLL回路を採用
していることから次のような欠点がある。

ａ）入力周波数（ここでは、F_a，F_b，F_c）は第１のPLL
回路９の出力として取り出せないことから、有効に用い
られていない。その分、PLLが１つ追加されなければな
らない。

なお、F_a，F_b，F_cを第１のPLL回路９の出力として取
り出だすためには、第１のPLL回路９内の混合器の電圧
制御発振器側入力を零にする必要があるが、これを零に
すると第１のPLL回路９そのものが成立しない。

ｂ）この方式を、低い周波数に応用しようとするとPLL
の基準周波数F_eが下がり、先の従来技術１で説明したよ
うな、スプリアス、C/N及び応答速度等の問題がでてく
る。

＜従来技術３＞また、米国特許3,902,132号で示される技術は、基本
的には、従来技術２のような混合器を含む１つのPLLで
構成されるものであるが、これの問題点も従来技術２で
示したものと同じである。ただし、この場合は、用いる
PLL回路は１つであり、混合器を内部に含むPLL回路を採
用することによる入力周波数がPLLの出力として有効に
用いられないという欠点により入力の周波数発生源が多
くなっている。

本発明は以上のような点に鑑みてなされたもので、そ
の目的とするところは従来技術１−３が有する問題点を
解決するもので、例えばオクターブの希望周波数帯域を
分解能ΔＦの間隔で信号を効率良く得るもので、各信号
はこれまでにない高信号純度を達成し、スプリアスを最
小に抑えることができる周波数合成装置を提供すること
にある。

〔課題を解決するための手段〕

本発明による周波数合成装置は上述した問題点を解決
するために、制御部27と、周波数がF_P＝ａ×|P|×ΔＦ
（係数ａは正の奇数：係数Ｐは整数）で示される周波数
信号の１つを前記制御部により選択されて出力する第１
の信号発生器11と、周波数がF_Q＝ｂ×|Q|×ΔＦ（係数
ｂは係数ａを素因数分解したときの素因数の整数倍を除
く正の整数;Qは整数で、かつ、|Q|≦（ａ−１）/2を満
足する）で示される周波数信号の１つを前記制御部によ
り選択されて出力する第２の信号発生器12と、前記第１
の信号源からの周波数信号F_Pと前記第２の信号源からの
周波数信号F_Qとを混合して出力する混合器13と、前記混
合器が出力する周波数信号｜F_P−F_Q｜又はF_P＋F_Qの何れ
かを選択して出力する周波数選択回路14）を備え、前記
制御部は、所定周波数ステップΔＦで設定された所望の
周波数信号F_i＝ｍ×ΔF,係数ｍ＝0,1,2,…,n、及びm/a
の商Ｔ及び余りａを基に下記（１）式が成立する係数Ｐ
及びＱの値を決定して、前記第１の信号発生器及び前記
第２の信号発生器にそれぞれ所定の周波数を出力せしめ
るとともに、前記周波数選択回路に前記所望の周波数信
号F_iに一致する周波数信号｜F_P−F_Q｜又はF_P＋F_Qを選択
させることを特徴としている。

Ｐ＝Ｔ＋（ｓ−ｂ×Ｑ）/a…（１）〔作用〕希望の高純度信号を出力するため、本発明の周波数合
成装置は希望周波数帯と同じ周波数帯で基準信号を合成
することにした。これにより周波数合成装置の分解能は
ステップΔＦの２倍となる。また、これにより周波数合
成装置は半分のステップ数で第１の信号発生器のステッ
プ幅を補間可能にする事ができる。これは、例えば今ま
で100MHz幅をF_Q＝0,10,20,30,40,50MHzにより補間して
いたものに対し、F_Q＝0,20,40MHzで補間を可能し、580M
Hz〜1280MHzを合成することをもたらす。しかるに、こ
れでは第１および第２の信号発生器からの各出力の和差
周波数間の最小幅で40MHzとなり、また、最小に存在す
る周波数が20MHzとなるため、ミキサのアイソレーショ
ンにもよるがスプリアス対策が困難になる。そこで、こ
の発明の周波数合成装置はF_Qをそれぞれ整数倍した周波
数でも20MHzステップの信号が合成可能であることに着
目し（但し、０及び５の倍数は除く）、２倍のF_Qを用い
ると、和差信号間は最小80MHzで、最小使用周波数は、4
0MHzとなるため、PLL回路によるスプリアス対策の面で
も非常に楽になる。

〔実施例〕

初めに、本発明による周波数合成装置において高純度
信号源として実現されたシンセサイズド信号発生器（以
下SSG）の概要について第２図を参照して説明する。

第２図は、マルチループにより1GHzにおいて、20kHz
離調点のSSB位相雑音−140dBc/Hzを達成した、10kHz〜2
700MHz準マイクロ波帯シンセサイズ信号発生器（SSG）
のブロック構成図を示す。

このSSGは、基本的に二つの大きなセクションに分か
れている。

Synthesizerセクションは、10MHzの基準信号により、
640〜1350MHz/5mHzのオクターブ信号、およびビートバ
ンドのための200MHzローカル信号を出力する。

Outputセクションは、この二つの出力を受けて、ダブ
ラ101、デバイダ102、ミキサ103により10kHz〜2.7GHz/1
0mHzの広帯域信号を発生し、自動レベル制御（ALC）回
路104によりAM変調の発生および−143dBmから＋17dBmの
間で出力レベルのコントロールを行なう。

このSSGで採用しているマルチループは本来、複雑な
ものであるが、働きに応じてブロックダイヤグラムに表
すと第２図のシンセサイザセクションのように簡単な表
現にすることが可能である。実際は、基準信号発生器
（Reference Signal）105に１ループ、高域シンセサイ
ザ（HF Synthesizer）106に２ループ、低域シンセサイ
ザ（LF Synthesizer）107に７ループ、加算ループ（Sum
Loop;PLL）108が１ループで、合計11ループがある。こ
れだけの回路規模でありながら、・低雑音・広帯域・多彩な変調機能・豊富なスイープ機能・高速周波数切換・低リーケージといったこれからの信号発生器のスタンダードとなるべ
き内容を普通の大きさ（177H×426W×451Dmm,32kg以
下）にまとめるため、このSSGは、低雑音化と高速化、
小型化、シンプル化を同時に追及している。

この２つのテーマを実現するための手法をまとめると
以下のようになる。

低雑音化のために・基準信号を一点で低雑音化し、シンプルにてい倍す
る。

・PLLは、ACループで広帯域化、低雑音化する。

・補間信号は、高い周波数で合成し、分周して低雑音化
する。

・FM VCOは、最大デビエーションを大きくして、加算
後、分周する。

・FMのデビエーションに応じて、ブロックダイヤを変更
する。

回路の高速化、小型化、シンプル化のために・オクターブVCOの採用・周波数デテクタによるLOCKの無調調化・シリアルデータ転送ラインによる制御ラインのシンプ
ル化・光リンクによる高速データ転送・周波数データ演算専用LSIによる高速設定・表面実装部品の全面採用・配線類のパターン化＜基準信号を一点で低雑音化し、シンプルにてい倍す
る。＞ PLLを用いた間接法シンセサイザのSSB位相雑音は、基
準信号とVCO自体の雑音レベルで決定される。

マルチループ構成の場合、最終ループとなる加算ルー
プ（PLL）108は、単純に複数の基準信号を加算するが，
基準信号の雑音レベルとVCO自体のノイズレベルが同一
になる点にループ帯域を選ぶのが一般的である。

このSSGの場合、60〜80MHz/5mHz＋580〜1280MHz/20MH
z＝640〜1350MHz/5mHzとなる。ここで、若し580〜1280M
Hz/20MHzの信号を10MHzの基準信号から1280MHzを直接作
るとすると、128てい倍となり、SSB位相雑音は42.1dB増
加する。10MHzのとき−160dBc/Hzとすると128MHzでは−
117.9dBc/Hzとなる。

このようなてい倍による雑音の増加を避けるために
は、てい倍次数を下げる手法がある。例えば、10MHzを
まず基準信号発生器105で10てい倍して100MHzとする。
この100MHzを10MHzと同等に雑音を低減する方法があれ
ば、更に12てい倍して1200MHzにして−138.4dBc/Hzの信
号が得られる。あとは、80MHzを低雑音で作れば雑音増
加の問題が解決する。20MHzステップの基準信号全てを
同様に検討すると、100MHz×N,80MHz,40MHzを組合わせ
ると全ての基準信号を簡単に発生できることが分かる。

つまり、580MHz＝100MHz×５＋80MHz 600MHz＝100MHz×６ 620MHz＝100MHz×７−80MHz 640MHz＝100MHz×６＋40MHz 660MHz＝100MHz×７−40MHz 680MHz＝100MHz×６＋80MHz 1260MHz＝100MHz×13−40MHz 1280MHz＝100MHz×12＋80MHz という、極めて単純な数式で表現できる。

80MHzをてい倍を避けて作ると、 80MHz＝100MHz×４÷５となる。40MHzは簡単に80MHzの1/2分周で作れる。

これで100MHzの１点で低雑音化するメリットが十分に
生きて来る。

10MHzの信号は、高安定基準水晶発振器（OCXO）で作
るのが一般的で、20kHz離調点のSSB位相雑音は−160dBc
/Hz程度である。一方、100MHzのVCXOの20kHz離調点で
は、同等の−160dBc/HzのSSB位相雑音が簡単に得られ
る。

この性質を利用して高安定基準発信器（High−stabil
ity STD.）100は100MHz VCXOの出力を1/10分周した10MH
zを作り、基準信号発生器105は10MHz基準信号に位相同
期して10てい倍するPLLで構成する。

基準発振器は、水晶発振器の他、ルビジウム発振器な
どが用いられる。PLLの帯域を数十Hz程度に抑えると、1
00MHz基準信号の雑音特性は基準発振器の特性に影響さ
れずに100MHz VCXOの裸特性に依存する。

100MHzで−160dBc/Hzではまだ不足するので、基準信
号発生器105は更に水晶フィルタで雑音を低減する。

しかるに、急峻な選択特性を持つ水晶フィルタは、大
レベル動作では特性が劣化してしまう。そこで減衰特性
と入力レベルの最適化を行うと、＋12dBm入力で−160dB
c/Hzの100MHz基準信号は、＋8dBm,−174dBc/Hzの超低雑
音信号となる。

高域シンセサイザ106における100MHzのＮてい倍は、
ステップリカバリダイオード（SRD）とヘリカルフィル
タを組み合わせる。SRDをセルフバイアスで用いた場
合、ドライブレベルは、＋18dBmが必要である。市販の
増幅器では能力不足のため、ディスクリート部品で12dB
ゲインNF1dB程度の低雑音増幅器を開発した。結果的
に、この増幅器は低雑音化のためには重要な部分とな
る。

SRDは、入力周波数のＮ倍の成分を広帯域に発生でき
るため、Comb generatorとしてよく使われているが、SS
B位相雑音の観点から見ると、広帯域特性と安定動作の
両立が大変に困難だということが分かった。このため、
当初１個のSRDから500MHz〜1300MHz/100MHzの９波を発
生していたが、最終的には、１個につき３波発生させる
ようにSRDを３個使うことにより安定に低雑音の高調波
信号９波を得ている。

一方80MHz基準信号は、専用のSRDで基準信号発生器10
5からの100MHzを４てい倍して400MHzにしたあと、ECLデ
バイダで1/5分周して作る。また、40MHz基準信号は80MH
z基準信号を更にASデバイダで1/2分周して得ている。

100MHzのＮ倍と80MHz,40MHzのミキシングには、SSB位
相雑音測定に使用されるウルトラハイレベルのDBMが必
要である。ミキシング出力信号はスプリアスを多く発生
するため、目的の基準信号に選択的に位相同期するPLL1
08をパンドパスフィルタ（BPF）として挿入している。

PLL100を通過することによるSSB位相雑音の劣化は、P
LL108ループ帯域を最大限に広げることで防げる。

一方、スプリアス成分を除くためのBPFとしての機能
は、PLL108のループ帯域を狭くするほど効果が上がる。

最低の基準周波数が40MHzと高いこともあって、20MHz
の整数倍成分を落とすノッチフィルタを併用することに
より、SSB位相雑音とスプリアス特性を両立させること
ができる。

100MHzのＮ倍成分のSSB位相雑音が20kHz離調点で、−
153〜−147dBc/Hz,80MHz,40MHzが−150dBc/Hz,結果とし
て得られた580〜1280MHz/20MHzのSSB雑音は、−144〜−
147dBc/Hz,スプリアスは−90dBc以下である。

＜PLLは、ACループで広帯域化、低雑音化する＞このPLL108のVCOとして、回路の小型化、シンプル化
のために、１個でオクターブ帯域を十分にカバーする、
セミリジットケーブルによる半同軸タイプのVCOを採用
した。

このため、VCO自体のSSB位相雑音はあまり期待でき
ず、1GHzで、20kHz離調時に−100dBc/Hz,2MHz離調時に
−140dBc/Hz程度である。

ループ帯域を2MHz以上まで、安定に伸ばすことは、市
販の広帯域オペアンプを使用しても、位相の変化が大き
く、無理がある。位相が変化すると、ループのダンピン
グ定数のコントロールが難しくなり、ループゲインが
“ゼロ”になる前後の周波数でSSB位相雑音が劣化す
る。これを改善するため、アクティブフィルタと加算ア
ンプの２段で構成されるDCループの他に、PD出力とパッ
シブフィルタ間をＣカットで直結するACループを追加し
た。この対策によって、DCループは、ゲインを落とし
て、位相同期するのに必要な制御電圧の発生と、20kHz
離調点の雑音改善を役割とし、ACループは、ゲインを十
分に上げて、更に、VCOのｆ−Ｖ特性のリニアリティに
合わせたアナログスイッチによるリニアライザを入れて
ループ帯域の制御をした。

DCループのリニアライザに比べて、ACループのリニア
ライザの方が簡単に調整できる。

＜補間信号は、高い周波数で合成し、分周して低雑音化
する＞次に、低域シンセサイザ107で生成するもう一方の基
準信号、60〜80MHz/5mHzの低雑音化について考えてみ
る。

この基準信号は、20MHzステップの基準信号の間を細
かく埋めていくための信号なので、補間信号として役割
を持っている。この信号の持つ雑音レベルやスプリアス
は、加算ループ108の出力に、20MHzおきに繰り返し現れ
る。位相雑音とスプリアスは共に分周すると改善され
る。そこで、300〜400MHz/25mHzと５倍高めの周波数で
合成し、1/5分周することで14dBの改善効果を持たせ
た。

位相雑音は、デバイダ自信の限界もあり、−150dBc/H
z程度になる。補間信号の周波数を上げる手段として基
準信号を加算している。この基準信号は、既に述べた最
終の加算ループ108用の基準信号と同様のプロセスで発
生させている。

＜FM VCOは、最大デビエーションを大きくして、加算
後、分周する＞ FM信号の発生は、信号発生器のキーポイントであり、
若しFM変調の機能が不要ならば、信号発生器の設計は全
く違ったものになり、簡単になる。

従来のシンセサイズド信号発生器の弱点は、FM信号の
加算であった。FM信号は、DC−FMというモードがあり、
直流成分で周波数が変化できる。つまり、DC−FMのため
に、一部、周期状態の外れたシンセサイザでない部分が
必要になる。

例外として、A/Dコンバータを用い、周波数変調信号
を周波数設定情報に変換して、常時、シンセサイザの状
態にあるものもある。この場合、A/Dコンバータの処理
時間による遅延時間の調整や位相連続周波数切換が必要
なため、ディジタルダイレクトシンセサイザや、ディジ
フェーズシンセサイザあるいはフラクショナルＮ方式が
必要となる。

ところで、シンセサイザでない部分は、つまりフリー
発振の状態であるから、キャビティ発振器や水晶発振器
を持って来ない限り、それ自体で十分な雑音レベルは得
られない。又、シンセサイザに近い周波数安定度を得る
ことは困難である。

広帯域FM信号は、BPFなどで雑音を低減することも出
来ない。

分周するとデビエーションが減るかわりに雑音も下が
る。同時に、周波数安定度も改善される。以上の考察か
ら、FM VCOは、最大デビエーションを大きくして、加算
後、分周する構成にした。

＜FMのデビエーションに応じて、ブロックダイヤを変更
する＞ CW時の低位相雑音、DC−FM時の周波数安定度及びFMの
最大デビエーションの三つを同時に満足させることは非
常に困難である。

根本的な対策は、FMのデビエーションに応じて、全く
ブロックダイヤの違う別の信号発生器を作ることしかな
い。そこで、実際にFMのデビエーションに応じて、Hi−
Stability,Middle及びWideと３つのシンセサイザのモー
ドを用意し、回路を切り換える構成とした。

FM信号は20MHz±20MHzのVCOで発生する。ここで得ら
れる最大のデビエーションは2MHzである。この20MHz±2
MHzの信号は、FM加算ループの基準信号として、下位桁
信号と加算して、300〜400MHz/25mHzの補間信号とな
る。第１の切り換えとして、20MHz±2MHzのFM信号を1/5
分周して、4MHz±400kHzの基準信号も用意した。この場
合も、下位桁信号の周波数範囲を変えて、同じ300〜400
MHz/25mHzの補間信号を出す。

第２の切り換えとして、FM加算ループの帰還ループに
1/4デバイダを加える。こうすると、20MHz±2MHzのFM信
号は、見かけ上、80MHz±8MHzの基準信号と等価にな
る。つまり、FM加算ループで４てい倍されることにな
る。

この３つの場合を整理すると、最初の状態がそのまま
FM信号を加算するので、最大FMデビエーションは2MHzの
ままで、次の状態は、4MHz±400kHzのFM信号を加算する
ので、最大FMデビエーションは400kHzになる。最後の状
態は80MHz±8MHzのFM信号を加算するのと等価なので、
最大FMデビエーションは8MHzとなる。この三つの状態
は、順次、Middle,Hi−Stability及びWideの三つのモー
ドに対応する。

既に述べたように、最終の加算ループに入る前で、こ
の補間信号は1/5分周されSynthesizer Sectionの640MHz
〜1350MHz/5mHz出力で見るとFMの最大デビエーション
は、Hi−Stabilityモードで80kHz,Middleモードで400kH
z,Wideモードで1.6MHzとなる。

Hi−Stabilityモードの周波数安定度は実際に10Hz/H
となり、20kHz離調点のSSB位相雑音−140dBc/Hzも満足
できる。

次に、低雑音化を支授する回路の高速化、小型化、シ
ンプル化の手法について述べる。

＜周波数デテクタによるLOCKの無調整化＞周波数デテクタは、既に述べたオクターブVCOと共
に、高周波のPLL回路を小型化し、同一プリント基板上
に５つのPLLを載せることを可能にしたものである。従
来は周波数範囲を分割（VCOの切換や電圧プリセット等
によるVCOの細分化による）し、その狭い周波数範囲に
ついての周波数収束が行なわれていた。しかし、オクタ
ーブの周波数範囲を、例えばD/Aコンバータでプリセッ
トすることにより、それを行なうことは、大変な作業で
ある。

仮にD/Aコンバータの出力が設定周波数情報にリニア
に比例し、VCOのＶ−ｆ特性がリニアであるとしても、
温度特性を考えると、VCOのリニアリティーが数％の誤
差に入らないと、PLLによるロック動作が正常に行われ
ない場合がある。又、ROMを使って周波数毎に最適とな
るプリセット電圧を発生するように構成すると、VCOの
リニアリティーは考える必要は無くなるが、ROMに書き
込むデータの採取や、VCO等の温度特性は問題として残
る。そこで、D/Aコンバータの替わりに、周波数デテク
タを採用して、無調整で3msの高速LOCKを可能にした。
この周波数デテクタは、一種のウインドデテクタとして
働く。

ウインドデテクタは、上限値を検出するデテクタと下
限値を検出するデテクタで構成される。二つのデテクタ
は、それぞれ、その入力値が限界値を超えたときにパル
スを出力する。上限値を検出するデテクタは、下方に修
正する働きを持たせるため、ダウンパルスを出力し、下
限値を検出するデテクタは、上方に修正する働きを持た
せるため、アップパルスを出力する。

入力値が、上限値と下限値の間のウインド内に入る
と、両方共パルスは出力されず安定状態になる。実際に
は、１対１の周波数で動作する周波数デテクタは簡単に
入手でき得るから、これを利用してＮ対１のデテクタを
作る。これは一方の入力の前段に1/Nデバイダを置けば
実現することができる。

VCO出力を1/Nデバイダ側の入力に接続し、1MHzの基準
信号を他方の入力に接続すると、このデテクタは、
（Ｎ）MHzを検出でき得る。この回路を二組、組み合わ
せ片方の分周器をＮ＋2,他方の分周器をＮ−１とする
と、（Ｎ＋２）MHz〜（Ｎ−１）MHzのウインドデテクタ
となる。

アップパルス、ダウンパルスは、PLLのアクティブフ
ィルタでPD出力と一緒に加算する。

＜シリアルデータ転送ラインによる制御ラインのシンプ
ル化＞周波数デテクタに必要な1/Nデバイダのデータ設定や
アナログスイッチの制御を全てパラレルに行うと、約80
0本の配線が必要となるため、シリアルデータ転送ライ
ンを全面的に採用した。

＜光リンクによる高速データ転送＞ CPUとSynthesizer Section間を光リンクでデータ転送
して、転送速度やノイズの問題を克服した。

＜周波数データ演算専用LSIによる高速設定＞更に、BCD演算、2^N演算及びシリアル転送用の専用LSI
によって光リンクの高速性を生かした。

＜表面実装部品の全面採用＞小型化の切り札として表面実装部品を全面採用した。

＜配線のパターン化＞性能を安定化させるため、シールド線を含む配線をほ
とんどパターン化した。

以上により、これまでにない最高水準の低雑音化を可
能にした高純度信号源としてのシンセサイズド信号発生
器（SSG）を実現することができた。

第３図および第４図A,BはこのSSGによるSSB位相雑音
の代表特性を示すもので、第３図はオフセット20kHzに
おけるそれを示し、第４図Ａは1GHzにおけるそれを示
し、第４図は150MHzにおけるそれを示している。

ここで、特に、SSB位相雑音の低減の背景について述
べる。

従来の周波数合成装置において、低周波で基準周波数
を合成するのがRF帯設計には有利であることから、希望
周波数640〜1350MHzを得るのに第１の信号発生器出力10
0MHzステップに対して第２の信号発生器出力10MHzステ
ップを加算減算し290〜640MHzを合成し、SUM LOOPによ
り他基準信号と加算し２てい倍することにより希望周波
数を得ていたものがある。

しかるに、このテクニックにおいては、希望周波数帯
域の1/2帯域で合成するためSSB位相雑音の目標値より6d
B以上良い特性であるべきであるがデバイスのフロアノ
イズ及び10MHzステップ合成のための加算減算による雑
音の劣化により−147dBc/Hz程度の信号しか合成できな
い。

ところで、ノイズレベルをどのくらい低減させるかに
よりループ帯域のカットオフが決まる。第５図の様にVC
Oのノイズを−140dBc/Hzまで下げようとするとカットオ
フを遠傍まで広げなくてはならない。しかるに、従来技
術では第２の信号発生器出力に最小周波数10MHzが存在
するため、ループ帯域を10MHz以上伸ばす事はスプリア
スの関係上不可能となる。

また、帯域をどこまで伸ばさなければならないかは、
VCO自体のSSB位相雑音に大きな要因があり、VCO自体のS
SB位相雑音は発振周波数の出力範囲により制限される。
すなわち、出力範囲が狭ければ雑音特性も改善され、PL
L帯域幅が狭くてもかまわないが、本発明においてはVCO
の出力範囲はオクターブ以上を必要とし、VCO自体のSSB
位相雑音には期待できないためループ帯域を伸ばさざる
を得ない。

従来技術でオクターブ以上の帯域をカバーするには２
つ以上のVCOを用いスイッチで切り換える方法をとって
いたが、スイッチ回路による回路の複雑化やSSB位相雑
音の劣化及びスペースの問題により、本発明においては
簡素化を図るために１つのVCOでカバーしなくてはなら
ない。

次に以上のような高純度信号源としてのシンセサイズ
ド信号発生器に適用される周波数合成装置の幾つかの実
施例について説明する。

＜第１の実施例＞この実施例における周波数合成装置は上記第２図のHF
シンセサイザ106として適用されるもので、その基本構
成は第１図に示すようになっている。

すなわち、第１図の周波数合成装置の概要は100MHzス
テップで500〜1300MHzを出力する第１の信号発生器11と
該第１の信号発生器11からの出力との加算減算により分
解能ΔＦを作り出す第２の信号発生器を持ち、これらの
出力を加算減算もしくはそれぞれの信号発生器出力をダ
イレクトに伝送させるための混合器（MIX）13をPLL回路
14の外に持ち、得られた出力のどちらの信号を選択すべ
きなのかを周波数設定部28の設定に応じて制御部27で判
断及び演算を行い、そのデータによりPLL回路14内のVCO
17出力を直接カウントし上下限のしきい値をデジタル的
に設定し、そのウインドウ内に周波数を集束させる周波
数検出（FD）回路18を持ち合わせているPLL回路14を持
ち、このPLL回路14によりフィルタリングを行い希望周
波数を出力する構成である。なお、このPLL回路14はス
プリアス等を除去することが目的であり、これに限定さ
れるものではない。又、PLL回路14で用いるVCO17は単独
でオクターブ発振帯域を持つものであり発振周波数によ
り複数のVCOを切り換える必要の無いものである。な
お、第１図で15はPLL回路14内の位相比較器である。

第１図で、第１の信号発生器11及び第２の信号発生器
12の発生周波数F_P，F_Qは、操作者が周波数設定部28で設
定した所望の周波数情報F_iをもとに制御部27によって制
御される。混合器13からは周波数｜F_P−F_Q｜及びF_P＋F_Q
なる周波数信号が出力される。PLL回路14はそのうちの
いずれか１つにロックして、他の周波数成分を除去して
出力する。

以下、具体的に説明する。

まず、第１の信号発生器11及び第２の信号発生器12が
出力する周波数F_P，F_Qは次のような関係にある。

ただし、所定周波数ステップΔＦで所望の周波数情報
F_i（＝ｍ×ΔＦ）が設定されるという条件がある。（m:
正の整数，ΔF:正の実数） F_P＝ａ×Ｐ×ΔＦ係数ａは正の奇数係数Ｐは整数 F_Q＝ｂ×Ｑ×ΔＦ係数ｂは係数ａを素因数に分解したときの素因数の整
数倍を除く正の整数，係数Ｑは整数で |Q|≦（ａ−１）/2 Ｐ＝Ｔ＋（ｓ−ｂ×Ｑ）/a ここでＴ及びｓは、係数ｍ（＝F_i／ΔＦ）をａで除去
したときの商及び余を示し、０を含む正の整数である。

上記各係数のうち、ａ及びｂは周波数合成器の設計時
点で固定的に決定される値である。

係数Ｐ及びＱは設計時点で値のとりうる範囲は決定さ
れているが、動作中にどの値をとるかは実際に設定され
た所望の周波数情報F_iにしたがって決定される。

続いて、基本例の理論の概要を説明する。

F_i／ΔＦ＝ｍ＝ａ×Ｔ＋ｓ＝（F_P＋F_Q）／ΔＦ＝ａ×Ｐ
＋ｂ×Ｑこの式でＰ及びＱは負の値もとる。

ここで、Ｐ＝Ｔ＋ｔ（ｔは整数）とするとＱ及びＰは
次式で示される。

すなわち、ａ×Ｔ＋ｓ＝ａ×（Ｔ＋ｔ）＋ｂ×Ｑｓ＝ａ×ｔ＋ｂ×ＱであるのでＱ＝（ｓ−ａ×ｔ）/b Ｐ＝Ｔ＋（ｓ−ｂ×Ｑ）/a 上記関係式から、ａ、ｓ、ｂをパラメータとして作成し
たテーブルが表1,2,3,4,5,6である。これらの表は、|Q|
≦（ａ−１）/2を満足する整数ｔが１つしか存在しない
ため一義的に決まる。a,bの組み合せで、上記関係式を
満足する表はいろいろできる。

表１及び２は、ａ＝５のときのＱ及びｔの値を求める
表である。表３及び４は、ａ、ｓ、ｂ、Ｑ、Ｔ及びｔ及
び上記関係式より、ｓ、Ｑ及びＰを一覧にしたものであ
る。

表５及び６は、同様に、ａ＝11のときのＱ及びｔの値
を求める表である。なお、必要であればこれから、ｓ、
Ｑ及びＰの一覧表を作成することもできる。

したがって、周波数情報F_i、ΔＦ、ａ及びｂからｓ及
びＴを求め、さらにＱ及びＰが決定される。このＱ及び
Ｐの値により、第１の信号発生器11及び第２の信号発生
器12が出力する周波数F_P，F_Qが一義的に決定される。

ところで、上記F_P，F_QはそれぞれP,Qの符号により正
又は負の値をとりうる。

先の理論の前提となった式 F_i＝ｍ×ΔＦ＝F_P＋F_Qは、ｍが正の整数でΔＦが正の
実数であるから、正の実数となり、｜F_P｜＋｜F_Q｜ ……〔Ａ〕あるいは ||F_P｜−｜F_Q|| ……〔Ｂ〕のいづれかをとる。

一方、条件から F_P＝ａ×|P|×ΔF, F_Q＝ｂ×|Q|×ΔＦで示されているが、これは、a,b,ΔＦが正であるから、
実質的に F_P＝｜F_P｜ F_Q＝｜F_Q｜で示される。

したがって、これらの周波数信号が混合器13を通過し
たとき発生する周波数は｜F_P｜＋｜F_Q｜と｜F_P｜−｜F_Q
｜である。混合器13の出力では負の周波数は発生しない
ので、実際は｜F_P｜＋｜F_Q｜と||F_P｜−｜F_Q||が出力さ
れる。これらは先の式〔Ａ〕，〔Ｂ〕と同じである。

これらの周波数信号｜F_P｜＋｜F_Q｜又||F_P｜−｜F_Q||
のいずれかが、設定周波数情報F_iと同一となり、それが
PLL回路14で選択されて、出力される。

したがって、表１から表６までに示されるようにP,Q
は負の値もとりうるが、結果的には符号を無視して正の
値として扱って良い。

次に具体例について説明する。

この具体例は、先の基本例において、ａ＝５、ｂ＝２
に限定したものである。つまり、表１の場合である。

この場合には次のような効果がある。

ｉ）表１と表２にからわかるように、ａを５に固定にし
てｂの値を増やすと必要な周波数F_Pが増える。

つまり、次のような周波数を用意する必要がある。

表３では、 F_P＝５×Ｔ×ΔF,5×（Ｔ＋１）×ΔＦ F_Q＝0,2×ΔF,4×ΔＦ表４では、 F_P＝５×（Ｔ−１）×ΔF,5×Ｔ×ΔF, ５×（Ｔ＋１）×ΔF, ５×（Ｔ＋２）×ΔＦ F_Q＝0,4×ΔF,8×ΔＦ同様に、ｂを２に固定してａを変化させても周波数F_Qの
数が増える。

したがって、周波数の数において最適な値である。

ii）ｂ＝２であれば、F_Qの周波数はてい倍関係にあり、
１つの信号源から分周器で簡単に作れる。混合器などを
使用しなくてすむのでC/Nのよいものが作れる。

iii）また、混合器で合成された周波数はF_P−２×ΔＦ
及びF_P＋２×ΔＦでそれらの差は４×ΔＦでありこれら
をPLL回路で分離する際、ループフィルタの帯域を広く
できる。

この例では、第１の信号発生器11及び第２の信号発生
器12が出力する周波数F_P，F_Qは次のように決定される。

PLL回路14の出力信号y1を所望の周波数ステップΔＦ
で得るという条件のもとで、 F_P＝Ｐ×５×ΔＦ係数Ｐは、0,1,2,…,nのうちいずれか１つの値をと
る。

F_Q＝２×ａ×ΔＦ係数Ｑは、0,1,2のうちいずれか１つの値をとる。

このように、第１の信号発生器11及び第２の信号発生器
12は、制御部27からのＰ及びＱの値に応じて各々１つの
周波数信号を選択的に出力する構成にされている。

そして、制御部27は、周波数設定部28により設定され
た周波数情報F_iを５×ΔＦで割ったときの、商をＴ、そ
の余りをｓとして求め、その余りｓの値に対応した表１
に基づいて、P,Qの値を決定して第１の信号発生器11及
び第２の信号発生器12を制御している。

数値の例で示そう。

いま、100から200MHzまでをΔＦ＝20MHzステップで出力
させたい場合は、 F_i＝100のとき、F_i／（５×ΔＦ）よりｓ＝0,T＝１で
あるからＰ＝1,Q＝０である。したがって、F_P＝100MHz,
F_Q＝０が求められる。

F_i＝120のとき、F_i/5×ΔＦよりｓ＝1,T＝１であるか
らＰ＝2,Q＝２である。したがって、F_P＝200MHz,F_Q＝80
MHzである。

F_i＝140のとき、F_i/5×ΔＦよりｓ＝2,T＝１であるか
らＰ＝1,Q＝１である。したがって、F_P＝100MHz,F_Q＝40
MHzである。

F_i＝160のとき、F_i/5×ΔＦよりｓ＝3,T＝１であるか
らＰ＝2,Q＝１である。したがって、F_P＝200MHz,F_Q＝40
MHzである。

F_i＝180のとき、F_i/5×ΔＦよりｓ＝4,T＝１であるか
らＰ＝1,Q＝２である。したがって、F_P＝100MHz,F_Q＝80
MHzである。

F_i＝200のとき、F_i/5×ΔＦよりｓ＝0,T＝２であるか
らＰ＝2,Q＝０である。したがって、F_P＝200MHz,F_Q＝０
である。

これらを表７にまとめる。

このように、決定した係数Ｐ及びＱの値をもとに、例え
ば、この値をF_P＝g,F_Q＝ｋとすれば、第１の信号発生器
11及び第２の信号発生器12はそれぞれ所定の周波数（F_P
＝g,F_Q＝ｋ）を混合器13に入力することになる。

そして、PLL回路14は、混合器13が出力する信号のい
ずれかの周波数（F_P＝ｇ）−（F_Q＝ｋ）又は（F_P＝ｇ）
＋（F_Q＝ｋ）のうち周波数情報F_iに一致した周波数信号
に選択的にロックして出力する。

なお、混合器13に実際に出力されるのは、入力される
周波数成分としては、F_P＝g,F_Q＝k,（F_P＝ｇ）−（F_Q＝
ｋ），（F_P＝ｇ）＋（F_Q＝ｋ）があるが、所望の周波数
は（F_P＝ｇ）−（F_Q＝ｋ）又は（F_P＝ｇ）＋（F_Q＝ｋ）
である。

周波数検出回路18は、PLL回路14が入力周波数である
（F_P＝ｇ）−（F_Q＝ｋ）又は（F_P＝ｇ）＋（F_Q＝ｋ）の
いずれにロックするか、選択指示するものである。

この周波数検出回路18の詳細は後述する第12図に示さ
れる。

第６図，第７図および第８図はそれぞれ第１図におけ
る第１の信号発生器11,第２の信号発生器12および混合
器13の具体例を示している。これらの構成は第２図の高
域シンセサイザ106に関して説明したようになされてい
る。

すなわち、第６図の第１の信号発生器11は基準信号発
生器105（第２図参照）からの100MHz信号をＮてい倍し
て100MHzステップで500〜1300MHzの信号を選択的に出力
するために、入力側に増幅器11aおよび２個のフィルタ1
1b,11cを介してＮ＝５−7,N＝８−10,N＝11−13で動作
する３個のSRD11d,11e,11fを有し、出力側に各SRDに３
個あて対応付けられる９個のバンドパスフィルタ11g1−
11g9を有している。ここで、９個のバンドパスフィルタ
の各中心周波数₀はそれぞれ、＝500,600,700,800,9
00,1000,1100,1200,1300MHzとなっている。なお、図中
のスイッチS₁〜S₂₅は制御部27からのコントロール信号
により周波数設定部28での設定に応じて切換えるもので
ある（第１図参照）。

第７図の第２の信号発生器12は上述と同様の100MHz信
号が入力される増幅器12a、４てい倍で動作するSRD12b,
₀＝400MHzのバンドパスフィルタ12c,1/5分周用のデバ
イダ12d,増幅器12eを介して80MHz信号を出力すると共
に、さらに結合素子12f,12gを介して1/2分周用のデバイ
ダ12hから40MHz信号を出力している。

第８図の混合器13は第６図の第１の信号発生器11から
の500〜1300MHz/100MHz信号を増幅器13aを介してミキサ
12bの一端に導くと共に、第７図の第２の信号発生器13b
からの80MHz信号および40MHz信号をそれぞれローパスフ
ィルタ13c,13dを介してミキサ13bの他端に導き、ミキサ
13bから増幅器へ13eを介して580〜1280MHz/200MHz信号
を選択的に出力するようになされている。なお、図中の
スイッチS₂₆〜S₃₁は制御部27からのコントロール信号に
より周波数設定部28での設定に応じて切換えるものであ
るが（第１図参照）、ミキサ13bに対して一方の入力信
号がない場合に、他方の入力信号がそのまま出力される
ようにスルー形式で切換えができるようになされてい
る。これにより、混合器13は第１および第２の信号発生
器11,12からの各信号の和と差の周波数を有した混合出
力の外に、各信号発生器からの出力をダイレクトに伝送
することができる。

従って、以上のような第１の実施例による周波数合成
装置は、次のような利点がある。

ａ）混合器から出力される和差信号の周波数差を大きく
することができ、PLL回路のループフィルタの帯域幅を
広げてもスプリアスの抑制効果を低下させることなく、
広帯域で高いC/Nの信号を出力させることができる。

ｂ）少ない信号源で、所定の周波数ステップの信号を出
力できる。

ｃ）混合器の入力の一方の信号に、周波数０を設定でき
ることから、他方の入力の信号の周波数をそのまま出力
として使用できるから、効率がよい。

ｄ）従来例に比し、回路構成が簡単であるから、その
分、不要なスプリアスの発生が防げる。

＜第２の実施例＞第９図は本発明の第２の実施例による周波数合成装置
を示しており、所望の周波数のTa倍の信号をTa分周して
10MHzステップで可変する信号を出力するように構成さ
れている。

図中、第１の信号発生器11は信号₁＝y1・Taを出力
する。第２の信号発生器12は信号₂＝y2・Taを出力す
る。なお、第２の実施例においてTa＝２とするときの
₁および₂は、それぞれ上記第１の実施例においてａ＝
5,b＝２とするときのF_PおよびF_Qに対応している。

第２の信号発生器12は周波数0MHz、10MHz、20MHz、30
MHz、40MHz、50MHzの信号を基準信号（それぞれを順に
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆと記号化する）とし、基準信号
のうちＡ、Ｃ、ＥのいずれかをTa倍した信号₂＝y2・T
a（＝Ａ・TaまたはＣ・TaまたはＥ・Ta）を出力するよ
うに構成されており、その選択は後述する制御部27によ
って行われる。

また、第１の信号発生器11の出力周波数は、その最低
周波数f1(1)を例えば100・Taとすると、次式のように最
も高い基準信号ＦをTa倍したステップで可変出力され
る。

f1(2)＝f1(1)＋Ｆ・Ta ＝（100＋Ｆ）Ta f1(3)＝f1(2)＋Ｆ・Ta ＝（100＋2F）Ta … … … … … … f1(n)＝f1（ｎ−１）＋Ｆ・Ta ＝（100＋（N−１）Ｆ）Ta ＝y1(n)・Ta （ただしy1(n)＝100＋（ｎ−１）Ｆ）なお、いずれの周波数を出力するかは、制御部27によ
って決定される。

13は第１、第２の信号発生器11、12からの信号を混合
して和と差の周波数の信号を出力する混合器である。

14はPLL回路であって、位相比較器15、ループフィル
タ16、VCO17によって構成されている。なお、このルー
プフィルタ16は高いC/Nと速い応答速度を得るために例
えばほぼ20MHzの帯域を有している。

18は、VCO17の自走周波数を、周波数データＮ（所望
周波数のTa倍）の近傍に追込むための周波数検出回路
（以下、FD回路と記す）である。

19は周波数データＮに“1"を加算する加算器、20は、
周波数データＮから“1"を減算する減算器である。この
加算器19及び減算器20は制御部27に持たせることもでき
る。23cは加算されたデータ（Ｎ＋１）を分周比としてV
CO17の出力信号を分周する分周器、24cは減算されたデ
ータ（Ｎ−１）を分周比としてVCO17の出力信号を分周
する分周器である。

23aは、分周器23cの出力周波数が基準周波数（1MHz）
より高い場合にダウンパルスを出力する周波数比較部
（FC_U）、24aは、分周器24cの出力周波数が基準周波数
より低い場合にアップパルスを出力する周波数比較部
（FC_L）である。

周波数比較部23a,24aは同一のもので構成することが
できる。

25は、ダウンパルスを受けている間、VCO17の発振周
波数を下げる方向に出力電圧を可変し、アップパルスを
受けている間、VCO17の発振周波数を上げる方向に出力
電圧を可変するアップダウン処理部である。

したがって、このFD回路18は、入力される周波数デー
タＮに対して、VCO17の自走周波数をＮ±1MHzの範囲に
追い込むことになる。

26は、VCO回路17からの信号をTa分周する分周器であ
る。

27は、周波数設定部28に設定される所望の周波数デー
タを受けて第１、第２の信号発生器11、12の出力周波数
とFD回路18に対する周波数データＮを決定する制御部で
ある。

制御部27は、所望の周波数データy0が、 y0＝Pa×100＋Qa×10MHz で入力設定された場合、Ｑの値によって第２の信号発生
器12の出力周波数f2（＝y2・Ta）を第10図に示すように
出力させ、所望の出力周波数の最低を100MHzとすると、
第１の信号発生器11の出力周波数f1（＝y1・Ta）をPaお
よびQaの値によって第11図に示すように出力させる。ま
た、設定された所望の周波数データ（Pa×100＋Qa×1
0）をTa倍した値をFD回路18への周波数データＮとして
出力する。

次に、この周波数合成装置の作動をTaが“4"の場合に
ついて説明する。

例えば、周波数設定部28によって“110"が設定入力さ
れると、Pa＝Qa＝１であるから、制御部27は、第11図お
よび前述したf1の式より、 f1(2)＝f1(1)＋Ｆ・Ta ＝y1(2)・Ta＝600MHz の信号を第１の信号発生器11から出力させ、第２の信号
発生器12からは第10図にしたがって、y2・Ta＝Ｅ・Ta＝
160MHzの信号を出力させるとともにFD回路18に対して
“440"の周波数データを出力する。

このため、混合器13からは（y1±y2）Taの和差信号、
即ち760MHzの和信号と440MHzの差信号が出力される。ま
た、FD回路18は“440"の周波数データを受けてVCO17の
自走周波数を439〜441MHzの間に追込む。

VCO17の自走周波数は、混合器13から出力される440MH
zの差信号を参照信号とするPLLループの引込みレンジ内
となり、ループの引込み制御により（y1−y2）Ta、即ち
440MHzにロックする。

したがって分周器26からは所望する110MHz（y0）の信
号が出力される。

なお、混合器13からの760MHzの和信号（y1＋y2）Taは
VCO17の出力周波数440MHzに対して320MHz（y2・Ta）の
ビート成分となるが、ループフィルタ16の帯域幅は、こ
のビート周波数に比べて十分低いためこのビート成分は
完全に遮断されVCO17に伝達されない。

また、第２の信号発生器12の信号に僅かに含まれる基
準信号（40MHz）成分およびその高調波成分もループフ
ィルタ16の帯域から充分離間しているため、VCO17は変
調を受けず純度の高い信号が得られる。

同様に“120"の周波数データが設定されると、第１の
信号発生器11からf1(1)＝440MHz、第２の信号発生器12
からＣ・Ta＝80MHzの信号が出力され、混合器13から
は、480MHz、320MHzの和差信号が出力される。

また、FD回路18には周波数データ“480"が入力される
ため、VCO17の出力周波数は480MHz近傍に追込まれ、ル
ープの引込みにより混合器13からの480MHzの和信号にロ
ックする。PLL回路14からの480MHzの信号は分周器26で
４分周されて120MHzの信号が出力される。

なお、この分周により出力される所望周波数の信号
は、PLL回路14から出力される信号よりC/Nが改善される
ことになる。

なお、この実施例では、分周器26から出力される信号
の周波数y0(n)は次式で表わされ、10MHzステップで任意
の周波数を出力できることがわかる。

y0(0)＝（f1(1)＋Ａ）/Ta＝100＋０ y0(1)＝（f1(2)−Ｅ・Ta）/Ta ＝100＋10 y0(2)＝（f1(1)＋Ｃ・Ta）/Ta ＝100＋20 y0(3)＝（f1(2)−Ｃ・Ta）/Ta ＝100＋30 y0(4)＝（f1(1)＋Ｅ・Ta）/Ta ＝100＋40 y0(5)＝（f1(2)＋Ａ）/Ta ＝100＋50 y0(6)＝（f1(3)−Ｅ・Ta）/Ta ＝100＋60 y0(7)＝（f1(2)＋Ｃ・Ta）/Ta ＝100＋70 y0(8)＝（f1(3)−Ｃ・Ta）/Ta ＝100＋80 y0(9)＝（f1(2)＋Ｅ・Ta）/Ta ＝100＋90 y0(10)＝（f1(3)＋Ａ）/Ta ＝200＋０ y0(11)＝（f1(4)−Ｅ・Ta）/Ta ＝200＋10 y0(12)＝（f1(3)＋Ｃ・Ta）/Ta ＝200＋20 … … … … … … なお上記の式で第１の信号発生器11の周波数と第２の
信号発生器12の周波数との和をとるか差をとるかは、FD
回路18への周波数データＮによって決定される。

なお、前記実施例は、第２の信号発生器12からの出力
周波数y2・Taが３種類（Ａ、Ｃ・Ta、Ｅ・Ta）で済むよ
うに構成した場合について説明したが、第１の信号発生
器からは100MHzステップの信号を４倍して400、800、12
00,……MHzのように400MHzステップで可変させ、第２の
信号発生器で０〜50MHzの基準信号のすべてを４倍した
ものから選択出力するようにしてもよい。

また、前記実施例では所望する周波数の４倍（Ta＝
４）の周波数の信号をPLL回路14から出力させるように
していたが、これは本発明を限定するものでなく、Taは
１より大きければ何倍であってもよい。

また、前記実施例ではVCO17の自走周波数をFD回路18
により所望周波数のTa倍の周波数近傍に追込むようにし
ていたが、VCO17の制御電圧に対する出力周波数の特性
が既知である場合、VCO17の自走周波数が所望周波数の
ほぼTa倍となるような制御電圧を制御部27から与えて、
ループの引込みレンジへの追込みを行なうようにしても
よい。

従って、以上詳述したように本発明の第２の実施例に
よる周波数合成装置は、前記説明のように、周波数の和
または差が所望する出力周波数となる２つの周波数を、
それぞれTa倍した周波数の信号を混合器に入力して、PL
L回路から所望する周波数のTa倍にロックした信号を出
力させ、この信号をTa分周して所望する周波数の信号を
得るようにしているため、混合器から出力される和差信
号の周波数差を大きくすることができ、PLL回路のルー
プフィルタの帯域幅を広げてもスプリアスの抑制効果を
低下させることなく、広帯域で高いC/Nの信号を出力さ
せることができる。

また、PLL回路の出力を分周しているため、さらにC/N
の改善された信号を得ることができる。

すなわち、出力に分周器を設け、その分周比に応じて
和差信号の周波数差を大きくできるので、PLL回路のル
ープフィルタの帯域幅をさらに広げてロックさせ、それ
を分周して、所望の周波数になるような構成にすること
が可能となり、これにより、スプリアス、C/Nの改善さ
れた信号を得ることができる。

また、FD回路を備え、PLL回路のロック周波数への追
込みの精度をよくしたので、ロックが確実でありスピー
ドが速い。

第12図は上記周波数検出器（FD）18の具体例を示すも
ので、第１および第２の周波数比較器23,24はそれぞれ
周波数比較部23a,24aの両端に第１および第２の分周器2
3b,24bおよび23c,24cを備えている。これら第１および
第２の分周器23b,24bおよび23c,24cは、基準周波数
（F_z）およびVCO17から1/8分周器17aを介して与えられ
るVCO出力周波数F_outに対応したF_oを制御部27からのデ
ータN,Rに基いて分周する。

なお、第１および第２の周波数比較器23,24としてVCO
出力周波数F_outで直接動作するものを用いれば1/8分周
器17aを省略することができる。

ここで、第１の分周器23b,24b側の分周値R_U，R_Lは周
波数比較部23a,24bでの比較動作を可能とする分周出力
_zを得るためのもので、固定値をとる。

また、第２の分周器23c,24c側の分周値N_U、N_Lは上記F
_oが_zと同一周波数となるように、周波数設定部28の設
定に応じた値をとる。

すなわち、FD18は基準信号周波数F_zに対し、上記N_U、
N_Lで定まる上限と下限のしきい値（この場合上限＝８×
N_U×_z，下限＝８×N_L×F_z）を有し、VCO出力周波数F
_outがしきい値外にあるとき、周波数比較部24a,23aから
アップパルスおよびダウンパルスを発生することによ
り、F_outをしきい値内に引き込むように周波数制御する
ものである。

上記周波数比較部24a,23aからのアップパルスおよび
ダウンパルスはアップダウン処理部25のスイッチ25a,25
bに加えられる。このスイッチ25a,25bはパルスが入力さ
れる度にオン／オフするもので、オン期間において結合
点25cに＋15Vまたは−15Vの電圧を出力する。この±15V
の電圧はFDパルスとPDビートの加算および反転増幅を行
なう第１の増幅器16aならびに０〜32Vの出力範囲へのオ
フセット移動および反転増幅を行なう第２の増幅器16b
を介してループフィルタ16の出力に重畳された状態でVC
O17の制御電圧入力端に加えられる。

この実施例では、ループフィルタ16は、第１の増幅器
16a,第２の増幅器16b,ラグリードフィルタ16cから構成
している。第１の増幅器16aは積分機能を有するアクテ
ィブフィルタであり、ラグリードフィルタ16cとともに
ループの応答特性を決定づけている。第２の増幅器16b
は、位相比較器15の出力を所定の位相でVCO17に入力さ
せるために設けられたもので、必ずしも必要なものでは
ない。

ノッチフィルタ16dは、位相比較器15から出力されて
くる固定の周波数成分を取除くために設けたものであ
る。これらの中でループフィルタ16として不可欠な最小
限の構成要素は、積分作用をもつアクティブフィルタと
しての第１の増幅器16aである。

これにより、アップパルスのときはVCO17の出力周波
数F_outが上昇制御され、ダウンパルスのときはF_outが下
降制御されることになる。

今、設定周波数F_oに対する分周値をN_cとすると F_o／N_c＝_z つまり F_o＝N_c・_z の関係が成立し、これは設定周波数F_oに対応するデータ
として与えたN_cに対し、VCO出力周波数F_outが設定周波
数_oと同一であるということを意味している。

FD18の機能は上述のようにしてVCO出力周波数F_outを
設定周波数F_oの付近に引き込むことにある。

例えば、F_out＝1000MHzを設定周波数とするときの上
限しきい値F_outuを1001MHzとする。

F_z＝10MHz,R_u＝80とすれば、_z＝125kHzとなる。

F_o＝F_out/8であるので_ou ＝F_outu/8 ＝1001×10⁶/8＝125,125×10⁶ ∴N_u＝_ou／_z ＝125,125×10⁶/125×10³＝1001 となり、このN_uは制御部27から与える。そして_z ＝_ou／N_u＝_ou＝125×10³ であるので_ou ＞125kHzのときはVCO出力周波数を下降させるた
めに上述したダウンパルスが出力される。_ou ≦125kHzのときは、いずれのパルスも出力されな
い。

このような下降制御を模式的に示したのが第13図Ａで
ある。

また、下限しきい値F_outL＝999MHzとすると、_oL ＝F_outL/8＝124.875×10⁶ N_L＝_oL／_z＝999 となり、このN_Lを制御部27から与える。そして_oL ＜125kHzのときはVCO出力周波数を上昇させるた
めに、上述したアップパルスが出力される。_oL ≧125kHzのときは、いずれのパルスも出力されな
い。

このような上昇制御を模式的に示したのが第13図Ｂで
ある。

第13図Ｃは、第13図ＡおよびＢを合わせて示すもので
ある。

なお、このような周波数制御は従来の単なる電圧制御
によるものに比して、温度等の環境条件の変動に対して
安定性の点で好ましいものとすることができる。

また、このようにしてしきい値内に引き込まれたVCO
出力はPLL回路14の帯域内に引き込まれたことになるの
で、これ以降は位相比較器（PD）15による基準信号F_R＝
1000MHzとの比較出力に基いた位相同期制御がなされる
ようになる。

〔発明の効果〕

従って、本発明によれば、混合器から出力される和差
信号の周波数差を大きくすることができ、PLL回路のル
ープフィルタの帯域幅を広げてもスプリアスの抑制効果
を低下させることなく、広帯域で高いC/Nの信号を出力
させることができる。

また、本発明によれば、少ない信号源で、所定の周波
数ステップの信号を出力することができる。

また、本発明によれば、混合器の入力の一方の信号
に、周波数０を設定できることから、他方の入力の信号
の周波数をそのまま出力として使用できるので、効率が
よい。

さらに、本発明によれば、従来例に比し、回路構成が
簡単であるから、その分、不要なスプリアスの発生が防
げる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例による周波数合成装置
の示すブロック図、第２図は本発明の周波数合成装置を
用いて実現されるシンセサイズド信号発生器の概略的構
成を示すブロック図、第３図，第４図A,Bはそれぞれ第
２図のシンセサイズド信号発生器によるSSB位相雑音の
代表特性を示す図、第５図はSSB位相雑音の低減の背景
を説明するための図、第６図乃至第８図はそれぞれ第１
図の要部の具体例を示す構成説明図、第９図は本発明の
第２の実施例による周波数合成装置を示すブロック図、
第10図、第11図は、第９図の要部の動作を説明するため
の図、第12図は第９図の周波数検出部の具体例を示すブ
ロック図、第13図Ａ乃至第13図Ｃは第12図の要部の動作
を説明するための図、第14図、第15図はそれぞれ従来の
異なる周波数合成装置を示す概略構成図、第16図A,Bは
第15図の周波数合成装置の動作を説明するための図であ
る。 11……第１の信号発生器、12……第２の信号発生器、13
……混合器、14……周波数選択（PLL）回路、15……周
波数比較器、17……VCO、18……周波数検出部、27……
制御部、28……周波数設定部。

Claims

(57)【特許請求の範囲】

【請求項１】制御部（27）と、周波数がF_p＝ａ×|P|×ΔＦ（係数ａは正の奇数：係数
Ｐは整数）で示される周波数信号の１つを前記制御部に
より選択されて出力する第１の信号発生器（11）と、周波数がF_Q＝ｂ×|Q|×ΔＦ（係数ｂは係数ａを素因数
分解したときの素因数の整数倍を除く正の整数で、か
つ、|Q|≦（ａ−１）/2を満足する）で示される周波数
信号の１つを前記制御部により選択されて出力する第２
の信号発生器（12）と、前記第１の信号発生器からの周波数信号F_Pと前記第２の
の信号発生器からの周波数信号F_Qとを混合して出力する
混合器（13）と、前記混合器が出力する周波数信号｜F_P−F_Q｜又はF_P＋F_Q
の何れかを選択して出力する周波数選択回路（14）を備
え、前記制御部は、所定周波数ステップΔＦで設定された所
望の周波数信号F_i＝ｍ×ΔF,係数ｍ＝0,1,2,・・・,n及
びm/aの商Ｔ及び余りｓを基に下記（１）式が成立する
係数Ｐ及びＱの値を決定して、前記第１の信号発生器及
び前記第２の信号発生器にそれぞれ所定の周波数を出力
せしめるとともに、前記周波数選択回路に前記所望の周
波数信号F_iに一致する周波数信号｜F_P−F_Q｜又はF_P＋F_Q
を選択させることを特徴とした周波数合成装置。Ｐ＝Ｔ＋（ｓ−ｂ×Ｑ）/a…（１）