JP2904285B2 - フレーム組立回路 - Google Patents
フレーム組立回路Info
- Publication number
- JP2904285B2 JP2904285B2 JP1173082A JP17308289A JP2904285B2 JP 2904285 B2 JP2904285 B2 JP 2904285B2 JP 1173082 A JP1173082 A JP 1173082A JP 17308289 A JP17308289 A JP 17308289A JP 2904285 B2 JP2904285 B2 JP 2904285B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frame
- timing
- circuit
- balance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はフレーム組立回路に関し、特にISDNベーシツ
クアクセスインタフエースのレイヤ１制御部におけるフ
レーム組立回路に関する。
クアクセスインタフエースのレイヤ１制御部におけるフ
レーム組立回路に関する。
［従来の技術］ 第３図はISDN網における加入者側標準接続構成の一例
を示す図である。図において、電話器、フアクシミリ等
の端末装置（TE）は網終端装置（NT）を経由してISDN網
に接続される。そして、これらのTEとNT間を結ぶ伝送路
はCCITTにより参照点S/Tと定義され、最も回線寄りのプ
ロトコル階層（レイヤ１）においてそのインタフエース
仕様が勧告化されている。
を示す図である。図において、電話器、フアクシミリ等
の端末装置（TE）は網終端装置（NT）を経由してISDN網
に接続される。そして、これらのTEとNT間を結ぶ伝送路
はCCITTにより参照点S/Tと定義され、最も回線寄りのプ
ロトコル階層（レイヤ１）においてそのインタフエース
仕様が勧告化されている。
第４図はCCITTの勧告I.430で定義するS/T点における
フレーム構成を示す図である。図において、１フレーム
は合計48ビツトから成り、該１フレーム中には情報チャ
ネルB1,B2、信号チャネルＤ及び直流バランスビツトＬ
を含む制御ビツト等が図示の如く多重化されている。多
重化の態様は信号の伝送方向（NT→TE又はTE→NT）によ
り異なる。またフレーム信号において、ビツト０は＋パ
ルス又は−パルス有りの状態、ビツト１はパルス無しの
状態で表わされる。そして、直流バランスビツトＬは＋
パルスと−パルスの数を等しくして回線上の直流バラン
スをとるためのものである。このため、TE又はNTのレイ
ヤ１制御においては送出信号群を多重化するだけでな
く、直流バランスビツトの値を演算する必要がある。
フレーム構成を示す図である。図において、１フレーム
は合計48ビツトから成り、該１フレーム中には情報チャ
ネルB1,B2、信号チャネルＤ及び直流バランスビツトＬ
を含む制御ビツト等が図示の如く多重化されている。多
重化の態様は信号の伝送方向（NT→TE又はTE→NT）によ
り異なる。またフレーム信号において、ビツト０は＋パ
ルス又は−パルス有りの状態、ビツト１はパルス無しの
状態で表わされる。そして、直流バランスビツトＬは＋
パルスと−パルスの数を等しくして回線上の直流バラン
スをとるためのものである。このため、TE又はNTのレイ
ヤ１制御においては送出信号群を多重化するだけでな
く、直流バランスビツトの値を演算する必要がある。
［発明が解決しようとする課題］ しかしながら、上記勧告では、S/T点におけるフレー
ムの直流バランスビットは、直前の直流バランスビット
以降の２進“0"の数が奇数なら２進“0"とし、偶数なら
２進“1"とし、フレームの直流バランスを取らなければ
ならないことが勧告されているに過ぎず、どのような回
路が直流バランスをとる回路として有用であるかまでを
具体的に示唆／勧告しているものではない。
ムの直流バランスビットは、直前の直流バランスビット
以降の２進“0"の数が奇数なら２進“0"とし、偶数なら
２進“1"とし、フレームの直流バランスを取らなければ
ならないことが勧告されているに過ぎず、どのような回
路が直流バランスをとる回路として有用であるかまでを
具体的に示唆／勧告しているものではない。
本発明は上記従来例に鑑みてなされたもので、上述し
たようなCCITTのI.430の勧告にある直流バランスを満足
させ、極めて簡単な構成と制御で且つ実時間で直流バラ
ンスビットを含むフレームを生成するフレーム組立回路
を提供することを目的とする。
たようなCCITTのI.430の勧告にある直流バランスを満足
させ、極めて簡単な構成と制御で且つ実時間で直流バラ
ンスビットを含むフレームを生成するフレーム組立回路
を提供することを目的とする。
［課題を解決するための手段］ 上記目的を達成するために本発明のフレーム組立回路
は以下のような構成を備える。即ち、 情報を通信するための通信フレームの直流バランスを
とる複数の直流バランスビットを含む信号を通信フレー
ムとして構成するためのフレーム組立回路において、 通信する情報及び直流バランスビットに対応する信号
群を入力し、前記信号群の信号を多重化して送信フレー
ム信号を出力する信号多重化回路と、 前記信号多重化回路から出力された前記送信フレーム
信号を入力して、前記送信フレーム信号の２値の内の所
定の値を検出し、前記所定の値が検出される毎に２値の
値を交互に出力して、前記信号多重化回路に入力する２
値カウンタと、 前記通信フレームに前記直流バランスビットを挿入す
るタイミングを指示するタイミング手段とを有し、 前記信号多重化回路は、前記タイミング手段により指
示されたタイミングで、前記２値カウンタから出力され
た値を前記直流バランスビットとして挿入することによ
り、前記通信フレームの直流バランスをとるようにした
ことを特徴とする。
は以下のような構成を備える。即ち、 情報を通信するための通信フレームの直流バランスを
とる複数の直流バランスビットを含む信号を通信フレー
ムとして構成するためのフレーム組立回路において、 通信する情報及び直流バランスビットに対応する信号
群を入力し、前記信号群の信号を多重化して送信フレー
ム信号を出力する信号多重化回路と、 前記信号多重化回路から出力された前記送信フレーム
信号を入力して、前記送信フレーム信号の２値の内の所
定の値を検出し、前記所定の値が検出される毎に２値の
値を交互に出力して、前記信号多重化回路に入力する２
値カウンタと、 前記通信フレームに前記直流バランスビットを挿入す
るタイミングを指示するタイミング手段とを有し、 前記信号多重化回路は、前記タイミング手段により指
示されたタイミングで、前記２値カウンタから出力され
た値を前記直流バランスビットとして挿入することによ
り、前記通信フレームの直流バランスをとるようにした
ことを特徴とする。
［作用］ 以上の構成により、信号多重化回路により通信する情
報及び直流バランスビットに対応する信号群を入力し、
前記信号群の信号を多重化して送信フレーム信号を出力
し、その出力された送信フレーム信号を２値カウンタに
入力して、２値カウンタににより、その送信フレーム信
号の２値の内の所定の値を検出し、所定の値が検出され
る毎に２値の値を交互に出力して信号多重化回路に入力
する。そして信号多重化回路は、通信フレームに直流バ
ランスビットを挿入するタイミングを指示するタイミン
グ手段により指示されたタイミングで、その２値カウン
タから出力された値を直流バランスビットとして挿入す
ることにより、通信フレームの直流バランスをとるよう
に動作する。
報及び直流バランスビットに対応する信号群を入力し、
前記信号群の信号を多重化して送信フレーム信号を出力
し、その出力された送信フレーム信号を２値カウンタに
入力して、２値カウンタににより、その送信フレーム信
号の２値の内の所定の値を検出し、所定の値が検出され
る毎に２値の値を交互に出力して信号多重化回路に入力
する。そして信号多重化回路は、通信フレームに直流バ
ランスビットを挿入するタイミングを指示するタイミン
グ手段により指示されたタイミングで、その２値カウン
タから出力された値を直流バランスビットとして挿入す
ることにより、通信フレームの直流バランスをとるよう
に動作する。
［実施例の説明］ 以下、添付図面に従つて本発明による実施例を詳細に
説明する。
説明する。
第１図は実施例のフレーム組立回路のブロツク構成図
である。図において、101はマルチプレクサ（MPX）であ
り、１フレームを構成する情報チャネルB1,B2、信号チ
ャネルＤの各信号及び直流バランスビツトＬを含む各種
制御ビツト信号に夫々対応する送出信号群を所定のタイ
ミング信号群に従つて送出シリアル信号（フレーム信
号）に多重化する。タイミング信号群は例えば各送出信
号が夫々１フレーム上で占めるべき位置（時間的位置）
に対応して論理１となる信号であり、第２図のＬビツト
タイミング信号はこのタイミング信号群に含まれる。10
2はＬカウンタであり、Ｌビツトタイミング信号から次
のＬビツトタイミング信号までに発生する送出シリアル
信号の“0"の個数をカウントする。尚、本実施例ではＬ
ビツトタイミング信号から次のＬビツトタイミング信号
までに発生する送出シリアル信号の“0"の奇数／偶数を
問題とするので、Ｌカウンタ102はフリツプフロツプで
も良い。これらのMPX101とＬカウンタ102は共にビツト
クロツク信号に同期して動作する。
である。図において、101はマルチプレクサ（MPX）であ
り、１フレームを構成する情報チャネルB1,B2、信号チ
ャネルＤの各信号及び直流バランスビツトＬを含む各種
制御ビツト信号に夫々対応する送出信号群を所定のタイ
ミング信号群に従つて送出シリアル信号（フレーム信
号）に多重化する。タイミング信号群は例えば各送出信
号が夫々１フレーム上で占めるべき位置（時間的位置）
に対応して論理１となる信号であり、第２図のＬビツト
タイミング信号はこのタイミング信号群に含まれる。10
2はＬカウンタであり、Ｌビツトタイミング信号から次
のＬビツトタイミング信号までに発生する送出シリアル
信号の“0"の個数をカウントする。尚、本実施例ではＬ
ビツトタイミング信号から次のＬビツトタイミング信号
までに発生する送出シリアル信号の“0"の奇数／偶数を
問題とするので、Ｌカウンタ102はフリツプフロツプで
も良い。これらのMPX101とＬカウンタ102は共にビツト
クロツク信号に同期して動作する。
第２図は実施例のフレーム組立回路の動作タイミング
チヤートである。図には、一例にとしてTEの送出するフ
レームの後半部を示し、これを形成するフレーム組立回
路の動作を説明する。Ｌカウンタ102はＬビツトタイミ
ング信号が“1"のタイミングにビツトクロツク信号の立
ち上がりにより毎回“1"に初期化される。またＬカウン
タ102はＬビツトタイミング信号が“0"の区間は送出シ
リアル信号が“0"の個数を２進数でカウンタする。これ
により、次にＬビツトタイミング信号が“1"になるタイ
ミングのカウント値が送出シリアル信号上に多重化すべ
きＬビツト信号の値になる。即ち、上記区間の送出シリ
アル信号の“0"の個数が奇数の時はＬビツト信号の値は
“0"になり、また送出シリアル信号の“0"の個数が０又
は偶数の時はＬビツト信号の値は“1"になる。これによ
り、送出シリアル信号の“0"の個数は常に偶数になり、
直流バランスがとれる。
チヤートである。図には、一例にとしてTEの送出するフ
レームの後半部を示し、これを形成するフレーム組立回
路の動作を説明する。Ｌカウンタ102はＬビツトタイミ
ング信号が“1"のタイミングにビツトクロツク信号の立
ち上がりにより毎回“1"に初期化される。またＬカウン
タ102はＬビツトタイミング信号が“0"の区間は送出シ
リアル信号が“0"の個数を２進数でカウンタする。これ
により、次にＬビツトタイミング信号が“1"になるタイ
ミングのカウント値が送出シリアル信号上に多重化すべ
きＬビツト信号の値になる。即ち、上記区間の送出シリ
アル信号の“0"の個数が奇数の時はＬビツト信号の値は
“0"になり、また送出シリアル信号の“0"の個数が０又
は偶数の時はＬビツト信号の値は“1"になる。これによ
り、送出シリアル信号の“0"の個数は常に偶数になり、
直流バランスがとれる。
尚、上述実施例ではTE装置の送出するフレームについ
てタイミングの説明を行つたが、NT装置の送出するフレ
ームについても同様である。
てタイミングの説明を行つたが、NT装置の送出するフレ
ームについても同様である。
［発明の効果］ 本発明によれば、極めて簡単な構成の回路を用いて且
つ実時間で直流バランスがとれた通信フレームを組み立
てることができる。
つ実時間で直流バランスがとれた通信フレームを組み立
てることができる。
第１図は実施例のフレーム組立回路のブロツク構成図、 第２図は実施例のフレーム組立回路の動作タイミングチ
ヤート、 第３図はISDN網における加入者側標準接続構成の一例を
示す図、 第４図はCCITT勧告のI.430で定義するS/T点におけるフ
レーム構成を示す図である。 図中、101……マルチプレクサ、102……Ｌカウンタであ
る。
ヤート、 第３図はISDN網における加入者側標準接続構成の一例を
示す図、 第４図はCCITT勧告のI.430で定義するS/T点におけるフ
レーム構成を示す図である。 図中、101……マルチプレクサ、102……Ｌカウンタであ
る。
Claims (4)
- 【請求項１】情報を通信するための通信フレームの直流
バランスをとる複数の直流バランスビットを含む信号を
通信フレームとして構成するためのフレーム組立回路に
おいて、 通信する情報及び直流バランスビットに対応する信号群
を入力し、前記信号群の信号を多重化して送信フレーム
信号を出力する信号多重化回路と、 前記信号多重化回路から出力された前記送信フレーム信
号を入力して、前記送信フレーム信号の２値の内の所定
の値を検出し、前記所定の値が検出される毎に２値の値
を交互に出力して、前記信号多重化回路に入力する２値
カウンタと、 前記通信フレームに前記直流バランスビットを挿入する
タイミングを指示するタイミング手段とを有し、 前記信号多重化回路は、前記タイミング手段により指示
されたタイミングで、前記２値カウンタから出力された
値を前記直流バランスビットとして挿入することによ
り、前記通信フレームの直流バランスをとるようにした
ことを特徴とするフレーム組立回路。 - 【請求項２】前記２値カウンタには、前記タイミング手
段により指示されるタイミング信号が入力されて、前記
タイミング信号に応じて初期化が行われ、前記タイミン
グ信号間の直流バランスを取ることを特徴とする請求項
１に記載のフレーム組立回路。 - 【請求項３】前記フレーム組立回路は、ISDN（統合デジ
タル網）のS/T点における通信フレームを組み立てるこ
とを特徴とする請求項１に記載のフレーム組立回路。 - 【請求項４】前記信号多重化回路に入力される前記信号
群は、前記ISDNの情報チャネル及び信号チャネルの信号
を含むことを特徴とする請求項３に記載のフレーム組立
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173082A JP2904285B2 (ja) | 1989-07-06 | 1989-07-06 | フレーム組立回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173082A JP2904285B2 (ja) | 1989-07-06 | 1989-07-06 | フレーム組立回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338940A JPH0338940A (ja) | 1991-02-20 |
| JP2904285B2 true JP2904285B2 (ja) | 1999-06-14 |
Family
ID=15953875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1173082A Expired - Fee Related JP2904285B2 (ja) | 1989-07-06 | 1989-07-06 | フレーム組立回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904285B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1820356A1 (en) * | 2004-12-01 | 2007-08-22 | Koninklijke Philips Electronics N.V. | Data processing system and method for converting and synchronising data traffic |
-
1989
- 1989-07-06 JP JP1173082A patent/JP2904285B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0338940A (ja) | 1991-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5398249A (en) | System for providing simultaneous multiple circuit-switched type communications on an ISDN basic rate interface | |
| FI72242C (fi) | Foerfarande och kopplingsanordning foer synkronisering vid oeverfoering av digitala kommunikationssignaler. | |
| JPS58108841A (ja) | ドロツプ・アンド・インサ−ト多重デイジタル通信システム | |
| US4516236A (en) | Full-duplex transmission of bit streams serially and in bit-synchronism on a bus between two terminals. | |
| JP2904285B2 (ja) | フレーム組立回路 | |
| US5511077A (en) | Frame transmission system | |
| US4551830A (en) | Apparatus for providing loopback of signals where the signals being looped back have an overhead data format which is incompatible with a high speed intermediate carrier overhead format | |
| JPH0758808A (ja) | クロスコネクト用インタフェースおよび装置 | |
| US4682349A (en) | Switching system with video switching matrix | |
| US5197068A (en) | Intra channel bank communication protocols between channels and the line interface unit of a telephone system | |
| US3975593A (en) | Time division multiplex system and method for the transmission of binary data | |
| JP2513610B2 (ja) | チヤネルパルス発生装置 | |
| JP3158758B2 (ja) | 端末アダプタ装置とデータ伝送方法 | |
| JPS6320931A (ja) | デ−タ伝送装置 | |
| US5339308A (en) | Signal size judging apparatus | |
| JP2624178B2 (ja) | 複数のｉｓｄｎ回線を利用したデータ伝送システム | |
| JP2545538B2 (ja) | 時分割多重化伝送方法 | |
| JP3017339B2 (ja) | ビットエラ−率測定方式 | |
| KR200293249Y1 (ko) | 전송시스템의 마이크로프로세서 제어신호 처리장치 | |
| CA1189928A (en) | Full-duplex transmission of bit streams serially and in bit-synchronism on a bus between two terminals | |
| JP3016984B2 (ja) | Ｉｓｄｎ端末アダプタ | |
| KR100311309B1 (ko) | 고정 타임슬롯 할당방식으로 운영되는 데이타 채널장치 | |
| KR950006602B1 (ko) | 동기식 에드-드롭 전송장치 | |
| US6788678B1 (en) | Interface between channel units of multiple local exchange carriers | |
| KR890001847Y1 (ko) | 데이터콜렉터 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |