JP2897824B2 - Ｐｌｌ回路の入力制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路の入力制
御方法に関し、特に入力信号やこの入力信号に重畳され
る雑音がある程度予見可能なシステムにおいて予見制御
理論を使用して位相特性の改善を図る様にしたＰＬＬ回
路の入力制御方法に関するものである。

【０００２】

【従来の技術】ＰＬＬ(Phase Locked Loop) 回路におい
ては、入力信号である目標信号には雑音が重畳されるこ
とが避けられないものである。この雑音が目標信号に対
して重畳する結果、ジッタ成分が増大してＰＬＬを構成
するＶＣＯ（電圧制御発振器）から出力される発信信号
にもジッタ成分が生じることになる。

【０００３】かかるジッタ成分を除去する技術として、
従来から種々のものが提案されている。例えば、特開平
５−６３５６３号公報には位相比較器から出力されるア
ナログ信号をＰＮＭ変調方式でＰＣＭ化した後、これを
移動平均方式でオーバサンプリングして高周波成分を取
除くと共に、語長を伸長して高精度化，低ノイズ化した
後、Ｄ／Ａ変換してＶＣＯの制御電圧とすることによ
り、目標信号に雑音が加わってジッタが大きい場合に
も、安定なＶＣＯ出力を得る技術が開示されている。

【０００４】

【発明が解決しようとする課題】上記の特開平５−６３
５６３号公報を含めた従来のＰＬＬ回路の雑音対策は、
全てハードウェア的に回路を付加して特性改善するもの
であり、ソフトウェア的に特性改善を行うものではな
く、回路規模が増大することになる。

【０００５】そこで、本発明はかかる従来技術の欠点を
解決すべくなされたものであって、その目的とするとこ
ろは、ソフトウェア的手法を用いて位相特性の改善を図
る様にしたＰＬＬ回路の入力制御方法を提供することで
ある。

【０００６】

【課題を解決するための手段】本発明によれば、入力信
号と電圧制御発振器の出力信号との位相差を検出してこ
の位相差に応じて前記電圧制御発振器を制御するＰＬＬ
回路の入力制御方法であって、前記ＰＬＬ回路の伝達関
数より離散化した状態方程式及び出力方程式を算出する
ステップと、これ等状態方程式及び出力方程式と、更に
は前記入力信号と前記出力信号との誤差式とから、状態
変数と前記誤差との方程式を算出するステップと、これ
等状態変数と前記誤差との方程式をエラーシステムとし
たときこのエラーシステムに適する予め設定された評価
関数を導入するステップと、前記評価関数より現在の入
力信号に対する制御入力を求めるステップと、この制御
入力と直前の入力信号とを加算して現在の入力信号とす
るステップとを含むことを特徴とするＰＬＬ回路の入力
制御方法が得られる。

【０００７】そして、現在の離散入力値をｕ（ｋ）とし
たとき、ｋをｋ＋１として前記評価関数より最新の制御
入力を順次算出して、順次現在の入力信号を更新制御す
るようにしたことを特徴とすしており、また、前記エラ
ーシステムは前記入力信号やこの入力信号に重畳される
雑音信号が予見可能であり、前記評価関数においてこの
予見可能な未来の離散値の数が反映されていることを特
徴としている。

【０００８】すなわち、本発明では、予見可能な目標信
号（入力信号）や予見可能な雑音信号を積極的に使用し
て、公知の予見制御理論に従って位相特性を改善する様
にしている。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳述する。

【００１０】図１は本発明に適用されるＰＬＬ回路のモ
デル図である。図１を参照すると、（Ａ）はＰＬＬ回路
の一般的ブロック図であり、位相比較器（ＰＣ）１は目
標（入力）信号ＩＮとＶＣＯ３の出力信号（ＰＬＬ回路
の出力信号でもある）ＯＵＴとの位相差を検出する。こ
の位相差はループフィルタ（ＬＰＦ）２を介してＶＣＯ
３の制御入力となり、よってＶＣＯ３はこの制御入力に
従って発振出力の位相を制御して、目標信号ＩＮに位相
が合致した出力信号ＯＵＴを得ることができる。尚、目
標信号に対して雑音成分が重畳されている。

【００１１】図１（Ｂ）を参照すると、図１（Ａ）のＰ
ＬＬ回路ブロックの各部を伝達関数で示した数式でモデ
ルのブロック線図である。位相比較器１の伝達関数はＫ
p ，ＬＰＦ２のそれは１／（１＋Ｔｓ），ＶＣＯ３のそ
れはＫv ／ｓで夫々示される。

【００１２】従って、全体の伝達関数Ｇp （ｓ）は、 Ｇp （ｓ）＝Ｋp ・｛１・（１＋Ｔｓ）｝・Ｋv ／ｓ…（１） となる。ここで、Ｋ＝Ｋp ・Ｋv ／Ｔ，ａ＝１／Ｔとお
くと、（１）式は、 Ｇp （ｓ）＝Ｋ／（ｓ² ＋ａｓ）…（２） と書換えられる。

【００１３】この（２）式を用いて、入力Ｕ（ｓ），状
態変数Ｘ（ｓ），出力Ｙ（ｓ）の関係を図示すると、図
１（Ｃ）となる。

【００１４】ここで、入力Ｕ（ｓ），出力Ｙ（ｓ）を夫
々式で表すと、 Ｕ（ｓ）＝（ｓ2 ＋ａｓ）Ｘ（ｓ）…（３） Ｙ（ｓ）＝ＫＸ（ｓ） …（４） となる。（３），（４）式を逆ラプラス変換して、 ｄ² ｘ（ｔ）／ｄｔ² ＝−ａ・ｄｘ（ｔ）／ｄｔ＋ｕ（ｔ）…（５） ｙ（ｔ）＝Ｋｘ（ｔ） …（６） が得られる。

【００１５】状態変数ｘ1 ，ｘ2 をｘ1 ＝ｘ，ｘ2 ＝ｄ
ｘ／ｄｔ（＝ｄｘ1 ／ｄｔ）とおくと、（５），（６）
式は、

【数１】 の如く表される。

【００１６】ここで、（７），（８）式を、

【数２】 の様に置換えるものとする。

【００１７】ここで、図１（Ａ），（Ｂ）に示した雑音
信号ｄを考慮すると、（ａ）式は、

【数３】 の如く表されることになる。尚、Ｅc は定数とする。

【００１８】ここで、（１０），（１１）式を離散化し
て考えると、 ｘ（ｋ＋１）＝Ａ（ｋ）＋Ｂｕ（ｋ）＋Ｅｄ（ｋ）…（１２） Ｙ（ｋ）＝Ｃｘ（ｋ） …（１３） と表現できる。この場合の離散化とは、各信号成分を高
速のサンプリング周波数にてサンプリングしてディジタ
ル的に考えた場合の式である。

【００１９】今、Ｒ（ｋ）を目標信号とし、誤差信号を
ｅ（ｋ）を、 ｅ（ｋ）＝Ｒ（ｋ）−ｙ（ｋ） …（１４） の如く定義するものとすると、（１２）〜（１４）式よ
り、

【数４】 にて示されるエラーシステムが得られる。尚、Δは一回
差分動作を表すものとし、Ｉは単位行列を示す。

【００２０】この（１５），（１６）式で示されるエラ
ーシステムの式を簡略化して、 Ｘ0 （ｋ＋１）＝ΦＸ0 （ｋ）＋ＧΔｕ（ｋ）＋ＧR ΔＲ（ｋ＋１） ＋Ｇd Δｄ（ｋ） …（１７） ｅ（ｋ）＝Ｃ0 Ｘ0 （ｋ） …（１８） と書換える。

【００２１】こうして得られたエラーシステムに対し
て、予め定められた評価関数を導入する。この評価関数
Ｊ（ｋ0 ）は、

【数５】 で示される。尚、Ｉは単位行列を示すものであり、Ｍは
正の整数であってエラーシステムにより適宜選定される
定数である。

【００２２】最適レギュレータ問題の手法に従って制御
入力（現在の入力信号を得るための補正信号）Δｕ
（ｋ）を求めると、

【数６】 として得られることになる。（２０）式において、ＭR
，Ｍd は入力Ｒ（ｋ），雑音ｄ（ｋ）の予見可能な離
散値の数（現在から未来のサンプリング数）を夫々示し
ており、エラーシステムにより夫々定まるものである。

【００２３】ここで、 Ｆ＝−［Ｉ＋Ｇ^T ＰＧ］^-1Ｇ^T ＰΦ ＦR （ｊ）＝−［Ｉ＋Ｇ^T ＰＧ］^-1Ｇ^T ［（Φ＋ＧＦ）^T ］^j-1 ＰＧR Ｆd （ｊ）＝−［Ｉ＋Ｇ^T ＰＧ］^-1Ｇ^T ［（Φ＋ＧＦ）^T ］^j-1 ＰＧd Ｐ＝Ｉ＋Φ^T ＰΦ−Φ^T ＰＧ［Ｉ＋Ｇ^T ＰＧ］^-1Ｇ^T ＰΦ である。

【００２４】以上のことから、入力ｕ（ｋ）を、 ｕ（ｋ）＝ｕ（ｋ−１）＋Δｕ（ｋ）…（２１） なる式に従ってＰＬＬへ供給することにより、位相特性
の改善が可能になる。

【００２５】上述した予見制御理論を実現するための実
施例を図２及び図３を参照して説明する。図２は本発明
の実施例のブロック図であり、ＰＬＬモデル２０に対す
る入力制御を（２１）式に従って行うためにＣＰＵ（プ
ロセッサ）２２が設けられており、このＣＰＵ２２によ
り（２０）式のΔｕ（ｋ）成分が時々刻々算出される。

【００２６】パラメータ設定部２１はＣＰＵ２２の上記
算出に必要な各種パラメータが夫々予め入力されてお
り、ＣＰＵ２２における算出過程でこれ等パラメータが
参照されることになる。

【００２７】ＣＰＵ２２は（２０）式のΔｕ（ｋ）成分
を算出するが、図３のフローチャートに従って算出され
る。ステップ１００において、（１）式で示されるＰＬ
Ｌ回路２０の伝達関数Ｇp （ｓ）より、離散化した状態
方程式（１２）及び出力方程式（１３）が算出される。

【００２８】ステップ１０１において、目標信号と出力
信号との誤差が（１４）式の如く定義され、ステップ１
０２において、上記（１２）〜（１４）式により、状態
変数Ｘ0 （ｋ＋１）と誤差ｅ（ｋ）との方程式が（１
７），（１８）式の如く得られ、エラーシステムが得ら
れることになる。

【００２９】ステップ１０３において、このエラーシス
テムに従って（１９）式に示す評価関数Ｊ（ｋ0 ）が導
入され、ステップ１０４において、この評価関数より制
御入力Δｕ（ｋ）が（２０）式の如く求められる。ステ
ップ１０５にて、この制御入力Δｕ（ｋ）の現在値が算
出され、図２の加算器２３において、直前の入力ｕ（ｋ
−１）と加算される。これが（２１）式で示されるもの
である。

【００３０】ステップ１０６にて、この加算値が現在の
入力となってＰＬＬ回路２０の入力信号（目標信号）と
なるのである。次のステップ１０７において、ｋ＝ｋ＋
１とされることにより、次に続くΔｕ（ｋ＋１）の離散
値が算出され、以下ステップ１０５〜１０７が順次繰返
えされる。

【００３１】尚、予見制御理論の詳細については、計測
自動制御学会論文集Ｖｏｌ．２４，Ｎｏ．１２，ｐｐ１
１４の河村、他による「予見制御系の性質について」な
る論文を参照できるものである。

【００３２】

【発明の効果】叙上の如く、本発明によれば、予見制御
理論を用いて入力制御を行っているので、ハードウェア
を用いることなくソフトウェアにて雑音に起因する位相
特性の劣化を改善できるという効果がある。

【図面の簡単な説明】

【図１】（Ａ）はＰＬＬ回路のブロック図，（Ｂ）は等
価回路図，（Ｃ）は状態図である。

【図２】本発明の実施例の概略ブロック図である。

【図３】本発明の実施例の動作を示すフローチャートで
ある。

【符号の説明】

１ 位相比較器 ２ ＬＰＦ（ループフィルタ） ３ ＶＣＯ ２０ ＰＬＬモデル ２１ パラメータ設定部 ２２ ＣＰＵ ２３ 加算器

フロントページの続き (56)参考文献 特開 平２−36403（ＪＰ，Ａ) 特開 昭63−250701（ＪＰ，Ａ) 「予見性御系の性質について」、河村 仁 他、計測自動制御学会論文集、Ｖ ＯＬ．24，ＮＯ．８，ＰＡＧＥ886− 888，1988 「構造的に安定な予見制御系につい て」、前田勝彦、岡山理科大学紀要Ａ自 然科学、ＮＯ．21，ＰＡＧＥ217−234, 1985 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03L 7/06 - 7/093 G05B 13/00 H04L 7/033

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号と電圧制御発振器の出力信号と
   の位相差を検出してこの位相差に応じて前記電圧制御発
   振器を制御するＰＬＬ回路の入力制御方法であって、前
   記ＰＬＬ回路の伝達関数より離散化した状態方程式及び
   出力方程式を算出するステップと、これ等状態方程式及
   び出力方程式と、更には前記入力信号と前記出力信号と
   の誤差式とから、状態変数と前記誤差との方程式を算出
   するステップと、これ等状態変数と前記誤差との方程式
   をエラーシステムとしたときこのエラーシステムに適す
   る予め設定された評価関数を導入するステップと、前記
   評価関数より現在の入力信号に対する制御入力を求める
   ステップと、この制御入力と直前の入力信号とを加算し
   て現在の入力信号とするステップとを含むことを特徴と
   するＰＬＬ回路の入力制御方法。
2. 【請求項２】 現在の離散入力値をｕ（ｋ）としたと
   き、ｋをｋ＋１として前記評価関数より最新の制御入力
   を順次算出して、順次現在の入力信号を更新制御するよ
   うにしたことを特徴とする請求項１記載のＰＬＬ回路の
   入力制御方法。
3. 【請求項３】 前記エラーシステムは前記入力信号やこ
   の入力信号に重畳される雑音信号が予見可能であり、前
   記評価関数においてこの予見可能な未来の離散値の数が
   反映されていることを特徴とする請求項１または２記載
   のＰＬＬ回路の入力制御方法。