JP2894966B2 - Asymmetric MOS semiconductor device, method of manufacturing the same, and electrostatic discharge protection circuit including the semiconductor device - Google Patents
Asymmetric MOS semiconductor device, method of manufacturing the same, and electrostatic discharge protection circuit including the semiconductor deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、MOS型半導体装置及
びその製造方法、ならびに該半導体装置を含む静電破壊
保護回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS type semiconductor device and a method of manufacturing the same, and an electrostatic discharge protection circuit including the semiconductor device.
【0002】[0002]
【従来の技術】大規模集積回路(VLSI)の構成素子
の微細化及び高機能化に伴って、VLSIの多ピン化が
進んだため、静電破壊保護(ESD)トランジスタがV
LSIチップ中に占める面積割合が増加してきた。その
面積割合を縮小するため、ESD保護トランジスタの高
性能化が要求されている。また、製造コストを低減する
ためには、製造工程数の増加をできるだけ抑える必要が
ある。2. Description of the Related Art As the number of pins of a VLSI has been increased with the miniaturization and higher functionality of constituent elements of a large-scale integrated circuit (VLSI), an electrostatic discharge protection (ESD) transistor has a higher voltage.
The area ratio in the LSI chip has been increasing. In order to reduce the area ratio, higher performance of the ESD protection transistor is required. Further, in order to reduce the manufacturing cost, it is necessary to suppress an increase in the number of manufacturing steps as much as possible.
【0003】このような要求から、ESD保護トランジ
スタとして、オフセットしたシングルドレイン構造を有
するMOS型半導体装置が提案されている。[0003] From such a demand, a MOS semiconductor device having an offset single drain structure has been proposed as an ESD protection transistor.
【0004】図7に、オフセットしたシングルドレイン
構造のMOS型半導体装置を示す。同図において、70
0はP型半導体基板、701はゲート酸化膜、702は
ゲート電極、703はゲート側壁、704はN型高濃度
拡散層である。FIG. 7 shows a MOS type semiconductor device having an offset single drain structure. In FIG.
0 is a P-type semiconductor substrate, 701 is a gate oxide film, 702 is a gate electrode, 703 is a gate side wall, and 704 is an N-type high concentration diffusion layer.
【0005】この半導体装置において特徴的なことは、
次の2点である。A characteristic of this semiconductor device is that
There are the following two points.
【0006】1)LDD(Lightly doped drain)構造
を採用していない。LDD構造とは、ドレイン領域とチ
ャネル領域との間において、通常のドレイン領域よりも
低い不純物濃度を持つ不純物拡散領域を設けた構造をい
う。LDD構造は、ドレイン領域側のみならず、ソース
領域側にも同時に形成される。一方、ドレイン領域とチ
ャネル領域との間において、通常のドレイン領域よりも
低い不純物濃度を持つ不純物拡散領域を設けない構造
は、LDD構造と区別して、シングルドレイン構造と呼
ばれる。図7のMOS型半導体装置は、シングルドレイ
ン構造を有している。そのため、電流量が最大となる電
流経路の電界強度や、PN接合における電界強度が、L
DD構造を持つものに比較して緩和される。その結果、
単位ゲート幅当りのESD破壊耐圧は大きくなる。1) No LDD (Lightly doped drain) structure is adopted. The LDD structure refers to a structure in which an impurity diffusion region having a lower impurity concentration than a normal drain region is provided between a drain region and a channel region. The LDD structure is simultaneously formed not only on the drain region side but also on the source region side. On the other hand, a structure in which an impurity diffusion region having an impurity concentration lower than that of a normal drain region is not provided between a drain region and a channel region is called a single drain structure, as distinguished from an LDD structure. The MOS type semiconductor device of FIG. 7 has a single drain structure. Therefore, the electric field strength of the current path where the amount of current is maximum and the electric field strength at the PN junction are L
Relaxed as compared with those having a DD structure. as a result,
The ESD breakdown voltage per unit gate width increases.
【0007】2)ドレイン領域がゲート電極の真下の領
域から図中右方へオフセットしているために、通常のゲ
ート電極の真下の端部に高濃度拡散層(通常のドレイン
領域)が入り込んだものより、GIDL(Gate Induced
Drain Leakage)電流が減少する。図7に示される構造
は、「オフセットしたシングルドレイン構造」呼ばれる
場合がある。2) Since the drain region is offset rightward in the drawing from the region immediately below the gate electrode, a high concentration diffusion layer (normal drain region) enters the end immediately below the normal gate electrode. GIDL (Gate Induced)
Drain Leakage) The current decreases. The structure shown in FIG. 7 may be called an “offset single drain structure”.
【0008】実際に0.5μm及び0.8μmルールの
CMOSプロセスを用いて製造され市販されているLS
Iチップでは、しかしながら、ESD保護トランジスタ
として、論理回路部のトランジスタと同様にLDD構造
を持つMOS型半導体装置が採用されている。[0008] LS actually manufactured and manufactured using a CMOS process of 0.5 μm and 0.8 μm rules
However, in the I chip, as the ESD protection transistor, a MOS semiconductor device having an LDD structure is employed similarly to the transistor in the logic circuit portion.
【0009】図8にLDD構造を持つ従来のMOS型半
導体装置を示す(特開昭54−4482号公報参照)。
同図において800はP型半導体基板、801はゲート
酸化膜、802はゲート電極、803はゲート側壁、8
04はN型低濃度拡散層、805はN型高濃度拡散層で
ある。FIG. 8 shows a conventional MOS type semiconductor device having an LDD structure (see Japanese Patent Application Laid-Open No. 54-4482).
In the figure, 800 is a P-type semiconductor substrate, 801 is a gate oxide film, 802 is a gate electrode, 803 is a gate side wall, 8
04 is an N-type low concentration diffusion layer, and 805 is an N-type high concentration diffusion layer.
【0010】LDD構造のMOS型半導体装置の単位ゲ
ート幅当りのESD破壊耐圧は、オフセットしたシング
ルドレイン構造のMOS型半導体装置のそれに比べて、
半分程度である。十分なESD破壊耐圧を得るために、
通常、ゲート幅を十分に大きく取っている。The ESD breakdown voltage per unit gate width of the MOS type semiconductor device having the LDD structure is smaller than that of the MOS type semiconductor device having the offset single drain structure.
About half. In order to obtain sufficient ESD breakdown voltage,
Usually, the gate width is set sufficiently large.
【0011】[0011]
【発明が解決しようとする課題】従来のトランジスタ構
造においては、以下の問題点がある。The conventional transistor structure has the following problems.
【0012】オフセットしたシングルドレイン構造の場
合は、I/O(入出力)回路と兼ねる場合に、オフセッ
ト部の寄生抵抗が非常に大きくなるために駆動力が小さ
くなるという問題があった。また、LDD構造の場合に
は、ESD破壊耐圧が小さいという問題点があった。In the case of the offset single drain structure, there is a problem in that when it also serves as an I / O (input / output) circuit, the parasitic resistance of the offset portion becomes very large, and the driving force is reduced. In the case of the LDD structure, there is a problem that the ESD breakdown voltage is small.
【0013】また、従来のESD保護回路、I/O回路
の構成では、寄生効果が大きいために速度、消費電力が
増大し、さらにレイアウト面積が大きくチップ面積が増
大するという問題点があった。Further, the conventional structures of the ESD protection circuit and the I / O circuit have a problem that speed and power consumption are increased due to a large parasitic effect, and a layout area is large and a chip area is increased.
【0014】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ESD破壊
耐圧が高く、さらにGIDL電流が小さく、駆動力の大
きいなMOS型半導体装置及びその製造方法、ならびに
静電破壊保護回路を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a MOS semiconductor device having a high ESD breakdown voltage, a small GIDL current, and a large driving force, and a MOS device therefor. An object of the present invention is to provide a manufacturing method and an electrostatic discharge protection circuit.
【0015】[0015]
【課題を解決するための手段】本発明の非対称MOS型
半導体装置は、上面を有する第1導電型半導体層と、該
半導体層の該上面に設けられたゲート絶縁膜と、該ゲー
ト絶縁膜上に設けられたゲート電極と、該半導体層の上
面のうち、該ゲート電極の直下に位置する第1領域の外
側にオフセットした第2領域に設けられた第2導電型ソ
ース領域及び第2導電型ドレイン領域と、を備えたMO
S型半導体装置であって、該半導体層の上面のうちの該
第1領域と該ソース領域との間の部分の電気抵抗が、該
第1領域と該ドレイン領域との間の電気抵抗よりも小さ
く、そのことにより上記目的が達成される。According to the present invention, there is provided an asymmetric MOS semiconductor device comprising: a first conductivity type semiconductor layer having an upper surface; a gate insulating film provided on the upper surface of the semiconductor layer; A second conductivity type source region and a second conductivity type provided in a second region of the upper surface of the semiconductor layer, which is offset to the outside of the first region located immediately below the gate electrode. MO with drain region
An S-type semiconductor device, wherein an electric resistance of a portion of the upper surface of the semiconductor layer between the first region and the source region is higher than an electric resistance between the first region and the drain region. Small, thereby achieving the above objectives.
【0016】好ましい実施例では、前記半導体基層の上
面のうちの前記第1領域と前記ソース領域との間の部分
に、第2導電型不純物拡散層が設けられている。In a preferred embodiment, a second conductivity type impurity diffusion layer is provided on a portion of the upper surface of the semiconductor base layer between the first region and the source region.
【0017】好ましい実施例では、前記第2導電型不純
物拡散層は、前記ソース領域の不純物濃度よりも低い不
純物濃度を有している。In a preferred embodiment, the second conductivity type impurity diffusion layer has an impurity concentration lower than that of the source region.
【0018】好ましい実施例では、前記第2導電型不純
物拡散層は、前記ソース領域の最大厚さより薄い厚さを
有している。In a preferred embodiment, the second conductivity type impurity diffusion layer has a thickness smaller than a maximum thickness of the source region.
【0019】好ましい実施例では、前記第2導電型不純
物拡散層は、前記ソース領域から前記第1領域の内部に
まで延びている。前記半導体層は、単結晶シリコン基板
から形成されててもよいし、絶縁基板上に形成されてい
てもよい。In a preferred embodiment, the second conductivity type impurity diffusion layer extends from the source region to the inside of the first region. The semiconductor layer may be formed from a single crystal silicon substrate, or may be formed on an insulating substrate.
【0020】ある実施例では、前記第1導電型はP型で
あり、前記第2導電型はN型である。In one embodiment, the first conductivity type is P-type and the second conductivity type is N-type.
【0021】本発明の他の非対称MOS型半導体装置
は、上面を有し、該上面に接する第1導電型領域及び第
2導電型領域を含む半導体基板と、該半導体基板の該第
2導電型領域に設けられた第1導電型MOSトランジス
タと、該半導体基板の該第1導電型領域に設けられた第
2導電型MOSトランジスタと、を備えたMOS型半導
体装置であって、該第2導電型MOSトランジスタは、
該第1導電型領域上に設けられたゲート絶縁膜と、該ゲ
ート絶縁膜上に設けられたゲート電極と、該第1導電型
領域の上面のうち、該ゲート電極の直下に位置する第1
領域の外側にオフセットした第2領域に設けられた第2
導電型ソース領域及び第2導電型ドレイン領域と、を備
え、該第1導電型領域の上面のうちの該第3領域と該ソ
ース領域との間の部分の電気抵抗は、該第3領域と該ド
レイン領域との間の電気抵抗よりも小さく、該第1導電
型MOSトランジスタは、該第2導電型領域上に設けら
れたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲ
ート電極と、該第2導電型領域の上面のうち、該ゲート
電極の直下に位置する第3領域の外側にオフセットした
第4領域に設けられた第1導電型ソース領域及び第1導
電型ドレイン領域と、を備え、該第2導電型領域の上面
のうちの該第3領域と該ソース領域との間の部分の電気
抵抗は、該第3領域と該ドレイン領域との間の電気抵抗
に等しく、そのことにより上記目的が達成される。Another asymmetric MOS type semiconductor device according to the present invention has a top surface, a semiconductor substrate including a first conductivity type region and a second conductivity type region in contact with the top surface, and the second conductivity type of the semiconductor substrate. A MOS type semiconductor device comprising: a first conductivity type MOS transistor provided in a region; and a second conductivity type MOS transistor provided in the first conductivity type region of the semiconductor substrate, wherein the second conductivity type MOS transistor is provided in the semiconductor substrate. Type MOS transistor
A gate insulating film provided on the first conductive type region, a gate electrode provided on the gate insulating film, and a first electrode located on the upper surface of the first conductive type region and located immediately below the gate electrode;
A second region provided in a second region offset outside the region.
A source region of a conductivity type and a drain region of a second conductivity type, and the electrical resistance of a portion between the third region and the source region on the upper surface of the first conductivity type region is the same as that of the third region. The first conductivity type MOS transistor is smaller than the electric resistance between the drain region and the first conductivity type MOS transistor. The first conductivity type MOS transistor includes a gate insulating film provided on the second conductivity type region, and a gate electrode provided on the gate insulating film. A first-conductivity-type source region and a first-conductivity-type drain region provided in a fourth region offset from the third region located immediately below the gate electrode on the upper surface of the second-conductivity-type region; Wherein the electrical resistance of a portion of the upper surface of the second conductivity type region between the third region and the source region is equal to the electrical resistance between the third region and the drain region. Thereby, the above object is achieved.
【0022】好ましい実施例では、前記半導体基板の前
記第1領域と前記ソース領域との間の部分には、第2導
電型不純物拡散層が設けられている。In a preferred embodiment, a second conductivity type impurity diffusion layer is provided in a portion of the semiconductor substrate between the first region and the source region.
【0023】好ましい実施例では、前記第2導電型不純
物拡散層は、前記ソース領域の不純物濃度よりも低い不
純物濃度を有している。好ましい実施例では、前記第2
導電型不純物拡散層は、前記ソース領域の最大厚さより
薄い厚さを有している。In a preferred embodiment, the second conductivity type impurity diffusion layer has an impurity concentration lower than that of the source region. In a preferred embodiment, the second
The conductivity type impurity diffusion layer has a thickness smaller than the maximum thickness of the source region.
【0024】好ましい実施例では、前記第2導電型不純
物拡散層は、前記ソース領域から前記第1領域の内部に
まで延びている。In a preferred embodiment, the second conductivity type impurity diffusion layer extends from the source region to the inside of the first region.
【0025】ある実施例では、前記第1導電型はP型で
あり、前記第2導電型はN型である。In one embodiment, the first conductivity type is P-type and the second conductivity type is N-type.
【0026】本発明の製造方法は、上面を有する第1導
電型半導体層と、該半導体層の該上面に設けられたゲー
ト絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極
と、該半導体層の上面のうち、該ゲート電極の直下に位
置する第1領域の外側にオフセットした第2領域に設け
られた第2導電型ソース領域及び第2導電型ドレイン領
域と、を備えた非対称MOS型半導体装置を製造する方
法であって、該半導体層上に該ゲート絶縁膜を形成する
工程と、該ゲート絶縁膜上に該ゲート電極を形成する工
程と、該半導体層のうち該ドレイン領域となる部分を注
入ストップ層で覆う工程と、該注入ストップ層及び該ゲ
ート電極をマスクとして、第2導電型不純物イオンを該
半導体層に注入する工程と、該注入ストップ層を除去す
る工程と、該ゲート電極の両側面にサイドウォールスペ
ーサを設ける工程と、該ゲート電極及び該サイドウォー
ルスペーサをマスクとして、該半導体層中に第2導電型
不純物イオンを注入し、第2導電型ソース領域及び第2
導電型ドレイン領域を形成する工程と、を包含してお
り、そのことにより上記目的が達成される。The manufacturing method according to the present invention comprises a first conductive type semiconductor layer having an upper surface, a gate insulating film provided on the upper surface of the semiconductor layer, a gate electrode provided on the gate insulating film, An asymmetrical MOS having a second conductivity type source region and a second conductivity type drain region provided in a second region offset to the outside of the first region located immediately below the gate electrode on the upper surface of the semiconductor layer; Forming a gate insulating film on the semiconductor layer, forming the gate electrode on the gate insulating film, and forming the drain region in the semiconductor layer. Covering the portion with an implantation stop layer, implanting second conductivity type impurity ions into the semiconductor layer using the implantation stop layer and the gate electrode as a mask, removing the implantation stop layer, Game A step of providing a sidewall spacer on both sides of the electrode, the gate electrode and the sidewall spacer as a mask, the second conductivity type impurity ions are implanted into the semiconductor layer, a second conductive type source region and a second
Forming a conductivity type drain region, whereby the above object is achieved.
【0027】本発明の他の製造方法は、上面を有し、該
上面に接する第1導電型領域及び第2導電型領域を含む
半導体基板と、該半導体基板の該第2導電型領域に設け
られた第1導電型MOSトランジスタと、該半導体基板
の該第1導電型領域に設けられた第2導電型MOSトラ
ンジスタと、を備えた非対称MOS型半導体装置を製造
する方法であって、該半導体基板上にゲート絶縁膜を形
成する工程と、該ゲート絶縁膜上にゲート電極を形成す
る工程と、該半導体基板のうち該第2導電型MOSトラ
ンジスタのドレイン領域となる部分と該第2導電型領域
の両方を第1注入ストップ層で覆う工程と、該第1注入
ストップ層及び該ゲート電極をマスクとして、第2導電
型不純物イオンを該第1導電型領域に注入する工程と、
該第1注入ストップ層を除去する工程と、該第1導電型
領域を第2注入ストップ層で覆う工程と、該第2注入ス
トップ層及び該ゲート電極をマスクとして、第1導電型
不純物イオンを該第2導電型領域に注入する工程と、該
第2注入ストップ層を除去する工程と、該ゲート電極の
側面にサイドウォールスペーサを設ける工程と、該第2
導電型領域を第3注入ストップ層で覆う工程と、該第3
注入ストップ層及び該ゲート電極をマスクとして、第2
導電型不純物イオンを該第1導電型領域に注入し、それ
によって該第2導電型MOSトランジスタのソース領域
及びドレイン領域を形成する工程と、該第3注入ストッ
プ層を除去する工程と、該第1導電型領域を第4注入ス
トップ層で覆う工程と、該第4注入ストップ層及び該ゲ
ート電極をマスクとして、第1導電型不純物イオンを該
第2導電型領域に注入し、それによって該第1導電型M
OSトランジスタのソース領域及びドレイン領域を形成
する工程と、を包含し、そのことにより上記目的が達成
される。According to another manufacturing method of the present invention, there is provided a semiconductor substrate having an upper surface and including a first conductivity type region and a second conductivity type region in contact with the upper surface, and providing the semiconductor substrate in the second conductivity type region of the semiconductor substrate. A method of manufacturing an asymmetric MOS type semiconductor device comprising: a first conductivity type MOS transistor provided in the first conductivity type region; and a second conductivity type MOS transistor provided in the first conductivity type region of the semiconductor substrate. Forming a gate insulating film on the substrate, forming a gate electrode on the gate insulating film, forming a portion of the semiconductor substrate to be a drain region of the second conductivity type MOS transistor, Covering both of the regions with a first implantation stop layer; implanting second conductivity type impurity ions into the first conductivity type region using the first implantation stop layer and the gate electrode as a mask;
Removing the first implantation stop layer, covering the first conductivity type region with a second implantation stop layer, removing the first conductivity type impurity ions using the second implantation stop layer and the gate electrode as a mask. Implanting into the second conductivity type region, removing the second implantation stop layer, providing a sidewall spacer on a side surface of the gate electrode,
Covering the conductive type region with a third injection stop layer;
Using the implantation stop layer and the gate electrode as a mask, the second
Implanting impurity ions of the conductivity type into the first conductivity type region, thereby forming a source region and a drain region of the second conductivity type MOS transistor; removing the third implantation stop layer; Covering the one conductivity type region with a fourth implantation stop layer, and implanting first conductivity type impurity ions into the second conductivity type region using the fourth implantation stop layer and the gate electrode as a mask; 1 conductivity type M
Forming a source region and a drain region of the OS transistor, thereby achieving the above object.
【0028】前記第4注入ストップ層として、前記第2
注入ストップ層と同じ平面形状を有する層を使用する。As the fourth injection stop layer, the second injection stop layer
A layer having the same planar shape as the injection stop layer is used.
【0029】前記第3注入ストップ層として、前記第2
注入ストップ層の平面形状を反転させた平面形状を有す
る層を使用する。As the third injection stop layer, the second injection stop layer
A layer having a planar shape obtained by inverting the planar shape of the injection stop layer is used.
【0030】本発明の静電破壊保護回路は、電気信号の
入出力を行うための入出力パッドと、所定の電位を供給
するための端子と、該入出力パッドにドレインが接続さ
れ、ソース及びゲートが該端子に接続された第1のNc
hMOSFETと、該入出力パッドにドレインが接続さ
れ、ソース及びゲートが該端子に接続された第2のNc
hMOSFETと、を備えた静電破壊保護回路であっ
て、該第1及び第2のNchMOSFETのそれぞれ
は、上面を有するP型半導体層と、該半導体層の該上面
に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設け
られたゲート電極と、該半導体層の上面のうち、該ゲー
ト電極の直下に位置する第1領域の外側にオフセットし
た第2領域に設けられたN型ソース領域及びN型ドレイ
ン領域と、を備えており、該第2のNchMOSFET
に関して、該半導体基層の上面のうちの該第1領域と該
ソース領域との間の部分に、N型不純物拡散層が設けら
れており、そのことにより、該第2のNchMOSFE
Tに関して、該半導体層の上面のうちの該第1領域と該
ソース領域との間の部分の電気抵抗が、該第1領域と該
ドレイン領域との間の電気抵抗よりも小さく、そのこと
により上記目的が達成される。The electrostatic discharge protection circuit of the present invention has an input / output pad for inputting / outputting an electric signal, a terminal for supplying a predetermined potential, a drain connected to the input / output pad, A first Nc whose gate is connected to the terminal
a second Nc having a drain connected to the input / output pad and a source and a gate connected to the terminal.
and a hMOSFET, wherein each of the first and second NchMOSFETs includes a P-type semiconductor layer having an upper surface, a gate insulating film provided on the upper surface of the semiconductor layer, A gate electrode provided on the gate insulating film, an N-type source region provided in a second region of the upper surface of the semiconductor layer, which is offset outside a first region located immediately below the gate electrode, and An N-type drain region.
In regard to the above, an N-type impurity diffusion layer is provided in a portion of the upper surface of the semiconductor base layer between the first region and the source region, whereby the second NchMOSFE is formed.
With respect to T, the electrical resistance of a portion of the upper surface of the semiconductor layer between the first region and the source region is smaller than the electrical resistance between the first region and the drain region, The above object is achieved.
【0031】前記第1のNchMOSFETに関して
も、前記半導体基層の上面のうちの前記第1領域と前記
ソース領域との間の部分に、N型不純物拡散層が設けら
れており、そのことにより、該第1のNchMOSFE
Tに関して、該半導体層の上面のうちの該第1領域と該
ソース領域との間の部分の電気抵抗が、該第1領域と該
ドレイン領域との間の電気抵抗よりも小さくてもよい。As for the first N-channel MOSFET, an N-type impurity diffusion layer is provided in a portion of the upper surface of the semiconductor base layer between the first region and the source region. First NchMOSFE
Regarding T, an electric resistance of a portion of the upper surface of the semiconductor layer between the first region and the source region may be smaller than an electric resistance between the first region and the drain region.
【0032】前記第1のNchMOSFETに関して
は、前記半導体基層の上面のうちの前記第1領域と前記
ソース領域との間の部分、及び該第1領域と前記ドレイ
ン領域との間の部分の両方にN型不純物拡散層が設けら
れており、そのことにより、該第1のNchMOSFE
Tに関して、該半導体層の上面のうちの該第1領域と該
ソース領域との間の部分の電気抵抗が、該第1領域と該
ドレイン領域との間の電気抵抗に等しく設定されていて
もよい。With respect to the first NchMOSFET, both the portion between the first region and the source region and the portion between the first region and the drain region on the upper surface of the semiconductor base layer are provided. An N-type impurity diffusion layer is provided, whereby the first NchMOSFE is formed.
Regarding T, even if the electric resistance of a portion between the first region and the source region on the upper surface of the semiconductor layer is set equal to the electric resistance between the first region and the drain region. Good.
【0033】本発明の他の静電破壊保護回路は、電源電
圧を供給するための電源端子と、前記入出力パッドにド
レインが接続され、ソース及びゲートが該電源端子に接
続された第1のPchMOSFETと、該入出力パッド
にドレインが接続され、ソース及びゲートが該電源端子
に接続された第2のPchMOSFETと、を備えてお
り、該第1及び第2のPchMOSFETのそれぞれ
は、上面を有するN型半導体層と、該半導体層の該上面
に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設け
られたゲート電極と、該半導体層の上面のうち、該ゲー
ト電極の直下に位置する第3領域の外側にオフセットし
た第4領域に設けられたP型ソース領域及びP型ドレイ
ン領域と、を備えており、該半導体層の上面のうちの該
第1領域と該ソース領域との間の部分の電気抵抗が、該
第1領域と該ドレイン領域との間の電気抵抗に等しく、
そのことにより正気目的が達成される。According to another aspect of the present invention, there is provided a first electrostatic breakdown protection circuit having a power supply terminal for supplying a power supply voltage, a drain connected to the input / output pad, and a source and a gate connected to the power supply terminal. A Pch MOSFET, and a second Pch MOSFET having a drain connected to the input / output pad and a source and a gate connected to the power supply terminal, each of the first and second Pch MOSFETs having an upper surface. An N-type semiconductor layer, a gate insulating film provided on the upper surface of the semiconductor layer, a gate electrode provided on the gate insulating film, and a portion of the upper surface of the semiconductor layer located immediately below the gate electrode. A P-type source region and a P-type drain region provided in a fourth region offset to the outside of the third region, wherein the first region and the source in the upper surface of the semiconductor layer are provided. Electrical resistance of the portion between the frequency is equal to the electrical resistance between the first region and said drain region,
This achieves the sanity purpose.
【0034】前記第2のNchMOSFETと前記第2
のPchMOSFETは出力制御回路に接続され、前記
入出力パッド上に出力信号を出力してもよい。The second Nch MOSFET and the second
May be connected to an output control circuit to output an output signal on the input / output pad.
【0035】[0035]
【作用】本発明のMOS型半導体装置によれば、 1)ドレイン側がシングルドレイン構造であるために、
電流量が最大となる電流経路の電界強度及び拡散層と基
板間のPN接合における電界強度がLDD構造に比較し
て緩和される。このため、ESD破壊耐圧は大きくな
る。According to the MOS type semiconductor device of the present invention: 1) Since the drain side has a single drain structure,
The electric field strength of the current path where the amount of current is maximum and the electric field strength at the PN junction between the diffusion layer and the substrate are alleviated as compared with the LDD structure. For this reason, the ESD breakdown voltage increases.
【0036】2)ドレイン側にオフセットしたシングル
ドレイン構造を採用しているために、通常のゲート端に
高濃度拡散層が入り込んだものよりGIDL電流は減少
する。2) Since a single-drain structure offset to the drain side is employed, the GIDL current is smaller than that in a case where a high concentration diffusion layer enters a normal gate end.
【0037】3)ソース側にLDD構造を採用している
ために、ソース側もオフセットしたシングルドレイン構
造を持つ従来の対称型MOSFETより、駆動力が向上
する。3) Since the LDD structure is adopted on the source side, the driving force is improved as compared with the conventional symmetric MOSFET having a single drain structure in which the source side is also offset.
【0038】CMOS半導体装置において、NchMO
SFETに非対称構造のトランジスタを用い、PchM
OSFETにLDD構造のトランジスタを用いること
で、ESD破壊耐圧を変化させずに、製造のためのマス
クの枚数が1枚減らされる。In a CMOS semiconductor device, an NchMO
Using an asymmetric transistor for SFET, PchM
By using a transistor having an LDD structure as the OSFET, the number of masks for manufacturing can be reduced by one without changing the ESD breakdown voltage.
【0039】また、本発明のMOS型半導体装置の製造
方法は、従来S/D(ソース・ドレイン)形成マスクと
共通に用いていたLDD注入用マスクを別にし、一部の
トランジスタにおいてはドレイン側にLDD注入を行な
わないようなパターンにすることで、工程数を増加させ
ずに、また特殊なプロセスを用いることなく、さらにE
SD保護トランジスタをオフセットのシングルドレイン
構造にする場合と同じマスク数で、I/O回路とESD
保護トランジスタの両方兼ねたMOSFETに非常に適
したドレイン側がオフセットのシングルドレイン構造
で、ソース側がLDD構造である非対称MOSFETを
作製することができる。In the method of manufacturing a MOS type semiconductor device according to the present invention, the LDD injection mask used in common with the conventional S / D (source / drain) formation mask is separated. By making the pattern such that LDD implantation is not performed, the number of steps is not increased, and a special process is not used.
With the same number of masks as in the case where the SD protection transistor has an offset single drain structure, the I / O circuit and the ESD
An asymmetric MOSFET having a single drain structure with an offset on the drain side and an LDD structure on the source side, which is very suitable for a MOSFET that also serves as both a protection transistor, can be manufactured.
【0040】またさらにpchMOSFETではS/D
(ソース・ドレイン)形成マスクとLDD注入用マスク
を共通に用いることでマスク枚数を1枚減らすことがで
きる。Further, in the pch MOSFET, S / D
The number of masks can be reduced by one by using the (source / drain) formation mask and the LDD implantation mask in common.
【0041】またさらに非対称のMOSFETだけでな
く、通常論理回路部に用いる対称型のMOSFETを容
易に形成できる。Further, not only an asymmetric MOSFET but also a symmetric MOSFET used in a normal logic circuit can be easily formed.
【0042】本発明による静電破壊保護回路では、 1)ESD保護回路とI/O回路の両方ともLDD構造
であるものと比較して、I/O回路の駆動力が若干減少
するため、I/O回路の面積は若干増加する。しかしな
がらESD破壊耐圧は大きくなるため、ESD保護回路
の面積を減少させることができるため、全体としてレイ
アウト面積を減少させることができる。また両方ともオ
フセットのシングルドレイン構造であるものと比較し
て、I/O回路の駆動力が増加するため、I/O回路の
トランジスタのゲート幅を減少させることができるた
め、I/O回路の面積を減少させることができる。In the electrostatic discharge protection circuit according to the present invention, 1) the driving force of the I / O circuit is slightly reduced as compared with the case where both the ESD protection circuit and the I / O circuit have the LDD structure. The area of the / O circuit is slightly increased. However, since the ESD withstand voltage increases, the area of the ESD protection circuit can be reduced, so that the layout area can be reduced as a whole. In addition, since the driving force of the I / O circuit is increased as compared with the case where both have the offset single drain structure, the gate width of the transistor of the I / O circuit can be reduced. The area can be reduced.
【0043】2)ESD保護回路トランジスタのゲート
長は、他のトランジスタのゲート長より大きいため、従
来非対称MOSFETを製作する際に問題であったゲー
トを横切るパターンの形成が容易である。2) The gate length of the ESD protection circuit transistor is longer than the gate lengths of the other transistors. Therefore, it is easy to form a pattern crossing the gate, which has conventionally been a problem when manufacturing an asymmetric MOSFET.
【0044】3)1)の効果によりゲート幅を大幅に減
少できるために、入力の際の負荷容量である接合容量及
び出力の際のゲート電極による寄生効果を大幅に減少で
き、I/O回路を駆動する際の遅延時間が改善される。3) Since the gate width can be greatly reduced by the effect of 1), the parasitic effect due to the junction capacitance as the load capacitance at the time of input and the gate electrode at the time of output can be greatly reduced, and the I / O circuit can be reduced. , The delay time when driving is improved.
【0045】またさらにCMOS構造において、I/O
回路とESD保護トランジスタの両方兼ねたNchMO
SFETに非対称構造のトランジスタを、PchMOS
FETにLDD構造のトランジスタを用いることで、E
SD破壊耐圧を同程度に保ったままで、この装置を実現
するのに必要なマスク枚数を1枚減らすことができる。Further, in a CMOS structure, I / O
NchMO that doubles as circuit and ESD protection transistor
An asymmetric transistor is used for SFET, PchMOS
By using an LDD transistor for the FET, E
It is possible to reduce the number of masks required to realize this apparatus by one while maintaining the SD breakdown voltage at the same level.
【0046】[0046]
【実施例】以下に、本発明を実施例について説明する。The present invention will be described below with reference to examples.
【0047】(実施例1)本実施例のMOS型トランジ
スタは、P型の単結晶シリコン基板100の上面に設け
られたゲート絶縁膜101と、ゲート絶縁膜101上に
設けられたゲート電極102と、ゲート電極102の側
面に設けられたサイドウォールスペーサ103と、シリ
コン基板100内に形成されたN型ソース領域105a
及びN型ドレイン領域105bとを備えている。(Embodiment 1) The MOS transistor of this embodiment has a gate insulating film 101 provided on the upper surface of a P-type single crystal silicon substrate 100 and a gate electrode 102 provided on the gate insulating film 101. A sidewall spacer 103 provided on a side surface of the gate electrode 102, and an N-type source region 105a formed in the silicon substrate 100.
And an N-type drain region 105b.
【0048】本明細書では、説明の都合上、シリコン基
板100の上面を、3つの領域:(1)ゲート電極10
2の直下に位置する第1領域、(2)その外側に0.05
から0.10μm程度オフセットした第2領域、及び
(3)第1領域と第2領域との間の中間領域、に分けて考
えることにする。ゲート絶縁膜101及びゲート電極1
02は、第1領域の真上に位置している。ソース領域1
05a及びドレイン領域105bは、何れも、第2領域
に設けられている。サイドウォールスペーサ103は、
第1領域と第2領域との間の中間領域上に設けられてい
る。In the present specification, for convenience of explanation, the upper surface of the silicon substrate 100 is divided into three regions: (1) the gate electrode 10
A first area located directly below 2;
A second region offset by about 0.10 μm from
(3) An intermediate area between the first area and the second area will be considered separately. Gate insulating film 101 and gate electrode 1
02 is located directly above the first area. Source area 1
05a and the drain region 105b are both provided in the second region. The side wall spacer 103
It is provided on an intermediate area between the first area and the second area.
【0049】本実施例の第1領域とソース領域105a
との間には、N型不純物拡散領域104が設けられてい
る。より正確には、不純物拡散層104は、ソース領域
105aから第1領域の内部にまで延びている。この不
純物拡散領域104は、ソース領域105aの不純物濃
度(2×1020cm-3)よりも低い不純物濃度(2×1
017cm-3)を有してており、ソース領域105aの最
大厚さ(0.20μm)より薄い厚さ(0.14μm)
を有している。この不純物拡散領域104の存在によ
り、第1領域とソース領域との間の中間領域の電気抵抗
が、第1領域とドレイン領域との間の中間領域の電気抵
抗よりも小さくなっている。The first region and the source region 105a of this embodiment
Between them, an N-type impurity diffusion region 104 is provided. More precisely, the impurity diffusion layer 104 extends from the source region 105a to the inside of the first region. This impurity diffusion region 104 has an impurity concentration (2 × 1) lower than that of the source region 105a (2 × 10 20 cm −3 ).
0 17 cm −3 ) and a thickness (0.14 μm) thinner than the maximum thickness (0.20 μm) of the source region 105a.
have. Due to the presence of the impurity diffusion region 104, the electric resistance of the intermediate region between the first region and the source region is smaller than the electric resistance of the intermediate region between the first region and the drain region.
【0050】図1には、単結晶シリコン基板100に形
成されたMOSFETが示されているが、単結晶シリコ
ン基板100の代わりに、絶縁基板上に設けられた単結
晶半導体層、多結晶半導体層又は非晶質半導体層を用い
ても良い。FIG. 1 shows a MOSFET formed on a single-crystal silicon substrate 100. Instead of the single-crystal silicon substrate 100, a single-crystal semiconductor layer and a polycrystalline semiconductor layer provided on an insulating substrate are provided. Alternatively, an amorphous semiconductor layer may be used.
【0051】次に、図3を参照しながら、図1の非対称
MOS型半導体装置の製造方法を説明する。Next, a method of manufacturing the asymmetric MOS type semiconductor device of FIG. 1 will be described with reference to FIG.
【0052】まず、図3(a)に示されるように、P型
半導体基板300上に酸化膜(膜厚10nm程度)と導
電性膜(膜厚200nm程度)とを連続して形成した
後、酸化膜及び導電性膜からなる多層膜の所定の部分を
選択的にエッチングし、それによって、ゲート絶縁膜3
01及びゲート電極302を形成する。エッチングは、
基板300に垂直な方向に強い異方性を持つドライエッ
チングにより行う。図3(a)では、ゲート電極302
の直下の領域(第1領域)以外の領域は、基板の上面が
露出しているように記載されているが、ゲート絶縁膜の
ための酸化膜が残置していてもよい。First, as shown in FIG. 3A, an oxide film (about 10 nm in thickness) and a conductive film (about 200 nm in thickness) are continuously formed on a P-type semiconductor substrate 300. Predetermined portions of the multilayer film composed of an oxide film and a conductive film are selectively etched, whereby the gate insulating film 3 is formed.
01 and the gate electrode 302 are formed. Etching is
This is performed by dry etching having strong anisotropy in a direction perpendicular to the substrate 300. In FIG. 3A, the gate electrode 302
Although the region other than the region immediately below (the first region) is described such that the upper surface of the substrate is exposed, an oxide film for the gate insulating film may be left.
【0053】次に、図3(b)に示されるように、フォ
トレジスト306を塗布し、P型半導体基板300のド
レイン側とゲート電極302のドレイン側を覆った状態
にフォトレジスト306をパターニングする。Next, as shown in FIG. 3B, a photoresist 306 is applied, and the photoresist 306 is patterned so as to cover the drain side of the P-type semiconductor substrate 300 and the drain side of the gate electrode 302. .
【0054】図3(c)に示されるように、ゲート電極
302及びフォトレジスト306をマスクとして、n型
の不純物、例えば、リンイオンを注入エネルギー40K
eV、注入ドーズ量4×1013cm-2程度で7度の角度
でイオン注入し、N型低濃度拡散層304を形成する。As shown in FIG. 3C, using the gate electrode 302 and the photoresist 306 as a mask, an n-type impurity, for example, phosphorus ions is implanted at an energy of 40K.
Ion implantation is performed at an angle of 7 degrees with an implantation dose of 4 × 10 13 cm −2 at eV to form an N-type low concentration diffusion layer 304.
【0055】図3(d)に示されるように、フォトレジ
スト306を除去した後、ゲート側壁303となる絶縁
膜(例えば酸化膜)を約150nm堆積する。その後、
その絶縁膜を垂直方向に強い異方性を持つドライエッチ
ングによりエッチングし、それによって絶縁膜の所定部
分をゲート電極302の側面に残置させ、ゲート側壁4
を形成する。As shown in FIG. 3D, after removing the photoresist 306, an insulating film (for example, an oxide film) serving as the gate side wall 303 is deposited to a thickness of about 150 nm. afterwards,
The insulating film is etched by dry etching having strong anisotropy in the vertical direction, so that a predetermined portion of the insulating film is left on the side surface of the gate electrode 302 and the gate sidewall 4 is removed.
To form
【0056】図3(e)に示されるように、N型の不純
物、例えば、ヒ素イオンを注入エネルギー80KeV、
注入ドーズ量6×1015cm-2程度イオン注入し、N型
高濃度拡散層305を形成する。As shown in FIG. 3E, an N-type impurity such as arsenic ion is implanted at an energy of 80 KeV.
Ion implantation is performed at an implantation dose of about 6 × 10 15 cm −2 to form an N-type high concentration diffusion layer 305.
【0057】従来のLDD構造をもつMOSFETを含
む複数のMOSFETを同一基板上に同時に形成する場
合、図1の構造を持つべき一部のトランジスタについて
のみ、ドレイン側にLDD注入を行なわないようにすれ
ばよい。そうすれば、製造工程の数を特別に増加させず
に、また特殊プロセスを用いることなく、オフセットし
たシングルドレイン構造をドレイン側に有し、LDD構
造をソース側に有する非対称MOSFETを容易に形成
することができる。特に、複数のトランジスタが一つの
基板に集積された半導体装置を製造する場合、一部の選
択されたトランジスタについてのみ、図3に示す非対称
のマスキングを行えば、普通の対称型MOSFETと同
時に上記非対称MOSFETを作製することができる。When a plurality of MOSFETs including a MOSFET having the conventional LDD structure are simultaneously formed on the same substrate, LDD implantation should not be performed on the drain side of only some transistors having the structure shown in FIG. I just need. Then, an asymmetric MOSFET having an offset single-drain structure on the drain side and an LDD structure on the source side can be easily formed without particularly increasing the number of manufacturing steps and without using a special process. be able to. In particular, when manufacturing a semiconductor device in which a plurality of transistors are integrated on a single substrate, the asymmetric masking shown in FIG. A MOSFET can be manufactured.
【0058】図3の方法により製造されたNchMOS
FET(本発明)と従来の対称構造を有するNchMO
SFET(従来例1及び2)について、プロセス・デバ
イスシミュレーションを用いて駆動力を計算し比較し
た。NchMOS manufactured by the method of FIG.
NchMO with FET (invention) and conventional symmetric structure
For SFETs (conventional examples 1 and 2), the driving force was calculated using process / device simulations and compared.
【0059】従来例1:ソース、ドレイン両方ともLD
D構造 従来例2:ソース、ドレイン両方ともオフセットのシン
グルドレイン構造 本発明1:ソースがLDD、ドレインがオフセットのシ
ングルドレイン構造 図9のグラフにデバイスシミュレーションにより求めた
NchMOSFETの飽和電流を示す。グラフの横軸は
ドレイン電圧、縦軸はドレイン電流である。ゲート電圧
は3V、ゲート長0.5μm、及びゲート酸化膜10n
mの条件で、プロセスシミュレーションを行なってい
る。Conventional example 1: Both source and drain are LD
D-structure Conventional example 2: Single-drain structure with offset for both source and drain Present invention 1: Single-drain structure with LDD for source and offset for drain The graph of FIG. 9 shows the saturation current of the NchMOSFET obtained by device simulation. The horizontal axis of the graph is the drain voltage, and the vertical axis is the drain current. The gate voltage is 3 V, the gate length is 0.5 μm, and the gate oxide film 10 n
The process simulation is performed under the condition of m.
【0060】図9からわかるように、ゲート電圧、ドレ
イン電圧3Vの場合の単位ゲート幅当りの飽和電流値I
dsatは各々、 Idsat(従来例1) =0.329mA/
μm Idsat(従来例2) =0.168mA/
μm Idsat(本発明1) =0.259mA/
μm となり、本発明は従来例1と比較して駆動力が約21%
減少するが、従来例2と比較すると54%増加する。As can be seen from FIG. 9, when the gate voltage and the drain voltage are 3 V, the saturation current I per unit gate width is obtained.
dsat is Idsat (conventional example 1) = 0.329 mA /
μm Idsat (conventional example 2) = 0.168 mA /
μm Idsat (Invention 1) = 0.259 mA /
μm, and the present invention has a driving force of about 21% as compared with the conventional example 1.
Although it decreases, it increases by 54% as compared with Conventional Example 2.
【0061】また、図10に200pFサージ試験で得
られたNchMOSFETのESD破壊耐圧(実験値)
のゲート幅依存性を示す。ESD破壊耐圧は、MOSF
ETのドレイン側の構造だけで決定されるので、本発明
1のESD破壊耐圧と従来例2(オフセットシングルド
レイン構造)のESD破壊耐圧は同一である。図10か
ら、ESD破壊耐圧はゲート幅に比例し、本発明1及び
従来例2のESD破壊耐圧は従来例の2倍以上であるこ
とがわかる。FIG. 10 shows the ESD breakdown voltage (experimental value) of the NchMOSFET obtained by the 200 pF surge test.
Of FIG. ESD breakdown voltage is MOSF
Since it is determined only by the structure on the drain side of the ET, the ESD withstand voltage of the present invention 1 and the ESD withstand voltage of the conventional example 2 (offset single drain structure) are the same. FIG. 10 shows that the ESD breakdown withstand voltage is proportional to the gate width, and the ESD breakdown withstand voltage of the present invention 1 and the conventional example 2 is twice or more that of the conventional example.
【0062】図10から得られた単位ゲート幅当りのE
SD破壊耐圧は ESD破壊耐圧(従来例1) =0.53V/μm ESD破壊耐圧(従来例2) =1.14V/μm ESD破壊耐圧(本発明1) =1.14V/μm となり、本実施例は従来例2とほぼ同等のESD破壊耐
圧を確保でき、さらに従来例1と比較すると2倍以上E
SD破壊耐圧が増加する。E per unit gate width obtained from FIG.
The SD breakdown voltage is as follows: ESD breakdown voltage (conventional example 1) = 0.53 V / μm ESD breakdown voltage (conventional example 2) = 1.14 V / μm ESD breakdown voltage (present invention 1) = 1.14 V / μm In the example, an ESD breakdown voltage almost equal to that of the conventional example 2 can be secured.
SD breakdown voltage increases.
【0063】以上をまとめると、本実施例によれば、従
来例1に比較して、駆動力は約21%減少するが、ES
D破壊耐圧は約2倍以上増加する。また、従来例2に比
較して、ESD破壊耐圧は同等であるが、駆動力は約5
4%増加する。本発明の半導体装置は、I/O回路を兼
ねるESD保護トランジスタに最適である。この点につ
いては、後で、図5及び図6を参照しながら詳述する。In summary, according to the present embodiment, the driving force is reduced by about 21% as compared with the conventional example 1,
The D breakdown voltage increases about twice or more. Further, as compared with the conventional example 2, the ESD withstand voltage is the same, but the driving force is about 5 times.
Increase by 4%. The semiconductor device of the present invention is most suitable for an ESD protection transistor also serving as an I / O circuit. This will be described later in detail with reference to FIGS.
【0064】(実施例2)図2を参照しながら、本発明
による他のMOS型半導体装置(相補型MOS半導体装
置)を説明する。Embodiment 2 Another MOS type semiconductor device (complementary MOS semiconductor device) according to the present invention will be described with reference to FIG.
【0065】図2の相補型MOS型半導体装置は、P型
半導体基板200、P型半導体基板200に設けられた
N型ウエル201、P型半導体基板200とN型ウエル
201を分離するLOCOS202、P型半導体基板2
00とN型ウエル201の一主面上にゲート酸化膜20
3を介して設けられたゲート電極204、P型半導体基
板200に形成されたN型ソース低濃度拡散層206、
N型ソースドレイン高濃度拡散層208、N型ウエル2
01に形成されたP型低濃度拡散層207、P型ソース
ドレイン高濃度拡散層209、及びゲート電極204の
側壁に形成されたゲート側壁205を備えている。The complementary MOS type semiconductor device shown in FIG. 2 includes a P-type semiconductor substrate 200, an N-type well 201 provided on the P-type semiconductor substrate 200, a LOCOS 202, a P-type semiconductor substrate 200 for separating the P-type semiconductor substrate 200 and the N-type well 201. Type semiconductor substrate 2
00 and the gate oxide film 20 on one main surface of the N-type well 201.
3, a gate electrode 204 provided on the P-type semiconductor substrate 200, an N-type source low concentration diffusion layer 206 formed on the P-type semiconductor substrate 200,
N-type source / drain high concentration diffusion layer 208, N-type well 2
The P-type low-concentration diffusion layer 207, the P-type source / drain high-concentration diffusion layer 209, and the gate side wall 205 formed on the side wall of the gate electrode 204 are provided.
【0066】図2の実施例において特徴的なことは、N
chMOSFETが非対称構造を有するのに対して、P
chMOSFETが対称的なLDD構造を有しているこ
とである。本実施例によれば、両方に非対称なMOSF
ETを採用する場合よりも、製造工程に必要なマスクの
枚数を1枚減らしながら、ESD破壊耐圧を低下させず
に、駆動力を向上させることができる。A characteristic of the embodiment shown in FIG.
While the chMOSFET has an asymmetric structure, P
The chMOSFET has a symmetric LDD structure. According to this embodiment, the asymmetric MOSF
As compared with the case where ET is employed, the driving force can be improved without reducing the ESD breakdown withstand voltage while reducing the number of masks required for the manufacturing process by one.
【0067】PchMOSFETが対称的なLDD構造
を有していても、ESD破壊耐圧が低下しない理由は次
のとおりである。The reason why the ESD breakdown voltage does not decrease even if the Pch MOSFET has a symmetric LDD structure is as follows.
【0068】PchMOSFETのチャネル抵抗はNc
hMOSFETのチャネル抵抗よりも高いため、ESD
動作時の電流は、NchMOSFETよりもPchMO
SFETを流れにくい。このために、PchMOSFE
TのESD破壊耐圧がNchMOSFETより低くて
も、PchMOSFETではESD破壊が起きにくく、
ESD破壊耐圧はNchMOSFETによって決定され
る。The channel resistance of the Pch MOSFET is Nc
ESD resistance is higher than channel resistance of hMOSFET.
The current during operation is higher than PchMO
It is difficult to flow through the SFET. For this purpose, PchMOSFE
Even if the ESD breakdown withstand voltage of T is lower than that of the NchMOSFET, the PchMOSFET hardly causes ESD breakdown,
The ESD breakdown voltage is determined by the NchMOSFET.
【0069】図4(a)から(e)を参照しながら、図
2のCMOS型半導体装置を製造する方法を説明する。With reference to FIGS. 4A to 4E, a method of manufacturing the CMOS type semiconductor device shown in FIG. 2 will be described.
【0070】まず、図4(a)に示されるように、P型
半導体基板400とn型ウエル401の一主面上にゲー
ト酸化膜403を膜厚10nm程度に形成し、ゲート電
極404となる導電性膜を膜厚200nm程度に堆積
し、ゲート酸化膜403とゲート電極404となる導電
性膜からなる多層膜の所定の位置を選択的に垂直方向に
強い異方性ドライエッチングによりゲート酸化膜403
が露出するまでエッチングを行い、ゲート電極404を
形成する。First, as shown in FIG. 4A, a gate oxide film 403 is formed to a thickness of about 10 nm on one main surface of a P-type semiconductor substrate 400 and an n-type well 401 to form a gate electrode 404. A conductive film is deposited to a thickness of about 200 nm, and a predetermined position of the multilayer film composed of the conductive film to be the gate oxide film 403 and the gate electrode 404 is selectively selectively vertically and strongly anisotropically dry-etched by a gate oxide film. 403
Etching is performed until the gate electrode 404 is formed.
【0071】図4(b)に示されるように、フォトレジ
スト410bを塗布し、P型半導体基板400のドレイ
ン側とP型半導体基板400上のゲート電極404のド
レイン側及びN型ウエル401を覆った状態にフォトレ
ジスト410bを選択的にパターニングする。さらにゲ
ート電極404及びフォトレジスト410bをマスクと
してn型の不純物、例えば、リンイオンを注入エネルギ
ー40KeV、注入ドーズ量4E13cm−2程度で7
度の角度でイオン注入しN型ソース低濃度拡散層406
を形成する。As shown in FIG. 4B, a photoresist 410b is applied to cover the drain side of the P-type semiconductor substrate 400, the drain side of the gate electrode 404 on the P-type semiconductor substrate 400, and the N-type well 401. In this state, the photoresist 410b is selectively patterned. Further, using the gate electrode 404 and the photoresist 410b as a mask, n-type impurities, for example, phosphorus ions are implanted at an implantation energy of 40 KeV and an implantation dose of about 4E13 cm−2.
N-type source low concentration diffusion layer 406 by ion implantation at an angle of degrees
To form
【0072】図4(c)に示されるように、フォトレジ
スト410bを除去した後、フォトレジスト410cを
塗布し、P型半導体基板400を覆った状態にフォトレ
ジスト410cをパターニングする。さらにゲート電極
404及びフォトレジスト410cをマスクとしてP型
の不純物、例えば、BF2イオンを注入エネルギー40
KeV、注入ドーズ量4×1013cm-2程度で7度の角
度でイオン注入しP型低濃度拡散層407を形成する。As shown in FIG. 4C, after removing the photoresist 410b, a photoresist 410c is applied, and the photoresist 410c is patterned so as to cover the P-type semiconductor substrate 400. Further, using the gate electrode 404 and the photoresist 410c as a mask, a P-type impurity, for example, BF 2 ion is implanted with an implantation energy 40.
Ion implantation is performed at an angle of 7 degrees with an implantation dose of about 4 × 10 13 cm −2 at KeV to form a P-type low concentration diffusion layer 407.
【0073】図4(d)に示されるように、フォトレジ
スト410cを除去した後、ゲート側壁405となる絶
縁膜例えば酸化膜を約150nm堆積し、選択的に垂直
方向に強い異方性ドライエッチングによりゲート側壁4
05をゲート電極404の側面に残置させる。次にフォ
トレジスト410dを塗布し、N型ウエル401を覆っ
た状態にフォトレジスト410dを選択的にパターニン
グする。さらにゲート電極404及びフォトレジスト4
10dをマスクとしてN型の不純物、例えば、ヒ素イオ
ンを注入エネルギー80KeV、注入ドーズ量6E15
cm−2程度で7度の角度でイオン注入しN型高濃度拡
散層408を形成する。As shown in FIG. 4D, after removing the photoresist 410c, an insulating film, for example, an oxide film to be the gate side wall 405 is deposited to a thickness of about 150 nm, and selectively strongly anisotropic dry etching in the vertical direction. Gate side wall 4
05 is left on the side surface of the gate electrode 404. Next, a photoresist 410d is applied, and the photoresist 410d is selectively patterned so as to cover the N-type well 401. Further, the gate electrode 404 and the photoresist 4
Using 10d as a mask, an N-type impurity, for example, arsenic ion is implanted at an energy of 80 KeV and an implanted dose of 6E15.
Ion implantation is performed at an angle of about 7 cm at about 7 degrees to form an N-type high concentration diffusion layer 408.
【0074】工程(e)において、フォトレジスト41
0dを除去し、フォトレジスト410eを塗布し、P型
半導体基板400を覆った状態にフォトレジスト410
eを選択的にパターニングする。さらにゲート電極40
4及びフォトレジスト410eをマスクとしてP型の不
純物、例えば、BF2イオンを注入エネルギー80Ke
V、注入ドーズ量6×1015cm-2程度で7度の角度で
イオン注入しP型高濃度拡散層409を形成する。In the step (e), the photoresist 41
Od is removed, a photoresist 410e is applied, and the photoresist 410e is covered with the P-type semiconductor substrate 400.
e is selectively patterned. Further, the gate electrode 40
4 and a photoresist 410e as a mask, and implant P-type impurities, for example, BF 2 ions at an implantation energy of 80 Ke.
V ions are implanted at an implantation dose of about 6 × 10 15 cm −2 at an angle of 7 ° to form a P-type high concentration diffusion layer 409.
【0075】本実施例の製造方法でによれば、Pchの
図4(e)のS/D(ソース・ドレイン)形成マスク
と、図4(c)のLDD注入用マスクを共通に用いるこ
とができるので、バラバラのマスクを用いるよりもマス
ク枚数を1枚減らすことができる。According to the manufacturing method of this embodiment, the S / D (source / drain) forming mask of FIG. 4E of Pch and the LDD implantation mask of FIG. 4C can be commonly used. Therefore, the number of masks can be reduced by one as compared with the case of using separate masks.
【0076】(実施例3)図5を参照しながら、本発明
による静電破壊保護回路を説明する。(Embodiment 3) An electrostatic breakdown protection circuit according to the present invention will be described with reference to FIG.
【0077】図5は、不図示の内部回路との外部装置と
の間で、信号を入出力するため部分の回路構成を示して
いる。信号の入出力のための入出力パッド500は、入
力ゲート506を介して、内部回路(不図示)に電気的
に接続されている。FIG. 5 shows a circuit configuration of a portion for inputting / outputting a signal between an internal circuit (not shown) and an external device. An input / output pad 500 for inputting / outputting a signal is electrically connected to an internal circuit (not shown) via an input gate 506.
【0078】入力ゲート506と入出力パッド500と
を結ぶ配線には、第1のNchMOSFET501n、
第1のPchMOSFET501p、第2のNchMO
SFET502n、及び第2のPchMOSFET50
2pの各ドレインが接続されている。A wiring connecting the input gate 506 and the input / output pad 500 includes a first Nch MOSFET 501n,
First Pch MOSFET 501p, Second NchMO
SFET 502n and second PchMOSFET 50
Each drain of 2p is connected.
【0079】第1のNchMOSFET501nのソー
ス及びゲートは接地端子504に接続され、第1のPc
hMOSFET501pのソース及びゲートは電源端子
505に接続されている。第1のNchMOSFET5
01nと第1のPchMOSFET501pとは、ES
D保護トランジスタとして機能する。第2のNchMO
SFET502nのソースは接地端子504に接続さ
れ、第2のPchMOSFET502pのソースは電源
端子505に接続されている。また、第2のNchMO
SFET502n及びPchMOSFET502pの各
ゲートは、I/O回路の駆動回路503に接続されてい
る。この駆動回路503の働きにより、入出力パッド5
00上に、出力信号が出力される。言い換えると、第2
のNchMOSFET502nと第2のPchMOSF
ET502pとは、ESD保護トランジスタを兼ねたI
/O回路としても機能する。The source and gate of the first Nch MOSFET 501n are connected to the ground terminal 504, and the first Pc
The source and the gate of the hMOSFET 501p are connected to the power supply terminal 505. First NchMOSFET5
01n and the first Pch MOSFET 501p are connected to the ES
Functions as a D protection transistor. Second NchMO
The source of the SFET 502n is connected to the ground terminal 504, and the source of the second Pch MOSFET 502p is connected to the power supply terminal 505. Also, the second NchMO
Each gate of the SFET 502n and the Pch MOSFET 502p is connected to a drive circuit 503 of the I / O circuit. By the operation of the drive circuit 503, the input / output pad 5
An output signal is output on 00. In other words, the second
NchMOSFET 502n and second PchMOSF
ET502p is an I / O that also serves as an ESD protection transistor.
Also functions as an / O circuit.
【0080】図5の回路において特徴的なことは、第1
のNchMOSFET501n、第1のPchMOSF
ET501p、第2のNchMOSFET502n及び
第2のPchMOSFET502pが、図1に示される
ような構成を有していることにある。すなちわ、これら
のMOSFETは、ドレイン側にオフセットしたシング
ルドレイン構造を有し、しかも、ソース側にLDD構造
を有している。The characteristic of the circuit shown in FIG.
NchMOSFET 501n, first PchMOSF
The ET 501p, the second Nch MOSFET 502n, and the second Pch MOSFET 502p have a configuration as shown in FIG. In other words, these MOSFETs have a single drain structure offset to the drain side, and have an LDD structure on the source side.
【0081】第1のNchMOSFET501n及び第
1のPchMOSFET501pがオフセットしたシン
グルドレイン構造を有しているために、ESD破壊耐圧
が高く、GIDL電流が小さい。さらに、第2のNch
MOSFET及び第2のPchMOSFETが、オフセ
ットしたシングルドレイン構造を有し、しかも、ソース
側にLDD構造を有しているために、駆動力が大きい。Since the first Nch MOSFET 501n and the first Pch MOSFET 501p have an offset single drain structure, the ESD breakdown voltage is high and the GIDL current is small. Further, the second Nch
Since the MOSFET and the second PchMOSFET have an offset single-drain structure and an LDD structure on the source side, the driving force is large.
【0082】レイアウト面積とI/O回路を駆動する際
の遅延時間の観点について、本発明と従来例を比較す
る。本発明と従来例ともに保護トランジスタ、及び出力
トランジスタとも同一のトランジスタを用いている。The present invention is compared with the conventional example in terms of the layout area and the delay time when driving the I / O circuit. The same transistor is used as the protection transistor and the output transistor in both the present invention and the conventional example.
【0083】従来例1:ソース、ドレイン両方ともLD
D構造 従来例2:ソース、ドレイン両方ともオフセットしたシ
ングルドレイン構造 実施例1について述べたように、シミュレーションから
求めたゲート電圧、ドレイン電圧3Vの場合の単位ゲー
ト幅当りのN/PchMOSFETの飽和電流値Ids
atは各々、 Idsat(従来例1、N/Pch) =0.329/0.12
5(mA/μm) Idsat(従来例2、N/Pch) =0.168/0.06
4(mA/μm) Idsat(本発明 、N/Pch) =0.259/0.09
8(mA/μm) となり、一方実験より観測されたN/PchMOSFE
TのESD破壊耐圧は ESD破壊耐圧(従来例1) =0.53(V/μ
m) ESD破壊耐圧(従来例2) =1.14(V/μ
m) ESD破壊耐圧(本発明) =1.14(V/μ
m) となる。標準的な0.5μmCMOSプロセスを用いて
製造した従来例1のチップにおいては、保護及び出力ト
ランジスタのレイアウト面積は各々、 保護トランジスタ面積(従来例1) =35200(μm
2) 出力トランジスタ面積(従来例1) = 9072(μm
2) を占めており、その合計は 保護+出力トランジスタ面積(従来例1)=44272(μm
2) となる。これは1つのパッドについて必要な保護+出力
トランジスタの面積である。Conventional example 1: Both source and drain are LD
D structure Conventional example 2: Single drain structure in which both source and drain are offset As described in the first embodiment, the saturation current value of the N / Pch MOSFET per unit gate width in the case of the gate voltage and the drain voltage of 3 V obtained from the simulation Ids
at is Idsat (conventional example 1, N / Pch) = 0.329 / 0.12
5 (mA / μm) Idsat (conventional example 2, N / Pch) = 0.168 / 0.06
4 (mA / μm) Idsat (the present invention, N / Pch) = 0.259 / 0.09
8 (mA / μm), while N / PchMOSFE observed from the experiment
The ESD breakdown voltage of T is: ESD breakdown voltage (conventional example 1) = 0.53 (V / μ
m) ESD breakdown voltage (conventional example 2) = 1.14 (V / μ)
m) ESD breakdown voltage (the present invention) = 1.14 (V / μ)
m). In the chip of Conventional Example 1 manufactured by using a standard 0.5 μm CMOS process, the layout area of the protection and output transistors is as follows: protection transistor area (conventional example 1) = 35200 (μm)
2 ) Output transistor area (conventional example 1) = 9072 (μm
2 ) and the total is protection + output transistor area (conventional example 1) = 44272 (μm
2 ) This is the protection + output transistor area required for one pad.
【0084】一方従来例1を基準にして、同じ破壊耐圧
及び同じ駆動力を得るために必要なレイアウト面積は、
本発明では、 保護トランジスタ面積(本発明) = 8960(μm
2) 出力トランジスタ面積(本発明) =11616(μm
2) 保護+出力トランジスタ面積(本発明) =20576(μm
2) となり従来例1と比較して約53%減少する。On the other hand, on the basis of Conventional Example 1, the layout area required to obtain the same breakdown voltage and the same driving force is as follows:
In the present invention, the protection transistor area (the present invention) = 8960 (μm
2 ) Output transistor area (this invention) = 11616 (μm
2 ) Protection + area of output transistor (this invention) = 20576 (μm)
2 ) and is reduced by about 53% as compared with Conventional Example 1.
【0085】一方従来例1を基準にして、同じ破壊耐圧
及び同じ駆動力を得るために必要なレイアウト面積は、
従来例2では、 保護トランジスタ面積(従来例2) = 2816(μm
2) 出力トランジスタ面積(従来例2) =17776(μm
2) 保護+出力トランジスタ面積(従来例2)=20592(μm
2) となり本発明に比較して殆ど同じである。従って入力の
際の負荷容量である接合容量は殆ど同じであり、入力の
際の遅延時間は変化しない。On the other hand, on the basis of Conventional Example 1, the layout area required to obtain the same breakdown voltage and the same driving force is as follows:
In Conventional Example 2, the protection transistor area (Conventional Example 2) = 2816 (μm
2 ) Output transistor area (conventional example 2) = 17776 (μm
2 ) Protection + output transistor area (conventional example 2) = 20592 (μm
2 ) is almost the same as the present invention. Therefore, the junction capacitance, which is the load capacitance at the time of input, is almost the same, and the delay time at the time of input does not change.
【0086】しかしながらI/O回路のゲート幅が本発
明では従来例2の56%に減少するので出力の際の負荷
容量であるゲート容量を44%、またゲート電極による
RC遅延時間を68%減少させることができるので、出
力の際の遅延時間を大幅に改善できる。However, in the present invention, the gate width of the I / O circuit is reduced to 56% of that of the conventional example 2, so that the gate capacitance which is a load capacitance at the time of output is reduced by 44% and the RC delay time due to the gate electrode is reduced by 68%. Therefore, the delay time at the time of output can be greatly improved.
【0087】また本発明においてはESD保護回路トラ
ンジスタのゲート長は、他のトランジスタのゲート長よ
り大きいため、従来非対称MOSFETを製作する際に
問題であったゲートを横切るパターンの形成が容易であ
る。In the present invention, since the gate length of the ESD protection circuit transistor is longer than the gate lengths of the other transistors, it is easy to form a pattern that crosses the gate, which has been a problem when a conventional asymmetric MOSFET is manufactured.
【0088】本実施例では、第1のNchMOSFET
501n、第1のPchMOSFET501p、第2の
NchMOSFET502n、及び第2のPchMOS
FET502pの全てが、図1に示されるような非対称
構造を有している。しかし、第1のNchMOSFET
501n及び/又は第1のPchMOSFET501p
については、LDD構造を全く持たないオフセット型シ
ングルドレイン構造を有するMOSFETを用いても良
い。第1のNchMOSFET501n及び第1のPc
hMOSFET501pは、ESD保護回路として機能
すればよいので、第2のNchMOSFET502n及
び第2のPchMOSFET502pほど、高い駆動力
が要求されないからである。In this embodiment, the first Nch MOSFET
501n, a first PchMOSFET 501p, a second NchMOSFET 502n, and a second PchMOS
All of the FETs 502p have an asymmetric structure as shown in FIG. However, the first NchMOSFET
501n and / or first Pch MOSFET 501p
As for the above, a MOSFET having an offset type single drain structure having no LDD structure may be used. First Nch MOSFET 501n and first Pc
This is because the hMOSFET 501p only needs to function as an ESD protection circuit, and does not require as high a driving force as the second Nch MOSFET 502n and the second Pch MOSFET 502p.
【0089】(実施例4)図6を参照しながら、本発明
による他の正殿保護回路を説明する。(Embodiment 4) Another main body protection circuit according to the present invention will be described with reference to FIG.
【0090】図6は、不図示の内部回路との外部装置と
の間で、信号を入出力するため部分の回路構成を示して
いる。信号の入出力のための入出力パッド606は、入
力ゲート606を介して、内部回路(不図示)に電気的
に接続されている。FIG. 6 shows a circuit configuration of a portion for inputting and outputting signals between an internal circuit (not shown) and an external device. The input / output pad 606 for inputting / outputting a signal is electrically connected to an internal circuit (not shown) via the input gate 606.
【0091】入力ゲート606と入出力パッド600と
を結ぶ配線には、第1のNchMOSFET601n、
第1のPchMOSFET601p、第2のNchMO
SFET602n、及び第2のPchMOSFET60
2pの各ドレインが接続されている。A wiring connecting the input gate 606 and the input / output pad 600 includes a first Nch MOSFET 601n,
First Pch MOSFET 601p, second NchMO
SFET 602n and second PchMOSFET 60
Each drain of 2p is connected.
【0092】第1のNchMOSFET601nのソー
ス及びゲートは接地端子604に接続され、第1のPc
hMOSFET601pのソース及びゲートは電源端子
606に接続されている。第1のNchMOSFET6
01nと第1のPchMOSFET601pとは、ES
D保護トランジスタとして機能する。第2のNchMO
SFET602nのソースは接地端子604に接続さ
れ、第2のPchMOSFET602pのソースは電源
端子605に接続されている。また、第2のNchMO
SFET602n及びPchMOSFET602pの各
ゲートは、I/O回路の駆動回路603に接続されてい
る。第2のNchMOSFET602nと第2のPch
MOSFET602pとは、ESD保護トランジスタを
兼ねたI/O回路として機能する。The source and gate of the first Nch MOSFET 601n are connected to the ground terminal 604, and the first Pc
The source and the gate of the hMOSFET 601p are connected to the power supply terminal 606. First Nch MOSFET 6
01n and the first PchMOSFET 601p are connected to the ES
Functions as a D protection transistor. Second NchMO
The source of the SFET 602n is connected to the ground terminal 604, and the source of the second PchMOSFET 602p is connected to the power supply terminal 605. Also, the second NchMO
Each gate of the SFET 602n and the PchMOSFET 602p is connected to a drive circuit 603 of the I / O circuit. The second Nch MOSFET 602n and the second Pch
The MOSFET 602p functions as an I / O circuit that also serves as an ESD protection transistor.
【0093】第1のNchMOSFET601n及び第
2のNchMOSFET602nは、それらのソースが
LDD構造を有し、ドレインがオフセットしたシングル
ドレイン構造を有している。これに対して、第1のPc
hMOSFET601p及び第2のPchMOSFET
602pは、それらのソース・ドレインがともLDD構
造を有している。The first NchMOSFET 601n and the second NchMOSFET 602n have a single drain structure in which the source has an LDD structure and the drain is offset. On the other hand, the first Pc
hMOSFET 601p and second PchMOSFET
602p has an LDD structure for both its source and drain.
【0094】ここでPchMOSFET601及びp6
02pを、対称なLDD構造を持つMOSFETで構成
しているのは、次の理由による。すなちわ、PchMO
SFETは、チャネル抵抗が相対的に高く、NchMO
SFETより電流が流れにくいために、PchMOSF
ETのESD破壊耐圧がNchMOSFETのそれより
低くても、CMOSでESD保護回路を構成した場合に
は、PchMOSFETでESD破壊が起きにくいため
である。Here, the Pch MOSFET 601 and p6
02p is constituted by a MOSFET having a symmetric LDD structure for the following reason. Sunachiwa, PchMO
The SFET has a relatively high channel resistance and an NchMO.
Since the current does not easily flow than the SFET, PchMOSF
This is because, even if the ESD breakdown withstand voltage of the ET is lower than that of the NchMOSFET, when the ESD protection circuit is configured by CMOS, the ESD breakdown hardly occurs in the PchMOSFET.
【0095】PchMOSFET601及びp602p
を、対称なLDD構造を持つMOSFETで構成してい
るため、本実施例の正殿保護回路を製造するに必要なマ
スク枚数は、従来と比較して高々1枚増やせばよい。PchMOSFET 601 and p602p
Is constituted by a MOSFET having a symmetrical LDD structure, the number of masks required for manufacturing the main hall protection circuit of the present embodiment may be increased by at most one in comparison with the related art.
【0096】なお、本実施例では、第1のNchMOS
FET501nも、第2のNchMOSFET502n
と同様に、図1に示されるような非対称構造を有してい
る。しかし、第1のNchMOSFET501nについ
ては、LDD構造を全く持たないオフセット型シングル
ドレイン構造を有する対称なMOSFETを用いても良
い。第1のNchMOSFET501nは、ESD保護
回路として機能すればよいので、第2のNchMOSF
ET502nほど、高い駆動力が要求されないからであ
る。In this embodiment, the first NchMOS
The FET 501n is also a second Nch MOSFET 502n.
Similarly to FIG. 1, it has an asymmetric structure as shown in FIG. However, as the first Nch MOSFET 501n, a symmetric MOSFET having an offset type single drain structure having no LDD structure may be used. Since the first Nch MOSFET 501n only has to function as an ESD protection circuit, the second Nch MOSFET
This is because a higher driving force is not required as in ET502n.
【0097】[0097]
【発明の効果】本発明によれば、以下の効果が得られ
る。According to the present invention, the following effects can be obtained.
【0098】本発明のMOS型半導体装置によれば、 1)ドレイン側がシングルドレイン構造であるために、
電流量が最大となる電流経路の電界強度及び拡散層と基
板間のPN接合における電界強度がLDD構造に比較し
て緩和されるためにESD破壊耐圧は大きくなる。According to the MOS type semiconductor device of the present invention, 1) Since the drain side has a single drain structure,
Since the electric field strength of the current path where the amount of current is maximized and the electric field strength at the PN junction between the diffusion layer and the substrate are alleviated as compared with the LDD structure, the ESD breakdown voltage is increased.
【0099】2)ドレイン側がオフセットしたシングル
ドレイン構造であるために、通常のゲート端に高濃度拡
散層が入り込んだものよりGIDL電流が減少する。2) Because of the single drain structure in which the drain side is offset, the GIDL current is smaller than that in a case where a high concentration diffusion layer enters a normal gate end.
【0100】3)ソース側がLDD構造であるために、
ソース側もオフセットしたシングルドレイン構造である
対称型のMOSFETより駆動力が向上する。3) Since the source side has the LDD structure,
The driving force is improved as compared with a symmetrical MOSFET having a single drain structure in which the source side is also offset.
【0101】またさらにCMOS構造においては、Nc
hMOSFETを非対称構造のトランジスタに、Pch
MOSFETをLDD構造のトランジスタにすること
で、ESD破壊耐圧を変化させずに、マスク枚数を1枚
減らすことができる。Further, in the CMOS structure, Nc
hMOSFET is replaced with an asymmetric transistor, Pch
When the MOSFET is an LDD transistor, the number of masks can be reduced by one without changing the ESD breakdown voltage.
【0102】また、本発明のMOS型半導体装置の製造
方法によれば、従来S/D(ソース・ドレイン)形成マ
スクと共通に用いていたLDD注入用マスクを別にし、
一部のトランジスタにおいてはドレイン側にLDD注入
を行なわないようなパターンにすることで、工程数を増
加させずに、また特殊なプロセスを用いることなく、さ
らにESD保護トランジスタをオフセットのシングルド
レイン構造にする場合と同じマスク数で、I/O回路と
ESD保護トランジスタの両方兼ねたMOSFETに非
常に適したドレイン側がオフセットのシングルドレイン
構造で、ソース側がLDD構造である非対称MOSFE
Tを作製することができる。According to the method of manufacturing a MOS semiconductor device of the present invention, an LDD implantation mask, which has been used in common with a conventional S / D (source / drain) formation mask, is separately provided.
In some transistors, the pattern is such that LDD implantation is not performed on the drain side, so that the ESD protection transistor has an offset single drain structure without increasing the number of steps and without using a special process. With the same number of masks as in the above case, the asymmetrical MOSFE having an offset single drain structure on the drain side and an LDD structure on the source side, which is very suitable for a MOSFET serving as both an I / O circuit and an ESD protection transistor.
T can be made.
【0103】また、pchMOSFETではS/D(ソ
ース・ドレイン)形成マスクとLDD注入用マスクを共
通に用いることでマスク枚数を1枚減らすことができ
る。In the pchMOSFET, the number of masks can be reduced by one by using the S / D (source / drain) formation mask and the LDD injection mask in common.
【0104】また、非対称のMOSFETだけでなく、
対称型のMOSFETを同時に容易に形成できる。In addition to the asymmetric MOSFET,
A symmetric MOSFET can be easily formed at the same time.
【0105】また本発明のMOS型半導体装置によれ
ば、 1)ESD保護回路とI/O回路の両方ともLDD構造
であるものと比較して、I/O回路の駆動力が若干減少
するため、I/O回路の面積は若干増加する。しかしな
がらESD破壊耐圧は大きくなるため、ESD保護回路
の面積を減少させることができる。その結果、全体とし
てレイアウト面積を減少させることができる。また両方
ともオフセットのシングルドレイン構造であるものと比
較して、I/O回路の駆動力が増加する。その結果、I
/O回路のトランジスタのゲート幅を減少させることが
できるため、I/O回路の面積を減少させることができ
る。According to the MOS type semiconductor device of the present invention, 1) the driving power of the I / O circuit is slightly reduced as compared with the case where both the ESD protection circuit and the I / O circuit have the LDD structure. , I / O circuit area slightly increases. However, since the ESD breakdown voltage increases, the area of the ESD protection circuit can be reduced. As a result, the layout area can be reduced as a whole. In addition, the driving force of the I / O circuit increases as compared with the case where both have the offset single drain structure. As a result, I
Since the gate width of the transistor of the / O circuit can be reduced, the area of the I / O circuit can be reduced.
【0106】2)ESD保護回路トランジスタのゲート
長は、他のトランジスタのゲート長より大きいため、従
来非対称MOSFETを製作する際に問題であったゲー
トを横切るパターンの形成が容易である。2) The gate length of the ESD protection circuit transistor is larger than the gate lengths of the other transistors, so that it is easy to form a pattern crossing the gate, which has conventionally been a problem when manufacturing an asymmetric MOSFET.
【0107】3)1)の効果によりゲート幅を大幅に減
少できるために、入力の際の負荷容量である接合容量及
び出力の際のゲート電極による寄生効果を大幅に減少で
き、I/O回路を駆動する際の遅延時間が改善される。3) Since the gate width can be greatly reduced by the effect of 1), the parasitic effect due to the junction capacitance as the load capacitance at the time of input and the gate electrode at the time of output can be greatly reduced, and the I / O circuit can be reduced. , The delay time when driving is improved.
【0108】またさらにCMOS構造において、I/O
回路とESD保護トランジスタの両方兼ねたNchMO
SFETに非対称構造のトランジスタを、PchMOS
FETにLDD構造のトランジスタを用いることで、E
SD破壊耐圧を同程度に保ったままで、この装置を実現
するのに必要なマスク枚数を1枚減らすことができる。Further, in a CMOS structure, I / O
NchMO that doubles as circuit and ESD protection transistor
An asymmetric transistor is used for SFET, PchMOS
By using an LDD transistor for the FET, E
It is possible to reduce the number of masks required to realize this apparatus by one while maintaining the SD breakdown voltage at the same level.
【0109】従って、本発明のMOS型半導体装置は、
集積回路の高集積化を実現し、静電破壊耐圧が高く、か
つ高速で低消費電力なMOS型半導体装置である。Therefore, the MOS type semiconductor device of the present invention
This is a MOS type semiconductor device which realizes high integration of an integrated circuit, has a high electrostatic breakdown voltage, and has high speed and low power consumption.
【0110】さらに、本発明のMOS型半導体装置の製
造方法は、前記MOS型半導体装置を容易に得る製造方
法であり、その工業的価値はきわめて高い。Further, the method of manufacturing a MOS semiconductor device according to the present invention is a method of easily obtaining the MOS semiconductor device, and its industrial value is extremely high.
【図1】本発明によるMOS型半導体装置の断面図FIG. 1 is a sectional view of a MOS type semiconductor device according to the present invention.
【図2】本発明による他のMOS型半導体装置の断面図FIG. 2 is a sectional view of another MOS type semiconductor device according to the present invention.
【図3】(a)から(e)は、図1の半導体装置の製造方法の
工程断面図FIGS. 3A to 3E are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 1;
【図4】(a)から(e)は、図2の半導体装置の製造方法の
工程断面図FIGS. 4A to 4E are process cross-sectional views of the method for manufacturing the semiconductor device of FIG. 2;
【図5】本発明による他の半導体装置の平面図FIG. 5 is a plan view of another semiconductor device according to the present invention.
【図6】本発明による更に他の半導体装置の平面図FIG. 6 is a plan view of still another semiconductor device according to the present invention.
【図7】従来例のMOS型半導体装置の断面図FIG. 7 is a cross-sectional view of a conventional MOS type semiconductor device.
【図8】従来例のMOS型半導体装置の断面図FIG. 8 is a cross-sectional view of a conventional MOS type semiconductor device.
【図9】本発明と従来例の飽和電流の違いを示すグラフFIG. 9 is a graph showing the difference in saturation current between the present invention and the conventional example.
【図10】本発明と従来例のESD破壊耐圧の違いを示
すグラフFIG. 10 is a graph showing the difference between the present invention and the conventional example in ESD breakdown voltage.
100 P型半導体基板 101 ゲート酸化膜 102 ゲート電極 103 ゲート側壁 104 N型低濃度拡散層 105 N型高濃度拡散層 200 P型半導体基板 201 N型ウエル 202 LOCOS 203 ゲート酸化膜 204 ゲート電極 205 ゲート側壁 206 N型低濃度拡散層 207 P型低濃度拡散層 208 N型高濃度拡散層 209 P型高濃度拡散層 300 P型半導体基板 301 ゲート酸化膜 302 ゲート電極 303 ゲート側壁 304 N型低濃度拡散層 305 N型高濃度拡散層 306 フォトレジスト 400 P型半導体基板 401 N型ウエル 402 LOCOS 403 ゲート酸化膜 404 ゲート電極 405 ゲート側壁 406 N型低濃度拡散層 407 P型低濃度拡散層 408 N型高濃度拡散層 409 P型高濃度拡散層 410b フォトレジスト 410c フォトレジスト 410d フォトレジスト 410e フォトレジスト 500 入出力パッド 501n ESD保護回路に用いるソースがLDD、ド
レインがオフセット構造の第1のNchMOSFET 501p ESD保護回路に用いるソースがLDD、ド
レインがオフセット構造の第1のPchMOSFET 502n ESD保護回路を兼ねたI/O回路に用いる
ソースがLDD、ドレインがオフセット構造の第2のN
chMOSFET 502p ESD保護回路を兼ねたI/O回路に用いる
ソースがLDD、ドレインがオフセット構造の第2のP
chMOSFET 503 I/O回路の駆動回路 504 接地端子 505 電源電圧端子 506 入力ゲート 600 入出力パッド 601n ESD保護回路に用いるソースがLDD、ド
レインがオフセット構造の第1のNchMOSFET 601p ESD保護回路に用いるソース、ドレインと
もLDD構造の第1のPchMOSFET 602n ESD保護回路を兼ねたI/O回路に用いる
ソースがLDD、ドレインがオフセット構造の第2のN
chMOSFET 602p ESD保護回路を兼ねたI/O回路に用いる
ソース、ドレインともLDD構造の第2のPchMOS
FET 603 I/O回路の駆動回路 604 接地端子 605 電源電圧端子 606 入力ゲート 700 P型半導体基板 701 ゲート酸化膜 702 ゲート電極 703 ゲート側壁 704 N型高濃度拡散層 800 P型半導体基板 801 ゲート酸化膜 802 ゲート電極 803 ゲート側壁 804 N型低濃度拡散層 805 N型高濃度拡散層REFERENCE SIGNS LIST 100 P-type semiconductor substrate 101 Gate oxide film 102 Gate electrode 103 Gate side wall 104 N-type low concentration diffusion layer 105 N-type high concentration diffusion layer 200 P-type semiconductor substrate 201 N-type well 202 LOCOS 203 Gate oxide film 204 Gate electrode 205 Gate side wall 206 N-type low concentration diffusion layer 207 P-type low concentration diffusion layer 208 N-type high concentration diffusion layer 209 P-type high concentration diffusion layer 300 P-type semiconductor substrate 301 Gate oxide film 302 Gate electrode 303 Gate side wall 304 N-type low concentration diffusion layer 305 N-type high concentration diffusion layer 306 Photoresist 400 P-type semiconductor substrate 401 N-type well 402 LOCOS 403 Gate oxide film 404 Gate electrode 405 Gate side wall 406 N-type low concentration diffusion layer 407 P-type low concentration diffusion layer 408 N-type high concentration Diffusion layer 409 P-type high concentration Spreading layer 410b Photoresist 410c Photoresist 410d Photoresist 410e Photoresist 500 Input / output pad 501n The source used for the ESD protection circuit is LDD, the first NchMOSFET having a drain offset structure 501p The source used for the ESD protection circuit is LDD, and the drain is offset The source used in the I / O circuit also serving as the first Pch MOSFET 502n ESD protection circuit having the structure is LDD, and the drain is the second N having the offset structure.
chMOSFET 502p The source used in the I / O circuit also serving as the ESD protection circuit is an LDD source, and the drain is an offset-structured second P
chMOSFET 503 I / O circuit drive circuit 504 Ground terminal 505 Power supply voltage terminal 506 Input gate 600 Input / output pad 601n Source used for ESD protection circuit is LDD, Source used for first NchMOSFET 601p ESD protection circuit having offset structure, The source is an LDD source, and the drain is a second N-type drain having an offset structure, which is used for an I / O circuit also serving as a first Pch MOSFET 602n ESD protection circuit having an LDD structure.
chMOSFET 602p Second PchMOS having LDD structure for both source and drain used for I / O circuit also serving as ESD protection circuit
FET 603 I / O circuit driving circuit 604 Ground terminal 605 Power supply voltage terminal 606 Input gate 700 P-type semiconductor substrate 701 Gate oxide film 702 Gate electrode 703 Gate side wall 704 N-type high concentration diffusion layer 800 P-type semiconductor substrate 801 Gate oxide film 802 Gate electrode 803 Gate sidewall 804 N-type low concentration diffusion layer 805 N-type high concentration diffusion layer
フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/092 (72)発明者 広木 彰 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 宮永 績 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 堀 敦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭59−2375(JP,A) 特開 昭55−108770(JP,A) 特開 平6−188412(JP,A) 特開 昭61−207051(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 29/78 H01L 27/092 Continuation of the front page (51) Int.Cl. 6 Identification symbol FI H01L 27/092 (72) Inventor Akira Hiroki 1006 Odakadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Inventor Akira Miyanaga Osaka Prefecture 1006 Kadoma Kadoma, Matsushita Electric Industrial Co., Ltd. (72) Inventor Atsushi Hori 1006 Kadoma, Kadoma, Osaka Pref. Matsushita Electric Industrial Co., Ltd. (56) References JP-A-59-2375 (JP, A JP-A-55-108770 (JP, A) JP-A-6-188412 (JP, A) JP-A-61-207051 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 29/78 H01L 27/092
Claims (14)
領域及び第2導電型領域を含む半導体基板と、 該半導体基板の該第2導電型領域に設けられた第1導電
型MOSトランジスタと、 該半導体基板の該第1導電型領域に設けられた第2導電
型非対称MOSトランジスタと、 を備えた相補型非対称MOS型半導体装置であって、 該第2導電型非対称MOSトランジスタは、 該第1導電型領域上に設けられたゲート絶縁膜と、 該ゲート絶縁膜上に設けられたゲート電極と、 該第1導電型領域の上面のうち、該ゲート電極の直下に
位置する第1領域の外側にオフセットした第2領域に設
けられた第2導電型ソース領域及び第2導電型ドレイン
領域と、を備え、 該半導体基板の該第1領域と該ソース領域との間の部分
には、第2導電型不純物拡散層が設けられていて、該第
2導電型不純物拡散層は、該ソース領域から該第1領域
の内部にまで延びており、そのことにより、該第1導電
型領域の該上面のうちの該第1領域と該ソース領域との
間の部分の電気抵抗は、該第1領域と該ドレイン領域と
の間の電気抵抗よりも小さく、 該第1導電型MOSトランジスタは、 該第2導電型領域上に設けられたゲート絶縁膜と、 該ゲート絶縁膜上に設けられたゲート電極と、 該第2導電型領域の上面のうち、該ゲート電極の直下に
位置する第3領域の外側にオフセットした第4領域に設
けられた第1導電型ソース領域及び第1導電型ドレイン
領域と、を備え、 該第2導電型領域の該上面のうちの該第3領域と該ソー
ス領域との間の部分の電気抵抗は、該第3領域と該ドレ
イン領域との間の電気抵抗に等しい、相補型非対称MO
S型半導体装置。 1. A has a top surface, a semiconductor substrate including a first conductive type region and the second conductive type region in contact with the upper surface, a first conductivity type MOS provided in the second conductivity type region of the semiconductor substrate A complementary asymmetric MOS type semiconductor device comprising: a transistor; and a second conductivity type asymmetric MOS transistor provided in the first conductivity type region of the semiconductor substrate, wherein the second conductivity type asymmetric MOS transistor comprises: A gate insulating film provided on the first conductive type region, a gate electrode provided on the gate insulating film, and a first electrode located immediately below the gate electrode on an upper surface of the first conductive type region A second conductivity type source region and a second conductivity type drain region provided in a second region offset to the outside of the region, wherein a portion of the semiconductor substrate between the first region and the source region is , Impurity diffusion of the second conductivity type A layer, wherein the second conductivity type impurity diffusion layer extends from the source region to the inside of the first region, whereby the second conductivity type impurity diffusion layer is formed on the upper surface of the first conductivity type region. The electrical resistance of a portion between the first region and the source region is smaller than the electrical resistance between the first region and the drain region, and the first conductivity type MOS transistor is provided in the second conductivity type region. A gate insulating film provided thereon, a gate electrode provided on the gate insulating film, and an upper surface of the second conductivity type region, which is offset to an outside of a third region located immediately below the gate electrode. A first conductivity type source region and a first conductivity type drain region provided in a fourth region; and a portion of the upper surface of the second conductivity type region between the third region and the source region. The electrical resistance between the third region and the drain region. Equal to, complementary asymmetric MO
S-type semiconductor device.
ース領域の不純物濃度よりも低い不純物濃度を有してい
る、請求項1に記載の相補型非対称MOS型半導体装
置。 Wherein said second conductivity type impurity diffusion layer has a lower impurity concentration than the impurity concentration of the source region, complementary asymmetric MOS semiconductor device according to claim 1.
ース領域の最大厚さより薄い厚さを有している、請求項
1に記載の相補型非対称MOS型半導体装置。 3. The second conductivity type impurity diffusion layer has a thickness smaller than a maximum thickness of the source region.
2. The complementary asymmetric MOS semiconductor device according to 1.
導電型はN型である、請求項1に記載の相補型非対称M
OS型半導体装置。4. The method according to claim 1, wherein the first conductivity type is a P-type, and the second conductivity type is a P-type.
The complementary asymmetric M according to claim 1 , wherein the conductivity type is N-type.
OS type semiconductor device.
タにおいて、前記ドレイン領域と前記第1領域との間に
は、第2導電型不純物の拡散層が存在していない、請求
項1に記載の相補型非対称MOS型半導体装置。 5. The second conductive type asymmetric MOS transistors, between the drain region and the first region is not diffused layer of the second conductivity type impurities are present, complementary of claim 1 Type asymmetric MOS type semiconductor device.
領域及び第2導電型領域を含む半導体基板と、該半導体
基板の該第2導電型領域に設けられた第1導電型MOS
トランジスタと、該半導体基板の該第1導電型領域に設
けられた第2導電型非対称MOSトランジスタと、を備
えた相補型非対称MOS型半導体装置を製造する方法で
あって、 該半導体基板上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上にゲート電極を形成する工程と、 該半導体基板のうち該第2導電型非対称MOSトランジ
スタのドレイン領域となる部分と該第2導電型領域との
両方を第1注入ストップ層で覆う工程と、 該第1注入ストップ層及び該ゲート電極をマスクとし
て、第2導電型不純物イオンを該第1導電型領域に、形
成される第2導電型不純物拡散層が該ゲート電極の直下
に位置する領域の内部にまで延びるように、注入する工
程と、 該第1注入ストップ層を除去する工程と、 該第1導電型領域を第2注入ストップ層で覆う工程と、 該第2注入ストップ層及び該ゲート電極をマスクとし
て、第1導電型不純物イオンを該第2導電型領域に注入
する工程と、 該第2注入ストップ層を除去する工程と、 該ゲート電極の側面にサイドウォールスペーサを設ける
工程と、 該第2導電型領域を第3注入ストップ層で覆う工程と、 該第3注入ストップ層及び該ゲート電極をマスクとし
て、第2導電型不純物イオンを該第1導電型領域に注入
し、それによって該第2導電型非対称MOSトランジス
タのソース領域及びドレイン領域を形成する工程と、 該第3注入ストップ層を除去する工程と、 該第1導電型領域を第4注入ストップ層で覆う工程と、 該第4注入ストップ層及び該ゲート電極をマスクとし
て、第1導電型不純物イオンを該第2導電型領域に注入
し、それによって該第1導電型MOSトランジスタのソ
ース領域及びドレイン領域を形成する工程と、 を包含する、相補型非対称MOS型半導体装置の製造方
法。 6. A semiconductor substrate having an upper surface and including a first conductivity type region and a second conductivity type region in contact with the upper surface, and a first conductivity type MOS provided in the second conductivity type region of the semiconductor substrate.
A method for manufacturing a complementary asymmetric MOS semiconductor device comprising a transistor and a second conductivity type asymmetric MOS transistor provided in the first conductivity type region of the semiconductor substrate, comprising: a gate on the semiconductor substrate; Forming an insulating film; forming a gate electrode on the gate insulating film; forming a portion of the semiconductor substrate to be a drain region of the second conductivity type asymmetric MOS transistor and the second conductivity type region; A step of covering both with a first implantation stop layer, and a second conductivity type impurity diffusion formed in the first conductivity type region by using the first implantation stop layer and the gate electrode as a mask. Implanting such that the layer extends into the region immediately below the gate electrode; removing the first implantation stop layer; and implanting the first conductivity type region with a second implantation stop. Covering with a layer, using the second implantation stop layer and the gate electrode as a mask, implanting first conductivity type impurity ions into the second conductivity type region, and removing the second implantation stop layer. Providing a sidewall spacer on a side surface of the gate electrode; covering the second conductivity type region with a third implantation stop layer; using the third implantation stop layer and the gate electrode as a mask, Implanting impurity ions into the first conductivity type region, thereby forming source and drain regions of the second conductivity type asymmetric MOS transistor; removing the third implantation stop layer; Covering the conductivity type region with a fourth implantation stop layer; and implanting first conductivity type impurity ions into the second conductivity type region using the fourth implantation stop layer and the gate electrode as a mask. Comprising forming a source region and a drain region of the first conductivity type MOS transistor, a by Les method of the complementary asymmetric MOS device.
2注入ストップ層と同じ平面形状を有する層を使用す
る、請求項6に記載の製造方法。As claimed in claim 7 wherein said fourth injection stop layer, using the layers having the same planar shape as the second injection stop layer, the manufacturing method according to claim 6.
2注入ストップ層の平面形状を反転させた平面形状を有
する層を使用する、請求項6に記載の製造方法。As claimed in claim 8 wherein said third injection stop layer, using a layer having a planar shape obtained by inverting the planar shape of the second injection stop layer, the manufacturing method according to claim 6.
タにおいて、前記ドレイン領域と前記ゲート電極の直下
に位置する前記領域との間には、第2導電型不純物イオ
ンが注入されない、請求項6に記載の製造方法。 9. The second conductive type asymmetric MOS transistor according to claim 6 , wherein no impurity ions of the second conductive type are implanted between the drain region and the region located immediately below the gate electrode. Manufacturing method.
パッドと、 所定の電位を供給するための端子と、 該入出力パッドにドレインが接続され、ソース及びゲー
トが該端子に接続された第1のNchMOSFETと、 該入出力パッドにドレインが接続され、ソース及びゲー
トが該端子に接続された第2のNchMOSFETと、 を備えた静電破壊保護回路であって、 該第1及び第2のNchMOSFETのそれぞれは、 上面を有するP型半導体層と、 該P型半導体層の該上面に設けられたゲート絶縁膜と、 該ゲート絶縁膜上に設けられたゲート電極と、 該P型半導体層の該上面のうち、該ゲート電極の直下に
位置する第1領域の外側にオフセットした第2領域に設
けられたN型ソース領域及びN型ドレイン領域と、を備
えており、 該第2のNchMOSFETに関して、該P型半導体層
の該上面のうちの該第1領域と該ソース領域との間の部
分に、該ソース領域から該第1領域の内部にまで延びて
いるN型不純物拡散層が設けられており、そのことによ
り、該第2のNchMOSFETに関して、該P型半導
体層の該上面のうちの該第1領域と該ソース領域との間
の部分の電気抵抗が、該第1領域と該ドレイン領域との
間の電気抵抗よりも小さく、 さらに該静電破壊保護回路は、 電源電圧を供給するための電源端子と、 該入出力パッドにドレインが接続され且つソース及びゲ
ートが該電源端子に接続された第1のPchMOSFE
Tと、 該入出力パッドにドレインが接続され且つソース及びゲ
ートが該電源端子に接続された第2のPchMOSFE
Tと、をさらに備えて、それにより相補型構造を有して
おり、 該第1及び第2のPchMOSFETのそれぞれは、 上面を有するN型半導体層と、 該N型半導体層の該上面に設けられたゲート絶縁膜と、 該ゲート絶縁膜上に設けられたゲート電極と、 該N型半導体層の該上面のうち、該ゲート電極の直下に
位置する第3領域の外側にオフセットした第4領域に設
けられたP型ソース領域及びP型ドレイン領域と、を備
えており、 該N型半導体層の該上面のうちの該第3領域と該ソース
領域との間の部分の電気抵抗が、該第3領域と該ドレイ
ン領域との間の電気抵抗に等しい、静電破壊保護回路。 10. An input / output pad for inputting / outputting an electric signal, a terminal for supplying a predetermined potential, a drain connected to the input / output pad, and a source and a gate connected to the terminal. An electrostatic discharge protection circuit comprising: a first NchMOSFET; a second NchMOSFET having a drain connected to the input / output pad and a source and a gate connected to the terminal; Each of the NchMOSFETs includes: a P-type semiconductor layer having an upper surface; a gate insulating film provided on the upper surface of the P-type semiconductor layer; a gate electrode provided on the gate insulating film; An N-type source region and an N-type drain region provided in a second region of the upper surface which is offset to the outside of the first region located immediately below the gate electrode. An N-type impurity diffusion layer extending from the source region to the inside of the first region on a portion of the upper surface of the P-type semiconductor layer between the first region and the source region. Is provided, whereby the electric resistance of the portion of the upper surface of the P-type semiconductor layer between the first region and the source region is reduced with respect to the second NchMOSFET. A power supply terminal for supplying a power supply voltage, a drain connected to the input / output pad, and a source and a gate connected to the power supply terminal. First PchMOSFE connected to terminal
T, a second PchMOSFE having a drain connected to the input / output pad and a source and a gate connected to the power supply terminal.
And T having a complementary structure , wherein each of the first and second PchMOSFETs includes an N-type semiconductor layer having a top surface; A gate insulating film provided on the upper surface; a gate electrode provided on the gate insulating film; and an offset outside the third region located directly below the gate electrode on the upper surface of the N-type semiconductor layer. And a P-type source region and a P-type drain region provided in the fourth region. The electric current of a portion between the third region and the source region on the upper surface of the N-type semiconductor layer is provided. An electrostatic discharge protection circuit, wherein a resistance is equal to an electric resistance between the third region and the drain region.
ても、前記P型半導体層の前記上面のうちの前記第1領
域と前記ソース領域との間の部分に、N型不純物拡散層
が設けられており、そのことにより、該第1のNchM
OSFETに関して、該P型半導体層の該上面のうちの
該第1領域と該ソース領域との間の部分の電気抵抗が、
該第1領域と該ドレイン領域との間の電気抵抗よりも小
さい、請求項10に記載の静電破壊保護回路。 11. The first Nch MOSFET also includes an N-type impurity diffusion layer in a portion of the upper surface of the P-type semiconductor layer between the first region and the source region, Thereby, the first NchM
For an OSFET, the electrical resistance of a portion of the upper surface of the P-type semiconductor layer between the first region and the source region is:
The electrostatic discharge protection circuit according to claim 10 , wherein the electric resistance is smaller than an electric resistance between the first region and the drain region.
ては、前記P型半導体層の前記上面のうちの前記第1領
域と前記ソース領域との間の部分、及び該第1領域と前
記ドレイン領域との間の部分の両方に、N型不純物拡散
層が設けられており、そのことにより、該第1のNch
MOSFETに関して、該P型半導体層の該上面のうち
の該第1領域と該ソース領域との間の部分の電気抵抗
が、該第1領域と該ドレイン領域との間の電気抵抗に等
しく設定されている、請求項10に記載の静電破壊保護
回路。For the method according to claim 11 wherein said first NchMOSFET, between the portion between the first region and the source region of said upper surface of the P-type semiconductor layer, and the first region and the drain region Are provided with an N-type impurity diffusion layer, whereby the first Nch
With respect to the MOSFET, an electric resistance of a portion of the upper surface of the P-type semiconductor layer between the first region and the source region is set to be equal to an electric resistance between the first region and the drain region. The electrostatic discharge protection circuit according to claim 10 , wherein:
第2のPchMOSFETとは出力制御回路に接続さ
れ、前記入出力パッド上に出力信号を出力する、請求項
10に記載の静電破壊保護回路。 13. The second NchMOSFET and the second PchMOSFET are connected to an output control circuit, and output an output signal on the input / output pad.
ESD protection circuit according to 10.
て、前記ドレイン領域と前記第1領域との間には、N型
不純物の拡散層が存在していない、請求項10に記載の
静電破壊保護回路。 14. The electrostatic discharge protection circuit according to claim 10 , wherein in the second NchMOSFET, no diffusion layer of an N-type impurity exists between the drain region and the first region.
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