JP2888025B2 - Fault-tolerant computer system - Google Patents
Fault-tolerant computer systemInfo
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- JP2888025B2 JP2888025B2 JP4107182A JP10718292A JP2888025B2 JP 2888025 B2 JP2888025 B2 JP 2888025B2 JP 4107182 A JP4107182 A JP 4107182A JP 10718292 A JP10718292 A JP 10718292A JP 2888025 B2 JP2888025 B2 JP 2888025B2
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Description
【０００１】[0001]
【産業上の利用分野】本発明は耐故障コンピュータシス
テムに関する。FIELD OF THE INVENTION The present invention relates to fault-tolerant computer systems.
【０００２】[0002]
【従来の技術】コンピュータシステムの信頼性向上のた
めに、信号バス系統を２重化することが従来より行われ
ている。これは図４に示すように中央制御部１と入出力
部１３，１４との間を接続する信号バス系統を２重化
し、中央制御部１側に両方とも常に動作している（両現
用方式）一対のバス系統制御部３１，３２を設置し、入
出力部１３，１４側に設置された一対の入出力インタフ
ェース部２９，３０は通常片方のみが動作しており、も
う一方は、他方の入出力インタフェース部に故障等の異
常が生じた際に速やかに切り替るべく待機している。2. Description of the Related Art In order to improve the reliability of a computer system, a signal bus system has been duplicated. In this case, as shown in FIG. 4, the signal bus system connecting the central control unit 1 and the input / output units 13 and 14 is duplicated, and both are always operating on the central control unit 1 side (both active systems). ) A pair of bus system control units 31 and 32 are installed, and only one of the pair of input / output interface units 29 and 30 installed on the input / output units 13 and 14 side is normally operated, and the other is the other. When an abnormality such as a failure occurs in the input / output interface unit, it is on standby to switch quickly.
【０００３】[0003]
【発明が解決しようとする課題】この従来の耐故障コン
ピュータシステムにおいては、一対になっている入出力
インタフェース部２９あるいは３０の異常は速やかに他
方に検出され、直ちに切替が行われる。ところが中央制
御部１側で両現用方式で動作しているバス系統制御部３
１，３２の故障若しくはバス系統制御部３１，３２その
ものの未実装等の異常を入出力インタフェース部２９，
３０側で検出する手段がなく、バス系統制御部３１，３
２のいずれか一方に異常が生じた時には、手動で入出力
インタフェース部２９，３０を切り替える必要があり、
切り替えるまでの間はその入出力インタフェース２９，
３０に接続された入出力部１３，１４は切り離された状
態になってしまい、システムの処理が中断してしまうと
いう欠点があった。In this conventional fault-tolerant computer system, an abnormality in the pair of input / output interface units 29 or 30 is immediately detected by the other, and switching is performed immediately. However, the bus system control unit 3 operating in both working systems on the central control unit 1 side
1 and 32 or an abnormality such as not mounting the bus system control units 31 and 32 themselves.
There is no means for detection on the side 30 and the bus system control units 31 and 3
When an abnormality occurs in one of the two, it is necessary to manually switch the input / output interface units 29, 30.
Until switching, the input / output interface 29,
There is a disadvantage that the input / output units 13 and 14 connected to the terminal 30 are disconnected and the processing of the system is interrupted.
【０００４】[0004]
【課題を解決するための手段】本発明の耐故障コンピュ
ータシステムは、中央制御部側の中央制御部バスと入出
力部側の入出力バスとの間が２系統の信号バスで接続さ
れ、前記中央制御部バス側に配置され該信号バスと中央
制御部バスとのインタフェースを取る一組のバス系統制
御部と、前記入出力部側に少なくとも一対配置され該信
号バスと入出力バスとのインタフェースを取る入出力イ
ンタフェース部とを有し、対となる入出力インタフェー
ス部が現用予備構成で動作している耐故障コンピュータ
システムにおいて、２重化された前記バス系統制御部の
異常を前記入出力インタフェース部に通知する異常通知
線と、該異常通知線により通知された異常に基づき前記
入出力インタフェース部の現用予備状態を切り替える手
段と、２重化された前記入出力インタフェース部のそれ
ぞれに前記バス系統制御部の未実装を検出する手段とを
備える構成である。 According to the fault tolerant computer system of the present invention, the central control unit bus on the central control unit side and the input / output bus on the input / output unit side are connected by two signal buses. A set of bus system control units arranged on the control unit bus side and interfacing the signal bus and the central control unit bus; and at least one pair of the bus system control units arranged on the input / output unit side, In a fault-tolerant computer system having a pair of input / output interface units and a pair of input / output interface units operating in an active spare configuration, an abnormality of the duplexed bus system control unit is sent to the input / output interface unit. and abnormality notification line for notifying comprises means for switching a working spare state of the output interface unit based abnormal notified by the abnormal notice lines are duplexed That of the input and output interface unit
Means for detecting that the bus system control unit is not mounted.
It is a configuration provided.
【０００５】[0005]
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。図１
において、１は中央制御部、２は中央制御部バス、３は
バス系統制御部Ａ、４はバス系統制御部Ｂ、５は信号バ
スＡ、６は信号バスＢ、７は異常通知線Ａ、８は異常通
知線Ｂ、９は入出力インタフェース部Ａ、１０は入出力
インタフェース部Ｂ、１１は入出力部バス、１２ａ，１
２ｂは現用予備切替線、１３，１４は入出力部である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of one embodiment of the present invention. FIG.
1 is a central control unit, 2 is a central control unit bus, 3 is a bus system control unit A, 4 is a bus system control unit B, 5 is a signal bus A, 6 is a signal bus B, 7 is an abnormality notification line A, 8 is an abnormality notification line B, 9 is an input / output interface section A, 10 is an input / output interface section B, 11 is an input / output section bus, 12a, 1
2b is a working spare switching line, and 13 and 14 are input / output units.
【０００６】通常、信号のパスは、中央制御部１−中央
制御部バス２−バス系統制御部Ａ３−信号バスＡ５−入
出力インタフェース部Ａ９−入出力部バス１１−入出力
部１３または１４の順か、若しくは中央制御部１−中央
制御部バス２−バス系統制御部Ｂ４−信号バスＢ６−入
出力インタフェース部Ｂ１０−入出力部バス１１−入出
力部１３または１４の順に伝達される。バス系統制御部
Ａ，Ｂ及び信号バスＡ，Ｂは両現用方式で常に動作して
いるので、入出力インタフェース部Ａ，Ｂの切替により
パスが設定される。Normally, signal paths are routed between the central control unit 1-central control unit bus 2-bus system control unit A3-signal bus A5-input / output interface unit A9-input / output unit bus 11-input / output unit 13 or 14. In this order, the signals are transmitted in the order of central control unit 1-central control unit bus 2-bus system control unit B4-signal bus B6-input / output interface unit B10-input / output unit bus 11-input / output unit 13 or 14. Since the bus system control units A and B and the signal buses A and B always operate in both active systems, a path is set by switching the input / output interface units A and B.
【０００７】[0007]
【０００８】[0008]
【０００９】[0009]
【００１０】図２は図１における入出力インタフェース
部Ａ，Ｂの切替動作を行う実施例を示す原理回路図であ
る。図２において、１２ａは入出力インタフェース部Ａ
側の現用予備切替線、１２ｂは入出力インタフェース部
Ｂ側の現用予備切替線、１５，１６はＮＡＮＤゲート、
１７，１８はＮＯＲゲート、１９は入出力インタフェー
ス部Ａ内異常検出線、２０は入出力インタフェース部Ｂ
内異常検出線、２１はバス系統制御部Ａ側異常検出線、
２２はバス系統制御部Ｂ側異常検出線、２３は入出力イ
ンタフェース部Ａ内自状態検出線、２４は入出力インタ
フェース部Ｂ内自状態検出線、９は入出力インタフェー
ス部Ａ、１０は入出力インタフェース部Ｂである。図２
より明らかなようにＮＡＮＤゲート１５，１６はフリッ
プフロップを構成している。２５はバス系統制御部Ａ未
実装検出用のプルアップ抵抗、２６はバス系統制御部Ｂ
未実装検出用のプルアップ抵抗である。 FIG. 2 is a principle circuit diagram showing an embodiment for performing the switching operation of the input / output interface units A and B in FIG. In FIG. 2 , reference numeral 12a denotes an input / output interface unit A.
Side working switching line, 12b is an input / output interface
B-side working spare switching line, 15 and 16 are NAND gates,
17 and 18 are NOR gates, 19 is an input / output interface
An error detection line in the data section A, and the input / output interface section B 20
Internal abnormality detection line, 21 is an abnormality detection line on the bus system control unit A side,
22 is a bus system control section B side abnormality detection line, and 23 is an input / output
The self-state detection line in the interface A, 24 is an input / output interface
The self-state detection line in the face B, 9 is an input / output interface
The input / output units A and 10 are input / output interface units B. FIG.
As is clear, the NAND gates 15 and 16 are flipped.
Make up the flop. Reference numeral 25 denotes a bus system control unit A, a pull-up resistor for detecting no mounting, and 26, a bus system control unit B.
This is a pull-up resistor for unmounted detection .
【００１１】初期状態として１９，２０，２１，２２の
各異常検出線は全て“０（異常無し）”を示していると
し、また入出力インタフェース部Ａ側の現用予備切替線
１２ａは“０”であるとすると、自動的に入出力インタ
フェース部Ｂ側の現用予備切替線１２ｂは“１”となり
入出力インタフェース部Ａ内自状態検出線２３、入出力
インタフェース部Ｂ内自状態検出線２４を通じてそれぞ
れ入出力インタフェース部Ａ９側が運用中、入出力イン
タフェース部Ｂ１０は待機状態となっている。It is assumed that all the abnormality detection lines 19, 20, 21, and 22 indicate "0 (no abnormality)" as an initial state, and the active spare switching line 12a on the input / output interface unit A side is "0". Automatically, the working spare switching line 12b on the side of the input / output interface section B automatically becomes "1", and the self-state detection line 23 in the input / output interface section A and the self-state detection line 24 in the input / output interface section B respectively. While the input / output interface unit A 9 is in operation, the input / output interface unit B 10 is in a standby state.
【００１２】ここで入出力インタフェース部Ａ９で異常
が生じた場合は、入出力インタフェース部Ａ内異常検出
線１９が“１”になり、１５，１６のＮＡＮＤゲートで
構成されているフリップフロップが反転し、直ちに入出
力インタフェース部Ｂ１０が運用状態になる。また、図
１のバス系統制御部Ａ３に異常が生じて異常通知線Ａ７
に“１”が出力されるか、若しくは図１のバス系統制御
部Ａ３そのものが未実装の時にはバス系統制御部Ａ未実
装検出用のプルアップ抵抗２５により図２のバス系統制
御部Ａ側異常検出線２１が“１”になり、入出力インタ
フェース部Ａ９内で異常が生じた場合と同様に、運用待
機状態が反転し直ちに入出力インタフェース部Ｂ１０が
運用状態になりシステムの運用を続行する事が出来る。[0012] If here abnormality occurs in input and output interface unit A 9 becomes output interface unit A in the abnormality detection line 19 is "1", the flip-flop is configured with 15, 16 of the NAND gate inverted output interface unit B 10 is an operation status immediately. Further, when an abnormality occurs in the bus system control unit A3 in FIG.
To "1" or not is output, or 1 of the bus system control unit A3 itself is not implemented in the bus system control unit A side abnormality of 2 by pull-up resistor 25 of the bus system control unit A unimplemented detecting when It becomes the detection line 21 is "1", as in the case of abnormal in the output interface unit a 9 occurs, continue the operation of the operation standby state is inverted immediately output interface unit B 10 is an operation status system You can do it.
【００１３】[0013]
【発明の効果】以上説明したように本発明は、２重化さ
れたバス系統制御部の異常を通知する異常通知線と、こ
の異常通知線により通知された異常に基づき入出力イン
タフェース部の現用予備状態を切り替える手段を設ける
ことにより、入出力インタフェース部の異常時のみでな
く、２重化されたバス系統のおおもとであるバス系統制
御部の異常を直ちに検出し、また、２重化された入出力
インタフェース部のそれぞれにバス系統制御部の未実装
を検出する手段を設けることにより、バス系統制御部の
パネル未実装を直ちに検出し、その配下の全ての入出力
インタフェース部を切り替えて運転を続行する事ができ
るという効果を有する。As described above, according to the present invention, an abnormality notification line for notifying an abnormality of the duplexed bus system control unit, and a current operation of the input / output interface unit based on the abnormality notified by the abnormality notification line. By providing a means for switching the standby state, it is possible to immediately detect not only an abnormality in the input / output interface unit but also an abnormality in the bus system control unit which is the basis of the duplicated bus system, By providing a means for detecting the non-mounting of the bus system control unit in each of the input / output interface units that have been set, the panel non-mounting of the bus system control unit is immediately detected, and all the input / output interface units under its control are switched. This has the effect that driving can be continued.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
【図２】図１における入出力インタフェース部Ａ，Ｂの
切替動作を行う実施例を示す原理回路図である。FIG. 2 is a principle circuit diagram showing an embodiment for performing a switching operation of the input / output interface units A and B in FIG. 1;
【図３】従来の耐故障コンピュータシステムを説明する
ためのブロック図である。FIG. 3 is a block diagram illustrating a conventional fault-tolerant computer system.
１ 中央制御部 ２ 中央制御部バス ３ バス系統制御部Ａ ４ バス系統制御部Ｂ ５ 信号バスＡ ６ 信号バスＢ ７ 異常通知線Ａ ８ 異常通知線Ｂ９ 入出力インタフェース部Ａ１０ 入出力インタフェース部Ｂ １１ 入出力バス １２ａ，１２ｂ 現用予備切替線 １３，１４ 入出力部 １５，１６ ＮＡＮＤゲート １７，１８ ＮＯＲゲート １９ 入出力インタフェース部Ａ内異常検出線 ２０ 入出力インタフェース部Ｂ内異常検出線 ２１ バス系統制御部Ａ側異常検出線 ２２ バス系統制御部Ｂ側異常検出線 ２３ 入出力インタフェース部Ａ内自状態検出線 ２４ 入出力インタフェース部Ｂ内自状態検出線 ２５，２６ プルアップ抵抗DESCRIPTION OF SYMBOLS 1 Central control part 2 Central control part bus 3 Bus system control part A 4 Bus system control part B 5 Signal bus A 6 Signal bus B 7 Abnormal notification line A 8 Abnormal notification line B 9 I / O interface section A 10 I / O interface section B 11 I / O bus 12a, 12b Working spare switching line 13, 14 I / O unit 15, 16 NAND gate 17, 18 NOR gate 19 I / O interface unit A abnormality detection line 20 I / O interface unit B abnormality detection line 21 Bus System control unit A side abnormality detection line 22 Bus system control unit B side abnormality detection line 23 Self-state detection line in input / output interface unit 24 Self-state detection line in input / output interface unit 25, 26 Pull-up resistor
Claims (1)
部側の入出力バスとの間が２系統の信号バスで接続さ
れ、前記中央制御部バス側に配置され該信号バスと中央
制御部バスとのインタフェースを取る一組のバス系統制
御部と、前記入出力部側に少なくとも一対配置され該信
号バスと入出力バスとのインタフェースを取る入出力イ
ンタフェース部とを有し、対となる入出力インタフェー
ス部が現用予備構成で動作している耐故障コンピュータ
システムにおいて、２重化された前記バス系統制御部の
異常を前記入出力インタフェース部に通知する異常通知
線と、該異常通知線により通知された異常に基づき前記
入出力インタフェース部の現用予備状態を切り替える手
段と、２重化された前記入出力インタフェース部のそれ
ぞれに前記バス系統制御部の未実装を検出する手段とを
備えることを特徴とする耐故障コンピュータシステム。1. A central control unit bus on the central control unit side and an input / output bus on the input / output unit side are connected by two signal buses, and are arranged on the central control unit bus side and connected to the central control unit bus. A set of bus system control units for interfacing with a control unit bus, and an input / output interface unit for interfacing between the signal bus and the input / output bus arranged at least in pairs on the input / output unit side; In the fault-tolerant computer system in which the input / output interface unit is operating in the active spare configuration, an error notification line for notifying the input / output interface unit of an error of the duplexed bus system control unit, and the error notification line Means for switching the active / standby state of the input / output interface unit based on the notified abnormality, and that of the duplexed input / output interface unit
Means for detecting whether the bus system control unit is not mounted .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107182A JP2888025B2 (en) | 1992-04-27 | 1992-04-27 | Fault-tolerant computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107182A JP2888025B2 (en) | 1992-04-27 | 1992-04-27 | Fault-tolerant computer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0695903A JPH0695903A (en) | 1994-04-08 |
| JP2888025B2 true JP2888025B2 (en) | 1999-05-10 |
Family
ID=14452552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107182A Expired - Lifetime JP2888025B2 (en) | 1992-04-27 | 1992-04-27 | Fault-tolerant computer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888025B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3595033B2 (en) * | 1995-07-18 | 2004-12-02 | 株式会社日立製作所 | Highly reliable computer system |
-
1992
- 1992-04-27 JP JP4107182A patent/JP2888025B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695903A (en) | 1994-04-08 |
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