JP2887840B2 - Image reading device - Google Patents
Image reading deviceInfo
- Publication number
- JP2887840B2 JP2887840B2 JP1085674A JP8567489A JP2887840B2 JP 2887840 B2 JP2887840 B2 JP 2887840B2 JP 1085674 A JP1085674 A JP 1085674A JP 8567489 A JP8567489 A JP 8567489A JP 2887840 B2 JP2887840 B2 JP 2887840B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- read
- signal
- photoelectric conversion
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 claims description 40
- 238000009499 grossing Methods 0.000 claims description 13
- 230000002194 synthesizing effect Effects 0.000 claims description 12
- 238000001444 catalytic combustion detection Methods 0.000 description 38
- 238000012545 processing Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 15
- 238000000926 separation method Methods 0.000 description 12
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 10
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000003786 synthesis reaction Methods 0.000 description 10
- 239000000872 buffer Substances 0.000 description 9
- 239000011159 matrix material Substances 0.000 description 7
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 6
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 101150030337 CCD7 gene Proteins 0.000 description 3
- 238000003705 background correction Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
- 101000857682 Homo sapiens Runt-related transcription factor 2 Proteins 0.000 description 1
- 102100025368 Runt-related transcription factor 2 Human genes 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Scanning Arrangements (AREA)
- Image Processing (AREA)
- Picture Signal Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数個の光電変換素子を使用して隣り合つ
た光電変換素子が読み取る領域を重複させて原稿画像を
読み取る画像読取り装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image reading apparatus that reads an original image by using a plurality of photoelectric conversion elements and overlapping areas to be read by adjacent photoelectric conversion elements.
デジタル複写機,フアクシミリ等において、複数個の
光電変換素子を使用し、隣り合つた光電変換素子の読み
取る領域を重複させて原稿画像を読み取ることは一般に
知られている。2. Description of the Related Art In a digital copying machine, a facsimile, or the like, it is generally known to read a document image by using a plurality of photoelectric conversion elements and overlapping the read areas of adjacent photoelectric conversion elements.
上記従来技術においては、複数個の光電変換素子を使
用し、或る濃度の中間調原稿を読み取ると、読取り画像
データ値は各光電変換素子間の感濃度の相違により同一
にならない。これを同一値とするために感濃度を調整す
る方法は種々あるが、いずれも複雑な作業または開発コ
ストの上昇が伴い、それにも拘らず完全に一致させるこ
とは不可能に近い。読取り画像データ値が相違したま
ま、中間調処理、例えばデイザ法等を実施すると、デイ
ザテクスチヤの違いにより、最終出力画像の読取り画像
切換え位置を境にして濃度差が生じ、違和感が発生す
る。また、文字処理、例えばMTF補正等を実施すると、
濃度差の大きさによつては黒すじ,白すじ等が現れ、中
間調時と同様に違和感が生じるという問題があった。In the above prior art, when a plurality of photoelectric conversion elements are used to read a halftone original having a certain density, the read image data values are not the same due to the difference in sensitivity between the photoelectric conversion elements. There are various methods for adjusting the sensitivity to obtain the same value, but all of them involve complicated work or an increase in development costs, and despite this, it is almost impossible to completely match them. If halftone processing, for example, a dither method, is performed while the read image data values are different, a difference in density occurs at the boundary of the read image switching position of the final output image due to a difference in dither texture, giving a sense of incongruity. Also, when performing character processing, such as MTF correction,
Depending on the magnitude of the density difference, black streaks, white streaks, and the like appear, and there is a problem that a sense of incongruity occurs as in the case of halftone.
また、3個以上の光電変換素子を使用した場合、それ
ぞれの光電変化素子の読取りデータを1ラインデータに
まとめて処理するので、処理速度が遅いという不満があ
った。Further, when three or more photoelectric conversion elements are used, the read data of each photoelectric conversion element is processed collectively into one line data, so that the processing speed is slow.
本発明は、このような点に鑑みてなされたもので、そ
の目的は、3個以上の光電変換素子を使用して1ライン
データを読み取る方式の画像読取り装置における処理速
度の向上と画像品質の向上を共に図ることができる画像
読取り装置を提供することにある。The present invention has been made in view of such a point, and an object of the present invention is to improve processing speed and improve image quality in an image reading apparatus that reads one-line data using three or more photoelectric conversion elements. It is an object of the present invention to provide an image reading apparatus that can improve both.
前記目的を達成するため、第1の手段は、3個以上の
光電変換素子を使用して隣り合った光電変換素子が読み
取る領域を重複させて原稿画像情報を読み取る画像読取
り装置において、最大原稿幅の中央値から左右2分割し
て走査同期期間中に前記各光電変換素子から出力される
原稿画像情報を合成し、分離する合成・分離手段を備
え、該合成・分離手段は、各光電変換素子から出力され
る画像情報を記憶する記憶手段と、該記憶手段の読み出
し、書込みを制御する読み出し・書込み制御手段と、前
記記憶手段より読み出される隣り合った光電変換素子の
読取り画像情報を重複した領域内で切り換える切り換え
手段と、隣り合った光電変換素子の読取り画像情報の切
り換え位置において隣接する画素を補間する補間手段と
を含んでなることを特徴とする。In order to achieve the above object, a first means is an image reading apparatus that reads original image information by using three or more photoelectric conversion elements to overlap areas read by adjacent photoelectric conversion elements. And a combining / separating means for combining and separating the document image information output from each of the photoelectric conversion elements during the scan synchronization period by dividing into two right and left from the median value of the photoelectric conversion elements. Means for storing image information output from the storage means, read / write control means for controlling reading and writing of the storage means, and an area where read image information of adjacent photoelectric conversion elements read from the storage means overlaps And an interpolating means for interpolating an adjacent pixel at a switching position of read image information of an adjacent photoelectric conversion element. To.
また、第2の手段は、第1の手段において、前記補間
手段に代えて、隣り合った光電変換素子の読取り画像情
報の切り換え位置において隣接する画素を平滑化する平
滑化手段としたことを特徴とする。The second means is a smoothing means according to the first means, wherein the interpolation means is replaced with a smoothing means for smoothing an adjacent pixel at a switching position of read image information of an adjacent photoelectric conversion element. And
上記手段によれば、最大原稿幅の中央値から左右2分
割して走査同期期間中に前記各光電変換素子から出力さ
れる原稿画像情報を原稿の主走査方向の中央部からダウ
ン方向とアップ方向に同時に読み込み、記憶装置から書
込みと読み出しを交互に行って1ラインの情報として処
理する。その際、隣接する光電変換素子の重複部分は補
間処理もしくは平滑化処理を実行し、画像品質の向上を
図る。According to the above means, the document image information output from each of the photoelectric conversion elements during the scan synchronization period is divided into two parts from the center value of the maximum document width and the document image information is output from the central part in the main scanning direction of the document in the down direction and the up direction At the same time, and writing and reading are alternately performed from the storage device and processed as one line of information. At this time, the overlapping portion between the adjacent photoelectric conversion elements is subjected to an interpolation process or a smoothing process to improve the image quality.
以下、本発明の一実施例に基づいて具体的に説明す
る。Hereinafter, a specific description will be given based on an embodiment of the present invention.
第1図は本発明の画像読取り装置の一実施例を示す回
路図であつて、51〜54は3ステートバツフア、55〜58は
トグルラム、59〜61はセレクタ、62は補間回路である。FIG. 1 is a circuit diagram showing an embodiment of an image reading apparatus according to the present invention, wherein 51 to 54 are 3-state buffers, 55 to 58 are toggle rams, 59 to 61 are selectors, and 62 is an interpolation circuit.
第1図についての詳細な説明は他の構成部を説明しな
がら行う方が理解し易いので、以下に順を追つて説明す
る。It is easier to understand the detailed description of FIG. 1 while explaining the other components, and the description will be made in order below.
第2図は本発明を使用する画像読取り装置を説明する
概略構成図である。図中、1〜4は搬送ローラ、5は照
明装置、6は光学レンズ、7はイメージセンサを構成す
るCCD(光電変換素子)である。この構成において、原
稿は図の矢印の方向に送給され、搬送ローラ1〜4によ
つて搬送される。この搬送中、照明装置5によつて照明
された原稿像は光学レンズ6によりCCD7に結像される。FIG. 2 is a schematic configuration diagram illustrating an image reading apparatus using the present invention. In the drawing, reference numerals 1 to 4 denote conveying rollers, 5 denotes an illumination device, 6 denotes an optical lens, and 7 denotes a CCD (photoelectric conversion element) constituting an image sensor. In this configuration, a document is fed in the direction of the arrow in the figure and is transported by transport rollers 1-4. During this conveyance, the original image illuminated by the illumination device 5 is formed on the CCD 7 by the optical lens 6.
この場合に、CCD7の1個当たりの有効読取り画素数は
決定されているため、原稿読取り密度が決定すれば読み
取れる原稿幅は決定されるが、原稿がCCDで読み取れる
原稿幅より大きくなるときは、複数個のCCDを使用しな
ければならない。In this case, since the number of effective reading pixels per CCD7 is determined, the width of the original that can be read is determined if the original reading density is determined, but if the original is wider than the original width that can be read by the CCD, Multiple CCDs must be used.
上述した実施例において、CCD7の1個当たりの有効読
取り画素は5000画素で、読取られるべき原稿の最大原稿
幅は917mm、そして原稿読取り密度は16画素/mmと仮定す
る。ここでCCD7の使用個数は上記の最大原稿幅917mm、
原稿読取り密度16画素/mmから最大有効読取り画素数は1
4672画素必要となり、上記のようにCCD7の1個当たりの
有効読取り画素数は5000画素であるので、3個必要とな
る。In the above embodiment, it is assumed that the effective read pixels per CCD 7 are 5000 pixels, the maximum document width of the document to be read is 917 mm, and the document reading density is 16 pixels / mm. Here, the number of CCD7 used is the maximum document width of 917 mm above,
Maximum reading pixel number is 1 from document reading density of 16 pixels / mm
Since 4672 pixels are required, and the number of effective read pixels per CCD7 is 5,000 as described above, three pixels are required.
第3図,第4図は上記した3個のCCD7を使用する場合
の関係を説明する概略図である。Dは最大原稿幅、6a〜
6cは光学レンズ、7a〜7cはCCD、OR,X,Yは各CCDの読取り
領域の重なりを示す。第3図では最大原稿幅Dを読み取
るため、3個のイメージセンサ(CCD)7a〜7cを使用し
ており、各CCDは光学レンズ6a〜6cにより結像され、各C
CDの読取り領域はORで示すように重なり合つている。こ
の重なり領域量は(15000−14672)÷2=164画素以内
とし、最大読取り原稿幅Dを満足するように調整してい
る。FIG. 3 and FIG. 4 are schematic diagrams for explaining the relationship when the above-mentioned three CCDs 7 are used. D is the maximum original width, 6a ~
6c denotes an optical lens, 7a to 7c denote CCDs, and OR, X, Y denote the overlapping of the CCD reading areas. In FIG. 3, three image sensors (CCDs) 7a to 7c are used to read the maximum document width D. Each CCD is formed by an optical lens 6a to 6c,
The read areas of the CD overlap as indicated by the OR. The overlapping area amount is set to (15000−14672) 6722 = 164 pixels or less, and is adjusted so as to satisfy the maximum reading original width D.
CCD7a〜7c上に結像された原稿像は、アナログ信号と
してこれらのCCD7a〜7cから出力されるが、極めて微小
な信号であるため、これらの出力は増幅されねばならな
い。Original images formed on the CCDs 7a to 7c are output from these CCDs 7a to 7c as analog signals, but since these signals are extremely small, these outputs must be amplified.
第5図はCCDから出力された原稿像の処理回路を略示
するブロツク図である。図において7a〜7cはCCD、8a〜8
cは増幅器、9a〜9dはアナログ/デジタル変換(A/D)回
路、10a,10bは合成・分離回路である。第5図においてC
CD7a〜7cの出力は増幅器8a〜8cで増幅される。増幅器8a
〜8cの出力はA/D変換回路9a〜9cにおいてアナログ画像
信号を画素毎に多値(例えば64階調)デジタル画像信号
に変換される。A/D変換後のデジタル画像信号は原稿画
像のノイズ、光量ムラ、コンタクトガラスの汚れ、CCD
の感度ムラ等により正規画像データにノイズが現れる。
このため、このノイズ対策として従来はA/D変換回路に
おいてシエーデイング補正がなされている。このように
各CCDからの出力はそれぞれ増幅され、シエーデイング
補正され且つA/D変換されて多値データとして合成・分
離回路10a,10bに入力される。FIG. 5 is a block diagram schematically showing a circuit for processing an original image output from a CCD. In the figure, 7a to 7c are CCDs, 8a to 8
c is an amplifier, 9a to 9d are analog / digital conversion (A / D) circuits, and 10a and 10b are synthesis / separation circuits. In FIG. 5, C
Outputs of the CDs 7a to 7c are amplified by amplifiers 8a to 8c. Amplifier 8a
8c are converted from analog image signals into multi-valued (for example, 64 gradation) digital image signals for each pixel in A / D conversion circuits 9a to 9c. The digital image signal after A / D conversion is noise of the original image, unevenness of light intensity, dirt on the contact glass, CCD
Noise appears in the regular image data due to sensitivity unevenness of the image.
Therefore, as a countermeasure against this noise, shading correction has been conventionally performed in the A / D conversion circuit. As described above, the outputs from the respective CCDs are amplified, subjected to shading correction and A / D converted, and input to the combining / separating circuits 10a and 10b as multi-valued data.
第6図,第7図はタイムチヤートで上記した場合にお
いて、各CCDは同時に走査され、且つ同時に画素データ
を出力している。このタイミングは、第6図のタイムチ
ヤートに示すように走査同期信号C(LSYNC)でCCD7a〜
7cの主走査方向の同期を取り、CCD7a〜7cからの有効デ
ータは入力制御信号D(IN LGATE)により制御される。FIGS. 6 and 7 are time charts in which the CCDs are simultaneously scanned and output pixel data at the same time. This timing is determined by the scanning synchronization signal C (LSYNC) as shown in the time chart of FIG.
7c is synchronized in the main scanning direction, and valid data from the CCDs 7a to 7c is controlled by an input control signal D (IN LGATE).
また、原稿の副走査方向(挿入速度)はLSYNCが副走
査1mm当たり16回の制御信号を出力するものとする。し
たがつて、副走査密度も16画素/mmとなり、主走査密度1
6画素/mmと一致している。走査同期信号はCCDの電荷蓄
積時間を一定にさせるため一定間隔で出力されている。In the sub-scanning direction (insertion speed) of the document, it is assumed that LSYNC outputs a control signal 16 times per 1 mm of sub-scanning. Therefore, the sub-scanning density is also 16 pixels / mm, and the main scanning density is 1 pixel.
It is equal to 6 pixels / mm. The scan synchronization signal is output at regular intervals in order to make the charge accumulation time of the CCD constant.
現在、3個のCCD7a〜7cからの画像データは走査同期
信号の間でパラレルにアナログ処理されているが、前述
したように各CCD画像間の重なり量の補正、アナログ処
理後のデジタル処理部〔例えば、変倍処理、MTF(変調
伝達関数)処理、平滑化処理等〕もまた走査同期信号の
期間中にデータを処理する必要性から、通常は3個のCC
Dからの出力データを1ラインにし、重なり量を補正し
ている。しかしながら、3個のCCD7a〜7cの出力データ
を走査同期信号の期間中に1ラインにまとめると、画像
データの1画素当たりの処理速度が3倍になる。At present, the image data from the three CCDs 7a to 7c are analog-processed in parallel between the scan synchronization signals. However, as described above, the correction of the amount of overlap between the CCD images, the digital processing unit after the analog processing [ For example, scaling processing, MTF (modulation transfer function) processing, smoothing processing, etc.) also require three CCs due to the need to process data during the period of the scan synchronization signal.
The output data from D is made into one line, and the amount of overlap is corrected. However, if the output data of the three CCDs 7a to 7c is combined into one line during the period of the scan synchronization signal, the processing speed of image data per pixel is tripled.
本発明では、走査同期信号の間隔312.5μs中にCCD1
個当たりの5000画素を処理すると、1画素当たりの処理
時間は62.5ns/1画素となるが、CCD3個のデータを1ライ
ンにし312.5μsの期間中にまとめると、20.8ns/1画素
となり、処理時間が3倍早くなる。しかるに本発明は、
1ラインに3個のCCDの出力データをまとめるのではな
く、最大原稿幅Dの中央値(ここでは第3図のCCD7bの2
449画素目を中央画素としている)から左右2分割し
て、走査同期信号期間中に7500画素のデータを処理す
る。In the present invention, the CCD1
When processing 5,000 pixels per pixel, the processing time per pixel is 62.5 ns / 1 pixel, but when 3 CCD data are combined into one line during 312.5 μs, it becomes 20.8 ns / 1 pixel, processing Time is three times faster. However, the present invention
Instead of collecting the output data of three CCDs on one line, the median value of the maximum document width D (here, 2 of CCD7b in FIG. 3)
(The 449th pixel is defined as the center pixel), and data of 7,500 pixels is processed during the scanning synchronization signal period.
そのため、1ラインにCCDの出力データをまとめるよ
りも処理時間は1/2に低減される。For this reason, the processing time is reduced to half compared to the case where the output data of the CCD is collected on one line.
また、第4図にCCD間の重なり量を示す。XはCCD7b,7
cの重なり量であり、YはCCD7a,7bの重なり量である。FIG. 4 shows the amount of overlap between CCDs. X is CCD7b, 7
c is the overlap amount, and Y is the overlap amount of the CCDs 7a and 7b.
第6図,第7図で前述したように、走査同期信号(LS
YNC)期間中に3個のCCD7a,7b,7cからの画像データは、
アナログ処理部から合成・分離処理回路にパラレルに入
力される。As described above with reference to FIGS. 6 and 7, the scanning synchronization signal (LS
YNC) Image data from the three CCDs 7a, 7b, 7c during the period
The signal is input from the analog processing unit to the synthesis / separation processing circuit in parallel.
また画像データの有効データ領域は、入力制御信号
(IN LGATE)により確定する。The valid data area of the image data is determined by the input control signal (IN LGATE).
入力データ7b,7cは、合成・分離アツプ回路に0番目
から順次4999番目まで有効データ量5000画素入力され、
このとき合成・分離アツプ回路より出力される画像デー
タ(出力データ1)は、まず入力データ7bの2500番目の
画素より(4999−重なり量X÷2)番目の画素まで出力
し、次に入力データ7cの(重なり量X÷2)番目の画素
より(X+4835)番目の画素まで出力させる。このよう
に出力させる事により、入力データ7b,7cは重なり量が
補正され、1ラインデータとしてまとめられ、さらに有
効データ量14672画素の半分7336画素を原稿読取幅の中
央部から出力させる事が出来る。出力データ1の制御タ
イミングはE,Xである。The input data 7b and 7c are input to the synthesizing / separating up circuit from the 0th to the 4999th in an effective data amount of 5000 pixels, and
At this time, the image data (output data 1) output from the synthesizing / separating up circuit is first output from the 2500th pixel of the input data 7b to the (4999−overlapping amount X ÷ 2) th pixel. 7c to the (X + 4835) th pixel from the (overlapping amount X ÷ 2) th pixel. By outputting in this manner, the input data 7b and 7c are corrected for the amount of overlap, are combined as one line data, and 7336 pixels, half of the effective data amount of 14672 pixels, can be output from the center of the original reading width. . The control timing of the output data 1 is E, X.
入力データ7a,7bも同様に、合成・分離ダウン回路に
0番目から順次4999番目まで有効データ量5000画素入力
され、合成・分離ダウン回路より出力される画像データ
(出力データ2)は、まず入力データ7aの(164−重な
り量Y)番目の画素より(4999−重なり量Y÷2)番目
の画素まで出力し、次に入力データ7bの(重なり量Y÷
2)番目の画素より、2499番目の画素まで出力させる。Similarly, input data 7a and 7b are similarly input to the synthesizing / separating down circuit from the 0th to the 4999th in an effective data amount of 5000 pixels, and image data (output data 2) output from the synthesizing / separating down circuit is input first. The data from the (164-overlap amount Y) -th pixel of the data 7a to the (4999-overlap amount Y ÷ 2) -th pixel is output, and then the (overlap amount Y ÷) of the input data 7b is output.
2) Output from the 2nd pixel to the 2499th pixel.
このように出力させる事により、入力データ7a,7bは
重なり量が補正され、1ラインデータとしてまとめら
れ、さらに有効データ量14672画素の半分7336画素を原
稿読取幅の中央部から出力させる事が出来る。出力デー
タ2の制御タイミングはE,X,Wである。By outputting in this way, the input data 7a and 7b are corrected for the amount of overlap, are collected as one line data, and 7336 pixels, which is half of the effective data amount of 14672 pixels, can be output from the center of the document reading width. . The control timing of the output data 2 is E, X, W.
ここで、合成・分離アツプ回路10bの出力データは主
走査方向となり、入力データの3/2倍の速度で画像デー
タが出力され、そして合成・分離ダウン回路10aの出力
データも主走査方向となり、入力データの3/2倍の速度
で画像データが出力される。Here, the output data of the combining / separating up circuit 10b is in the main scanning direction, image data is output at 3/2 times the speed of the input data, and the output data of the combining / separating down circuit 10a is also in the main scanning direction. Image data is output at 3/2 times the speed of the input data.
またここで、中央のCCD7bの画像データは最大5000画
素有効とし、左右のCCD7a及びCCD7cの画像データは最大
4836画素となる。またCCD7bとCCD7cとの重なり量をX、
CCD7bとCCD7aとの重なり量をYとしたものであり、X,Y
の値は前述したように164画素以内とする。Here, the image data of the center CCD 7b is valid up to 5000 pixels, and the image data of the left and right CCDs 7a and 7c is maximum.
4836 pixels. The overlap amount between CCD7b and CCD7c is X,
The overlap amount between the CCD 7b and the CCD 7a is defined as Y, and X, Y
Is within 164 pixels as described above.
第8図,第9図は、第5図の合成・分離アツプ回路10
b及び合成・分離ダウン回路10aを示すブロツク図であ
る。これらの図を第1図とともに参照して説明する。図
において、20はデイツプスイツチ、21,77は和を利用し
入力の1/2を出力するロジツク(以下1/2分周器とす
る)、22,23はインバータ、24,27,28は和、25,26,29,3
2,35,36,41,42,59,60,61,72,78,80はデータセレクタ、3
0,31,37,38,70はアドレスカウンタ、33,34,39,40,71は
コンパレータ、43,44,45,46,50,74,75はフリツプフロツ
プ、48,49はアンドゲート、47は遅延素子、55,56,57,58
はトグルラムRAM(ランダムアクセスメモリ)、51,52,5
3,54,76,79はデータラツチ機能を持つ3ステートバツフ
アである。8 and 9 show the synthesizing / separating up circuit 10 of FIG.
FIG. 3B is a block diagram showing a combination / separation down circuit 10a. These figures will be described with reference to FIG. In the figure, 20 is a depth switch, 21 and 77 are logics that output a half of the input using a sum (hereinafter referred to as 1/2 frequency dividers), 22 and 23 are inverters, and 24, 27 and 28 are sums, 25,26,29,3
2,35,36,41,42,59,60,61,72,78,80 are data selectors, 3
0, 31, 37, 38, 70 are address counters, 33, 34, 39, 40, 71 are comparators, 43, 44, 45, 46, 50, 74, 75 are flip-flops, 48, 49 are AND gates, 47 are Delay element, 55, 56, 57, 58
Is toggle RAM (random access memory), 51, 52, 5
3, 54, 76 and 79 are three-state buffers having a data latch function.
上記構成の回路の動作について、以下に第6図,第7
図のタイムチヤートを参照しながら説明する。The operation of the circuit having the above configuration will be described below with reference to FIGS.
This will be described with reference to the time chart in the figure.
1.合成・分離アツプ回路の場合 入力データ7bと7cは、各々データ、ラツチ機能を持つ
3ステートバツフア53,54と51,52でラツチされ、トグル
RAM57または58、トグルRAM55または56へデータを選択出
力している。選択信号はフリツプフロツプ44のQ出力と
出力(トグルモード)によつて制御されている(第7
図の制御信号F,G)。ラツチ機能を持つ3ステートバツ
フア51,52,53,54は選択信号がLでデータを出力するも
のとする。1. In case of combining / separating up circuit Input data 7b and 7c are latched by three-state buffers 53, 54 and 51, 52 having data and latch functions, respectively, and toggled.
Data is selectively output to the RAM 57 or 58 and the toggle RAM 55 or 56. The selection signal is controlled by the Q output and the output (toggle mode) of the flip-flop 44 (the seventh mode).
Control signals F, G in the figure). The three-state buffers 51, 52, 53, 54 having a latch function output data when the selection signal is L.
トグルRAM55〜58の書込み読出し制御はCS,WE信号で制
御され、CSはアンドゲート48,49(第7図I,J)により書
込みのタイミングを、CSとWEで読出しのタイミングを制
御している(第7図F,G,I,J)。CSの制御信号である第
7図のI,J信号は、B信号のCLK1を遅延素子47でずらし
たものと、フリツプフロツプ44のトグルモード信号F,G
のアンドをとつたものである。The write / read control of the toggle RAMs 55 to 58 is controlled by the CS and WE signals, and the CS controls the write timing by AND gates 48 and 49 (I and J in FIG. 7), and the read timing by CS and WE. (FIGS. 7F, G, I, J). The I and J signals of FIG. 7 which are CS control signals are obtained by shifting the CLK1 of the B signal by the delay element 47 and the toggle mode signals F and G of the flip-flop 44.
It is the one with AND.
また、フリツプフロツプ44のクロツク入力となるの
は、前述したLSYNC、C信号をCLK1でラツチしたもので
ある。そしてフリツプフロツプ44はその信号を基にし
て、信号F,Gを出力している。ラツチ機能を持つ3ステ
ートバツフア51,53のクロツクはCLK1であり、入力デー
タはCLK1でラツチされ、フリツプフロツプ44のG信号を
制御信号とし、「L」の期間中にトグルRAM55,57にデー
タを出力し、また、ラツチ機能を持つ3ステートバツフ
ア52,54のクロツクもCLK1であり、入力データはCLK1で
ラツチされ、フリツプフロツプ44のF信号を制御信号と
し、「L」の期間中にトグルRAM56,58にデータを出力す
る。The clock input to the flip-flop 44 is obtained by latching the above-mentioned LSYNC and C signals with CLK1. The flip-flop 44 outputs signals F and G based on the signal. The clock of the 3-state buffers 51 and 53 having the latch function is CLK1, the input data is latched by CLK1, the G signal of the flip-flop 44 is used as a control signal, and the data is transferred to the toggle RAMs 55 and 57 during the period of "L". The clocks of the three-state buffers 52 and 54 having a latch function are also CLK1, the input data is latched by CLK1, the F signal of the flip-flop 44 is used as a control signal, and the toggle RAM 56 , 58 to output the data.
さらにトグルRAM55〜58のアドレスカウンタは、それ
ぞれアドレスカウンタ30,31,37,38と接続されている。
トグルRAMは、一方のRAMが書き込み動作中であれば他方
のRAMは読み出し中となるもので、ここでは現在入力さ
れるデータは一方に書き込まれ、他方のRAMは前段階で
入力されたデータを読出している。Further, the address counters of the toggle RAMs 55 to 58 are connected to the address counters 30, 31, 37, and 38, respectively.
Toggle RAM means that while one RAM is in the write operation, the other RAM is in the read operation.Here, the currently input data is written in one, and the other RAM stores the data input in the previous stage. Reading.
データセレクタ59,60は、トグルRAMの読出しデータを
選択して出力するものとする。この選択信号は、フリツ
プフロツプ44のF信号で制御されている。The data selectors 59 and 60 select and output the read data of the toggle RAM. This selection signal is controlled by the F signal of the flip-flop 44.
データ7bの読出し書き込みを行うトグルRAM57,58のア
ドレスカウンタ37,38は、プリセツト可能なアツプカウ
ンタであり、カウントアツプクロツク、カウント開始、
終了の制御信号、初期カウント信号によつて制御され
る。カウンタのクロツクはCLK1とCLK2とによつて制御さ
れ、前述したようにクロツクCLK1はLSYNC期間中に5000
画素を処理可能なクロツクで、クロツクCLK2はLSYNC期
間中に7500画素を処理可能なクロツクである。The address counters 37, 38 of the toggle RAMs 57, 58 for reading and writing the data 7b are preset counters that can be preset, and include count up clock, count start,
It is controlled by an end control signal and an initial count signal. The clock of the counter is controlled by CLK1 and CLK2, and as described above, the clock CLK1 is 5,000 during the LSYNC period.
A clock capable of processing pixels, and a clock CLK2 is a clock capable of processing 7,500 pixels during the LSYNC period.
まず、カウンタ37がRAM57の書込みアドレス制御のと
き、カウンタ37のクロツクはデータセレクタ41のR信号
が入力され、これはB信号のクロツクとなる。そのとき
のプリセツトの初期カウント値は0からとなり、これは
データセレクタ35,36で固定値3が0となつていて選択
信号Fにより0出力がカウンタのプリセツト値になるか
らである。カウント開始終了信号はデータセレクタ41の
O信号で前述のフリツプフロツプ45のD信号(IN LGATE
ラツチ信号)となる。したがつて、RAM57には入力デー
タ7bの5000画素のデータがアドレス0〜4999まで書き込
まれる。First, when the counter 37 controls the write address of the RAM 57, the R signal of the data selector 41 is input to the clock of the counter 37, which is the clock of the B signal. The initial count value of the preset at that time is 0, because the fixed value 3 is 0 in the data selectors 35 and 36, and the 0 output becomes the preset value of the counter by the selection signal F. The count start end signal is the O signal of the data selector 41 and the D signal (IN LGATE) of the flip-flop 45 described above.
Latch signal). Accordingly, the data of 5000 pixels of the input data 7b is written to the RAM 57 from addresses 0 to 4999.
RAM57が書込み動作中、RAM58は読出し中で、カウンタ
38がRAM58の読出しアドレス制御のとき、カウンタ38の
クロツクはデータセレクタ42のV信号が入力され、これ
はA信号のクロツクとなる。そのとき、プリセツトの初
期値2500となり、これはデータセレクタ32で固定値9が
2500となつていて、選択信号Z2の「L」か「H」かをジ
ヤンパー線もしくはデイツプスイツチなどにより切り換
え、データセレクタ36,35へ出力させ、さらにデータセ
レクタ36の選択信号G信号(F信号の反転)により2500
出力がカウンタのプリセツト値になるからである。カウ
ント開始終了信号はデータセレクタ42のS信号であり、
これはLSYNC期間中に7500画素のデータの出力有効領域
を確定する出力制御信号(OUT LGATE)を前述のAでラ
ツチした信号Eである。このとき、(4999−X/2)カウ
ント目てコンパレータ40からの信号がデータセレクタ41
のQ信号となり、フリツプフロツプ50は信号Xを出力し
カウントを終了する。RAM57,58の動作は上記の動作を繰
り返している。RAM57 is writing, RAM58 is reading, and the counter is
When the RAM 38 controls the read address of the RAM 58, the clock of the counter 38 receives the V signal of the data selector 42, which is the clock of the A signal. At that time, the initial value of the preset becomes 2500, which is the fixed value 9 by the data selector 32.
The selection signal Z2 is switched between "L" and "H" by a jumper wire or a dip switch, and is output to the data selectors 36 and 35. Further, the selection signal G signal of the data selector 36 (inversion of the F signal) ) By 2500
This is because the output becomes the preset value of the counter. The count start / end signal is the S signal of the data selector 42,
This is a signal E obtained by latching the output control signal (OUT LGATE), which determines the output effective area of the data of 7,500 pixels during the LSYNC period, with the aforementioned A. At this time, the signal from the comparator 40 is output from the data selector 41 at the (4999−X / 2) count.
The flip-flop 50 outputs a signal X and ends counting. The operation of the RAMs 57 and 58 repeats the above operation.
ここで(4999−X/2)は、CPUから転送されフリツプフ
ロツプ20でラツチされた重なり量Xを1/2分周器21でX/2
とし、さらにインバータ22で−X/2となり、さらに和27
で固定値6=4999との和、即ち(4999−X/2)がコンパ
レータ40,39の比較値に入力されている訳である。Here, (4999−X / 2) is the overlap amount X transferred from the CPU and latched by the flip-flop 20, calculated by X / 2 by the 1/2 frequency divider 21.
In addition, −X / 2 is obtained by the inverter 22 and the sum is 27
That is, the sum of the fixed value 6 = 4999, that is, (4999−X / 2) is input to the comparison values of the comparators 40 and 39.
カウンタ37が読出し動作のときはコンパレータ39から
の信号がデータセレクタ41の出力Qの信号となり、フリ
ツプフロツプ50は信号Xを出力し、カウントを終了す
る。When the counter 37 is in the read operation, the signal from the comparator 39 becomes the signal of the output Q of the data selector 41, the flip-flop 50 outputs the signal X, and the counting ends.
また、読出し時2500からアドレスを開始するのは、中
央のCCD7bのデータを中央分割させているからである。In addition, the reason why the address starts from 2500 at the time of reading is that the data of the central CCD 7b is divided at the center.
入力データ7cの読出し書込みを行うRAM55,56のアドレ
スカウンタ30,31はプリセツト可能なアツプカウンタで
あり、カウントアツプクロツク、カウント開始終了の制
御信号、初期カウント信号によつて制御される。カウン
トのクロツクは、CLK1とCLK2のとによつて制御されてい
る。The address counters 30, 31 of the RAMs 55, 56 for reading and writing the input data 7c are preset up counters, and are controlled by a count up clock, a control signal for starting and ending counting, and an initial count signal. The counting clock is controlled by CLK1 and CLK2.
まず、カウンタ30がRAM55の書込みアドレス制御のと
き、カウンタ30のクロツクはデータセレクタ41のR信号
が入力され、これがBのクロツクとなる。そのときのプ
リセツトの初期カウンタ値は0からとなる。これはデー
タセレクタ25,26の固定値1は0となつていて、選択信
号Fにより0出力がカウンタのプリセツト値となるから
である。またデータセレクタ25,26のもう一方の入力値
はフリツプフロツプ20より入力された重なり量Xを、1/
2分周器21でX/2となつたものである。First, when the counter 30 is in the write address control of the RAM 55, the R signal of the data selector 41 is inputted to the clock of the counter 30, and this becomes the B clock. The initial counter value of the preset at that time is from 0. This is because the fixed value 1 of the data selectors 25 and 26 is 0, and the 0 output becomes the preset value of the counter by the selection signal F. The other input values of the data selectors 25 and 26 are obtained by subtracting the overlap amount X input from the flip-flop 20 from 1 /
The frequency divider 21 is X / 2.
カウント開始終了信号はデータセレクタ41のP信号で
あり、前述のフリツプフロツプ45のD信号(IN LGATEラ
ツチ信号)となる。従つて、RAM55にはデータ7cの5000
画素のデータがアドレス0〜4999まで書き込まれる。The count start / end signal is the P signal of the data selector 41, and becomes the D signal (IN LGATE latch signal) of the flip-flop 45 described above. Therefore, 5000 of data 7c is stored in RAM55.
Pixel data is written to addresses 0 to 4999.
RAM55が書込み動作中、RAM56は読出し中で、カウンタ
31がRAM56の読出しアドレス制御のとき、カウンタ31の
クロツクはデータセレクタ42のV信号が入力され、これ
はCLK2のAがクロツクとなる。そのときプリセツトの初
期値は前述のデータセレクタ26で選択された値となつて
いて(固定値1は0)、選択信号G(=F)によりX/2
の出力がカウンタのプリセツト値になる。カウント開始
終了信号はデータセレクタ42のT信号であり、前述のフ
リツプフロツプ50のX信号より、カウント値が(X+48
35)になつたとき、コンパレータ34のL信号がデータセ
レクタ42を介して、フリツプフロツプ50へと出力され、
フリツプフロツプ50のX信号により終了となる。ここで
(X+4835)とは和24でフリツプフロツプ20より入力さ
れた重なり量Xと固定値5=4835との和、即ち、(X+
4835)をとりデータセレクタ29へ出力される。データセ
レクタ29は固定値8が2499と設定されており、ジヤンパ
ー線もしくはデイツプスイツチ等の切り換え手段にて、
選択信号Z1を切り換え(X+4835)がデータセレクタ29
よりコンパレータ33,34に出力されるようにしている。
フリツプフロツプ50の出力X信号は、ジヤンパー線もし
くはデイツプスイツチ等の切り換え手段にて、データセ
レクタ61の選択信号入力に接続されており、データセレ
クタ61により出力データが制御される訳である。RAM55,
56の動作は上記の動作を繰り返している。RAM 55 is writing, RAM 56 is reading, and the counter is
When the RAM 31 is in the read address control of the RAM 56, the V signal of the data selector 42 is input to the clock of the counter 31, and the clock A of CLK2 is used. At this time, the initial value of the preset is the value selected by the data selector 26 (fixed value 1 is 0), and X / 2 is selected by the selection signal G (= F).
Is the preset value of the counter. The count start / end signal is the T signal of the data selector 42, and the count value is (X + 48) from the X signal of the flip-flop 50 described above.
35), the L signal of the comparator 34 is output to the flip-flop 50 via the data selector 42,
The processing is terminated by the X signal of the flip-flop 50. Here, (X + 4835) is the sum of 24 and the sum of the overlap amount X input from the flip-flop 20 and the fixed value 5 = 4835, that is, (X + 4835).
4835) and is output to the data selector 29. In the data selector 29, the fixed value 8 is set to 2499, and a switching means such as a jumper line or a dip switch is used.
Switching the selection signal Z1 (X + 4835) is the data selector 29
The data is output to the comparators 33 and 34.
The output X signal of the flip-flop 50 is connected to the selection signal input of the data selector 61 by a switching means such as a jumper line or a dip switch, and the output data is controlled by the data selector 61. RAM55,
The operation 56 repeats the above operation.
また、第1図において、セレクタ59により出力される
データ1は、タイミングチヤート第6図に示すように、
(X/2)〜(4835+X)番目までのデータが読み出され
る。また、セレクタ60からはデータ2の(2500)〜(49
99)番目までのデータが読み出される。In FIG. 1, the data 1 output from the selector 59 is, as shown in the timing chart of FIG.
The (X / 2) to (4835 + X) th data are read. In addition, the selector 60 outputs (2500) to (49)
The 99th data is read.
補間回路62には、前述のデータ1,2とl、すなわちCLK
2とE信号のnとが入力される。補間回路62の実施例の
構成は第9図のようになる。以下第9図を参照しなが
ら、説明を続ける。In the interpolation circuit 62, the data 1, 2 and 1 described above, that is, CLK
2 and n of the E signal are input. The configuration of the embodiment of the interpolation circuit 62 is as shown in FIG. Hereinafter, the description will be continued with reference to FIG.
カウンタ70はlのCLK1をカウントアツプクロツクと
し、さらにn、すなわちE信号をカウント開始制御信号
(「H」のときカウントする)としている。ここで、カ
ウンタ70のプリセツト値はセレクタ72より出力される値
となり、これは固定値10と固定値11との選択切換えによ
り決定する。合成・分離アツプ回路では、固定値10が選
択されるよう、切換え信号Z4をジヤンパー線等で切り換
えることで実行される。ここで固定値10は2500にセツト
されている。よつてカウンタ70は2500をプリセツト値と
して、カウントを行う。コンパレータ71は固定値12と比
較を行う。固定値12は(4999−X/2)に設定されてい
る。ここでXとはデイツプスイツチ20より入力された重
なり量であり、合成・分離ダウン回路ではYが対応す
る。コンパレータ71より出力された信号は、フリツプフ
ロツプ74でラツチされ、次にフリツプフロツプ75のプリ
セツト・クリア機能を利用し、Y信号がセレクタ78の切
換え信号として出力される。Y信号は、データ2の(49
99−X/2)番目とデータ1の(X/2)番目のデータが読み
出されるとき「H」となる。データ2はフリツプフロツ
プ76でラツチされる。セレクタ78,80はY信号を選択信
号としてY信号が「L」のときはフリツプフロツプ76,7
9にてラツチされたデータ2,1が選択され、また「H」の
ときは1/2分周器77にて出力される値、すなわちデータ
2の(4999−X/2)番目に読み出されたデータとデータ
1の(X/2)番目の読み出されデータ(第6図にαと示
す所)の和の1/2が出力される。よつてデータ2の最後
の読取りデータとデータ1の最初の読取りデータとが補
間され、その補間値にデータ変更され、データ3,4なる
タイミングで次段の第1図のセレクタ61へと送られる。The counter 70 uses CLK1 of 1 as a count up clock, and further uses n, that is, the E signal as a count start control signal (counts when "H"). Here, the preset value of the counter 70 becomes a value output from the selector 72, which is determined by selectively switching between the fixed value 10 and the fixed value 11. The synthesis / separation up circuit is executed by switching the switching signal Z4 with a jumper line or the like so that the fixed value 10 is selected. Here, the fixed value 10 is set to 2500. Therefore, the counter 70 performs counting using 2500 as a preset value. The comparator 71 compares with the fixed value 12. The fixed value 12 is set to (4999−X / 2). Here, X is the amount of overlap input from the depth switch 20, and Y corresponds in the synthesis / separation down circuit. The signal output from the comparator 71 is latched by the flip-flop 74, and then the Y signal is output as a switching signal of the selector 78 using the preset clear function of the flip-flop 75. The Y signal is (49) of data 2.
It becomes “H” when the (99−X / 2) th data and the (X / 2) th data of the data 1 are read. Data 2 is latched in flip flop 76. The selectors 78 and 80 use the Y signal as a selection signal and flip-flops 76 and 7 when the Y signal is "L".
The data 2, 1 latched in 9 is selected, and when "H", the value output by the 1/2 frequency divider 77, that is, the (4999-X / 2) th data 2 is read out. A half of the sum of the read data and the (X / 2) -th read data of data 1 (indicated by α in FIG. 6) is output. Therefore, the last read data of the data 2 and the first read data of the data 1 are interpolated, the data is changed to the interpolated value, and sent to the next selector 61 in FIG. .
セレクタ61はX信号を選択信号とし出力データ1なる
タイミングで、CCD7cとCCD7bが読み取ったデータの重な
り量が補正される。The selector 61 uses the X signal as a selection signal and corrects the amount of overlap between the data read by the CCDs 7c and 7b at the timing of the output data 1.
2.合成・分離ダウン回路の場合 合成・分離ダウン回路では、デイツプスイツチ20より
入力された重なり量をYとする。また入力データ7b,7a
は第1図に示すカツコ内のように、入力データ7bはラツ
チ機能を持つ3ステートバツフア51,52へ、入力データ7
aはラツチ機能を持つ3ステートバツフア53,54へと出力
される。2. In the case of the combining / separating down circuit In the combining / separating down circuit, the overlap amount input from the dip switch 20 is Y. Also, input data 7b, 7a
As shown in the brackets shown in FIG. 1, input data 7b is supplied to three-state buffers 51 and 52 having a latch function.
a is output to three-state buffers 53 and 54 having a latch function.
データ7cの場合において、RAM57が書込み動作中、RAM
58は読出し中で、カウンタ38がRAM58の読出しアドレス
制御のとき、カウンタ38のクロツクはデータセレクタ42
のV信号が入力され、これがAのクロツクとなる。その
ときプリセツトの初期値は(164−Y)となり、これは
デイツプスイツチ20より入力された重なり量Yをインバ
ータ23で−Yとし、和28に出力している。和28の固定値
7は164となつている(164−Y)が和28よりデータセレ
クタ32に出力されている。合成・分離アツプ回路では選
択信号Z4をジヤンパー線等で切り換え、2500出力とした
が、合成・分離ダウン回路では前述のもう一方の入力
(164−Y)が出力されるよう、選択信号Z4をジヤンパ
ー線等により切り換えるようにする(「L」,「H」切
換え)。よつて(164−Y)がカウンタのプリセツト値
となる。In the case of data 7c, the RAM 57 is
58 is being read, and when the counter 38 controls the read address of the RAM 58, the clock of the counter 38 is set to the data selector 42.
Is input, and this is the clock of A. At this time, the initial value of the preset is (164-Y). The overlap amount Y input from the dip switch 20 is set to -Y by the inverter 23 and output to the sum 28. The fixed value 7 of the sum 28 is 164 (164-Y), but is output to the data selector 32 from the sum 28. In the synthesis / separation up circuit, the selection signal Z4 is switched by a jumper line or the like to 2500 outputs. In the synthesis / separation down circuit, the selection signal Z4 is jumpered so that the other input (164-Y) is output. Switching is performed by a line or the like (“L” and “H” switching). Thus, (164-Y) becomes the preset value of the counter.
カウント開始終了信号は、データセレクタ42のS信号
であり、前述のフリツプフロツプ46のE信号(OUT LGAT
EのクロツクAラツチ信号)である。このとき(4999−Y
/2)カウント目でコンパレータ40からの信号がデータセ
レクタ41のQ信号となり、フリツプフロツプ50は信号X
を出力する。RAM57,58は上記動作を繰り返している。こ
こで(4999−Y/2)は、フリツプフロツプ20より入力さ
れたYを1/2分周器21とインバータ22と和27(固定値6
=4999)から(4999−Y/2)を得ている。これがコンパ
レータ40,39の比較値に入力されている訳である。カウ
ンタ37が読出し動作のときは、コンパレータ39からの信
号がデータセレクタ41の出力Q信号となり、フリツプフ
ロツプ50は信号Xを出力する。データ7bの場合におい
て、同様にRAM55が書込み動作中、RAM56は読出し中であ
り、カウンタ31がRAM56の読出しアドレス制御のとき、
カウンタ31のクロツクはデータセレクタ42のV信号が入
力され、これはAのクロツクとなる。そのときプリセツ
トの初期値はY/2となり、これはフリツプフロツプ20よ
り入力されたYを1/2分周器21でY/2としたものがデータ
セレクタ26に入力されており、選択信号GによりY/2が
選択出力され、カウンタのプリセツト値になるからであ
る。カウント開始終了信号はデータセレクタ42のT信号
であり、カウント値が2499になつたとき、コンパレータ
34からの信号がデータセレクタ42の出力U信号となり、
フリツプフロツプ50は信号Xを出力し、カウントを終了
する。RAM55,56は上記の動作を繰り返している。The count start / end signal is the S signal of the data selector 42 and the E signal (OUT LGAT) of the flip-flop 46 described above.
E clock A latch signal). At this time (4999−Y
/ 2) At the count, the signal from the comparator 40 becomes the Q signal of the data selector 41, and the flip-flop 50 outputs the signal X.
Is output. The RAMs 57 and 58 repeat the above operation. Here, (4999−Y / 2) is the sum of the Y input from the flip-flop 20 and the sum 27 (fixed value 6) of the 1/2 frequency divider 21 and the inverter 22.
= 4999) is obtained from (4999-Y / 2). This is input to the comparison values of the comparators 40 and 39. When the counter 37 performs a read operation, the signal from the comparator 39 becomes the output Q signal of the data selector 41, and the flip-flop 50 outputs the signal X. In the case of the data 7b, similarly, when the RAM 55 is performing the write operation, the RAM 56 is performing the read operation, and the counter 31 controls the read address of the RAM 56,
The clock of the counter 31 is supplied with the V signal of the data selector 42, which becomes the clock of A. At this time, the initial value of the preset is Y / 2, which is obtained by converting Y input from the flip-flop 20 into Y / 2 by the 1/2 frequency divider 21 and inputting it to the data selector 26. This is because Y / 2 is selectively output and becomes the preset value of the counter. The count start / end signal is the T signal of the data selector 42, and when the count value reaches 2499, the comparator
The signal from 34 becomes the output U signal of the data selector 42,
The flip-flop 50 outputs the signal X and terminates counting. The RAMs 55 and 56 repeat the above operation.
合成・分離ダウン回路では、セレクタ59より出力され
るデータ1は、(Y/2)〜(2499)番目までのデータが
読み出される。また、セレクタ60からデータ2の(164
−Y)〜(4999)番目までのデータが読み出される。In the synthesizing / separating down circuit, as the data 1 output from the selector 59, (Y / 2) to (2499) th data are read. In addition, the selector 60 sends the data 2 (164
-Y) to (4999) th data are read.
補間回路62内の制御とデータの流れは、前述の合成・
分離アツプ回路とほぼ同一である。合成・分離ダウン回
路では、カウンタ70のプリセツト値は、セレクタ72の切
換え信号Z4をジヤンパー線等の切換えにより固定値11と
なる。固定値11は(164−Y)となつている。コンパレ
ータ71は固定値12(4999−Y/2)との比較をし、フリツ
プフロツプ74,75にて、Y信号がセレクタ78の選択信号
として出力される。The control and data flow in the interpolation circuit 62 are based on
It is almost the same as the separation up circuit. In the combining / separating down circuit, the preset value of the counter 70 becomes a fixed value 11 by switching the switching signal Z4 of the selector 72 to a jumper line or the like. The fixed value 11 is (164-Y). The comparator 71 makes a comparison with the fixed value 12 (4999−Y / 2), and the flip-flops 74 and 75 output the Y signal as a selection signal of the selector 78.
よつて、データ2の(4999−Y/2)番目の読取りデー
タとデータ1の(Y/2)番目の読取りデータ(第6図に
βと示す所)との補間がなされ、その補間値にデータ変
更され、データ3,4なるタイミングで、第1図のセレク
タ61へと送られる。セレクタ61は、W信号を選択信号と
して出力データ2を出力し、CCD7bとCCD7aで読み取つた
データの重なり量が補正される。Accordingly, the (4999−Y / 2) th read data of data 2 is interpolated with the (Y / 2) th read data of data 1 (indicated by β in FIG. 6), and the interpolated value is obtained. The data is changed and sent to the selector 61 in FIG. The selector 61 outputs the output data 2 using the W signal as a selection signal, and corrects the overlap amount of the data read by the CCD 7b and the CCD 7a.
以上により、本実施例を利用すれば、各光電変換素子
間の感濃度の相違による、読取り画像情報の切換え位置
での違和感を緩和することができる。As described above, according to the present embodiment, it is possible to reduce a sense of discomfort at the switching position of read image information due to a difference in sensitivity between the photoelectric conversion elements.
次に、本発明の他の実施例について説明する。この実
施例においては第1図の補間回路62が除去される以外は
同じであるので、図示および説明は省略し、第9図に示
した回路に対応する回路について説明する。Next, another embodiment of the present invention will be described. This embodiment is the same as the embodiment except that the interpolation circuit 62 shown in FIG. 1 is removed. Therefore, illustration and description are omitted, and a circuit corresponding to the circuit shown in FIG. 9 will be described.
第10図は平滑化回路を示す回路図であつて、81,87は
セレクタ、82はカウンタ、83はコンパレータ、84,86は
シフトレジスタ、85はフリツプフロツプ、88はマトリク
ス内の係数を固定値13で可変し、デジタルフイルタ演算
を行うプロセツサ(以下、デジタルフイルタと呼ぶ)で
ある。FIG. 10 is a circuit diagram showing a smoothing circuit, where 81 and 87 are selectors, 82 is a counter, 83 is a comparator, 84 and 86 are shift registers, 85 is a flip-flop, and 88 is a fixed value of a coefficient in a matrix. And a processor that performs digital filter operation (hereinafter referred to as a digital filter).
第11図は発明の中で使用しているデジタルフイルタマ
トリクスを示す説明図であり、フイルタ系は各1/5に設
定されている。FIG. 11 is an explanatory view showing a digital filter matrix used in the present invention, wherein the filter system is set to 1/5.
第12図は本読取り装置が或る濃度の中間調を読み取
り、読取りデータの切換え位置で生じる出力濃度の違い
を説明する説明図、そして第13図は本発明を利用し、切
換え位置の近傍の画素に、メデイアンフイルタを設け、
段階的に変化させた結果を示す説明図である。FIG. 12 is an explanatory view for explaining a difference in output density occurring at a switching position of read data when the present reading apparatus reads a half tone of a certain density, and FIG. 13 is a view showing the vicinity of the switching position utilizing the present invention. A median filter is provided for each pixel.
It is explanatory drawing which shows the result changed step by step.
第14図は平滑化回路の動作を説明するタイムチヤート
である。FIG. 14 is a time chart for explaining the operation of the smoothing circuit.
次に第10図の平滑化回路について、第14図のタイミン
グチヤートを、第11図,第12図,第13図を参照しながら
説明を続ける。Next, with respect to the smoothing circuit of FIG. 10, the description of the timing chart of FIG. 14 will be continued with reference to FIGS. 11, 12, and 13.
まず、合成分離アツプ回路時について説明する。デー
タ1は、第1図のセレクタ61より出力された値であり、
またlはA信号のCLK2、mはE信号である。セレクタ81
は固定値10を選択するよう、選択信号Z4を、ジヤンパー
線等を用いて切り換える。ここで、固定値10は2500に設
定されている。カウンタ82は、CLK2をカウントクロツク
とし、またE信号をカウント有効制御信号とし、プリセ
ツト値2500よりカウントを開始する。次にコンパレータ
83は固定値12とカウンタ出力値が一致した時に、信号を
発生し、次段のシフトレジスタ84に出力される。シフト
レジスタ84は、1回ラツチと9回ラツチをフリツプフロ
ツプ85のクリアプリセツト端子へと出力し、フリツプフ
ロツプ85は、Y信号を発生する。ここで固定値12は、
(4996−X/2)に設定されている。First, a description will be given of the case of the synthesis separation up circuit. Data 1 is a value output from the selector 61 in FIG.
1 is CLK2 of the A signal, and m is the E signal. Selector 81
Switches the selection signal Z4 using a jumper line or the like so as to select the fixed value 10. Here, the fixed value 10 is set to 2500. The counter 82 uses CLK2 as a count clock and the E signal as a count valid control signal, and starts counting from a preset value 2500. Next, the comparator
83 generates a signal when the fixed value 12 matches the counter output value, and outputs the signal to the shift register 84 in the next stage. The shift register 84 outputs the one-time latch and the nine-time latch to the clear set terminal of the flip-flop 85, and the flip-flop 85 generates a Y signal. Where the fixed value 12 is
(4996-X / 2).
次に、データ1は、シフトレジスタ86とデジタルフイ
ルタ88に供給される。ここで、デジタルフイルタ88は、
常に1×5のマトリクス演算を行い、その結果をセレク
タ87に出力する。1×5のマトリクス内の演算係数は、
左から3番目、すなわち中央の係数に相当する画素を注
目画素とし、また、演算係数をすべて1/25とし、メデイ
アン処理を行つている。Next, the data 1 is supplied to the shift register 86 and the digital filter 88. Here, the digital filter 88
A 1 × 5 matrix operation is always performed, and the result is output to the selector 87. The operation coefficient in the 1 × 5 matrix is
The third pixel from the left, that is, the pixel corresponding to the center coefficient is set as the target pixel, and all the operation coefficients are set to 1/25, and median processing is performed.
ここで演算係数は固定値13にて1/25が設定されてい
る。同時にシフトレジスタ85は、デジタルフイルタ88が
演算出力を行うまでラツチを行い、各出力データの位相
を整合させている。Here, the calculation coefficient is set to 1/25 with a fixed value of 13. At the same time, the shift register 85 performs latching until the digital filter 88 outputs a calculation output, and matches the phase of each output data.
すなわち、シフトレジスタ86からはデータ1と同じ値
が出力され、デジタルフイルタ88からは、1×5のメデ
イアン値が同じタイミングでセレクタ87に出力されるこ
とになる。ここで、デジタルフイルタ88に設定されてい
るマトリクスが前述の第11図である。That is, the same value as the data 1 is output from the shift register 86, and the 1 × 5 median value is output from the digital filter 88 to the selector 87 at the same timing. Here, the matrix set in the digital filter 88 is FIG. 11 described above.
セレクタ87はY信号を選択信号とし、シフトレジスタ
86とデジタルフイルタ88の出力値を選択する。よつて、
タイムチヤートである第14図すに示すように、セレクタ
87からは出力データ(UP)が出力される訳である。ここ
で、α1〜8はメデイアン値に変更されており、CCD7bとC
CD7cとの読取りデータの切換え位置は、α4とα5の間と
なり、第12図のような読取りデータの濃度変化を第13図
のような段階的な変化に補正する。よつて、第12図のCC
Dの読取りデータ切換え位置での急峻な濃度を8画素間
の段階的な濃度変化領域をバツフアとすることで、最終
出力画像に現れる諸種の不具合,違和感が緩和される。The selector 87 uses the Y signal as a selection signal,
Select the output value of 86 and digital filter 88. Thank you
As shown in FIG. 14 which is a time chart, the selector
From 87, the output data (UP) is output. Here, α 1 to 8 have been changed to the median value, and CCD7b and C
Switching position of the read data with CD7c becomes a between alpha 4 and alpha 5, corrects the density change of the read data such as Fig. 12 in a step change, such as FIG. 13. Therefore, the CC in FIG.
By making the steep density at the read data switching position of D a buffer of a stepwise density change area between eight pixels, various defects and unnaturalness appearing in the final output image are alleviated.
次に合成・分離ダウン回路について説明を行う。合成
・分離ダウン回路もアツプ回路とほぼ同一であるので、
異なる所に重点をおき説明を進める。セレクタ81は固定
値11を選択するよう、選択信号Z4をジヤンパー線等で接
続している。ここで、固定値11は、(164−Y)に設定
されており、Yとは合成・分離ダウン回路の重なり量で
あることは前述した。アツプ回路と同様にコンパレータ
83に入力されている固定値12(4996−Y/2)とカウンタ8
2のカウンタ値と比較を行い、シフトレジスタ84とフリ
ツプフロツプ85によりY′信号が作られ、セレクタ87の
選択信号となつている。よつて、合成・分離アツプ回路
と同様に、第14図の出力データ(down)が得られる。こ
こで、β1〜8はデジタルフイルタ88にて、メデイアン値
に変更されている。ダウン回路でも、デジタルフイルタ
88のマトリクスは、第11図のように設定されている。第
12図,第13図は合成・分離アツプ回路のみのことが記さ
れているが、合成・分離ダウン回路でも全く同じである
ため、その説明は省略する。Next, the combining / separating down circuit will be described. Since the synthesis / separation down circuit is almost the same as the up circuit,
The explanation will be focused on different places. The selector 81 connects the selection signal Z4 with a jumper line or the like so as to select the fixed value 11. Here, the fixed value 11 is set to (164−Y), and Y is the overlap amount of the combining / separating down circuit as described above. Comparator as well as up circuit
Fixed value 12 (4996−Y / 2) input to 83 and counter 8
The Y 'signal is generated by the shift register 84 and the flip-flop 85 and is used as a selection signal of the selector 87. Thus, the output data (down) shown in FIG. 14 is obtained in the same manner as in the synthesis / separation up circuit. Here, β 1 to 8 have been changed to median values by the digital filter 88. Digital filter even in down circuit
The matrix of 88 is set as shown in FIG. No.
Although FIGS. 12 and 13 show only the combining / separating up circuit, the same applies to the combining / separating down circuit, and the description is omitted.
上記構成の説明で、デジタルフイルタ演算を行うプロ
セツサを使用した場合について説明を行つたが、汎用ロ
ジツクICの組み合わせにより、同等の結果を得ることも
可能である。また、平滑化処理をシフトウエアに展開す
ることも容易である。In the above description, the case where a processor for performing digital filter operation is used has been described. However, an equivalent result can be obtained by a combination of general-purpose logic ICs. Further, it is easy to apply the smoothing process to shift wear.
以上説明したように、請求項1、2記載の発明によれ
ば、前述のように構成されているので、3個以上の光電
変換素子を使用して1ラインデータを読み取る方式の画
像読取り装置における処理速度の向上と画像品質の向上
を共に図ることができる。さらに具体的には、1ライン
に光電変換素子の出力データをまとめるよりも処理時間
が1/2に低減されるとともに、安価かつ簡単な構成で最
終出力画像における読取り画像情報の切り換え位置を境
にした白すじ、黒すじ、濃度変化等の違和感を緩和する
ことができる。As described above, according to the first and second aspects of the present invention, since the image reading apparatus is configured as described above, an image reading apparatus that reads one-line data using three or more photoelectric conversion elements is provided. It is possible to improve both the processing speed and the image quality. More specifically, the processing time is reduced to one-half that of collecting the output data of the photoelectric conversion elements in one line, and the switching position of the read image information in the final output image is reduced with a simple and inexpensive configuration. Discomfort such as white streaks, black streaks, and density changes can be reduced.
第1図は本発明の画像読取り装置の一実施例を示す回路
図、第2図は本発明を使用する画像読取り装置を説明す
る概略構成図、第3図および第4図は3個のCCDを使用
する場合の関係をそれぞれ説明する概略図、第5図はCC
Dから出力された原稿像の処理回路を示すブロツク図、
第6図および第7図はタイムチヤート、第8図および第
9図は第5図の合成・分離アツプ回路および合成・分離
ダウン回路を示すブロツク図、第10図は他の実施例の平
滑化回路を示す回路図、第11図は他の実施例において使
用するデジタルフイルタマトリクスを説明する説明図、
第12図は読取りデータの切換え位置で生じる出力濃度の
違いを説明する説明図、第13図はメデイアンフイルタに
より段階的に変化させた結果を示す説明図、第14図は平
滑化回路の動作を説明するタイムチヤートである。 7,7a,7b,7c…光電変換素子(CCD)、8a,8b,8c…増幅
器、9a,9b,9c…アナログ/デジタル変換回路、10a,10b
…合成・分離回路、20…デイツプスイツチ、62…補間回
路、88…デジタルフイルタ。FIG. 1 is a circuit diagram showing an embodiment of an image reading apparatus according to the present invention, FIG. 2 is a schematic configuration diagram illustrating an image reading apparatus using the present invention, and FIGS. 3 and 4 are three CCDs. Schematic diagram for explaining the relationship when using the, respectively.
A block diagram showing a processing circuit for the original image output from D,
6 and 7 are time charts, FIGS. 8 and 9 are block diagrams showing the combining / separating up circuit and the combining / separating down circuit of FIG. 5, and FIG. 10 is a smoothing circuit of another embodiment. FIG. 11 is a circuit diagram showing a circuit, FIG. 11 is an explanatory diagram illustrating a digital filter matrix used in another embodiment,
FIG. 12 is an explanatory diagram for explaining a difference in output density occurring at a switching position of read data, FIG. 13 is an explanatory diagram showing a result of stepwise change by a median filter, and FIG. 14 is an operation of a smoothing circuit. It is a time chart to explain. 7, 7a, 7b, 7c: photoelectric conversion element (CCD), 8a, 8b, 8c: amplifier, 9a, 9b, 9c: analog / digital conversion circuit, 10a, 10b
... Synthesis / separation circuit, 20 ... Depth switch, 62 ... Interpolation circuit, 88 ... Digital filter.
Claims (2)
った光電変換素子が読み取る領域を重複させて原稿画像
情報を読み取る画像読取り装置において、 最大原稿幅の中央値から左右2分割して走査同期期間中
に前記各光電変換素子から出力される原稿画像情報を合
成し、分離する合成・分離手段を備え、 該合成・分離手段は、 各光電変換素子から出力される画像情報を記憶する記憶
手段と、 該記憶手段の読み出し、書込みを制御する読み出し・書
込み制御手段と、 前記記憶手段より読み出される隣り合った光電変換素子
の読取り画像情報を重複した領域内で切り換える切り換
え手段と、 隣り合った光電変換素子の読取り画像情報の切り換え位
置において隣接する画素を補間する補間手段と、 を含んでなることを特徴とする画像読取り装置。An image reading apparatus for reading original image information by using three or more photoelectric conversion elements to overlap the areas read by adjacent photoelectric conversion elements is divided into two parts from the median of the maximum original width. And synthesizing / separating means for synthesizing and separating the document image information output from each of the photoelectric conversion elements during the scan synchronization period, and the synthesizing / separating means stores the image information output from each of the photoelectric conversion elements. A read / write control unit that controls reading and writing of the storage unit; a switching unit that switches read image information of adjacent photoelectric conversion elements read from the storage unit in an overlapping area; Interpolating means for interpolating adjacent pixels at the switching position of the read image information of the combined photoelectric conversion element. Place.
った光電変換素子が読み取る領域を重複させて原稿画像
情報を読み取る画像読取り装置において、 最大原稿幅の中央値から左右2分割して走査同期期間中
に前記各光電変換素子から出力される原稿画像情報を合
成し、分離する合成・分離手段を備え、 該合成・分離手段は、 各光電変換素子から出力される画像情報を記憶する記憶
手段と、 該記憶手段の読み出し、書込みを制御する読み出し・書
込み制御手段と、 前記記憶手段より読み出される隣り合った光電変換素子
の読取り画像情報を重複した領域内で切り換える切り換
え手段と、 隣り合った光電変換素子の読取り画像情報の切り換え位
置において隣接する画素を平滑化する平滑化手段と、 を含んでなることを特徴とする画像読取り装置。2. An image reading apparatus for reading original image information by using three or more photoelectric conversion elements to overlap an area to be read by an adjacent photoelectric conversion element. And synthesizing / separating means for synthesizing and separating the document image information output from each of the photoelectric conversion elements during the scan synchronization period, and the synthesizing / separating means stores the image information output from each of the photoelectric conversion elements. A read / write control unit that controls reading and writing of the storage unit; a switching unit that switches read image information of adjacent photoelectric conversion elements read from the storage unit in an overlapping area; And a smoothing means for smoothing adjacent pixels at a switching position of the read image information of the combined photoelectric conversion element. Device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1085674A JP2887840B2 (en) | 1989-04-06 | 1989-04-06 | Image reading device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1085674A JP2887840B2 (en) | 1989-04-06 | 1989-04-06 | Image reading device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02265367A JPH02265367A (en) | 1990-10-30 |
JP2887840B2 true JP2887840B2 (en) | 1999-05-10 |
Family
ID=13865377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1085674A Expired - Fee Related JP2887840B2 (en) | 1989-04-06 | 1989-04-06 | Image reading device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2887840B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2685997B2 (en) * | 1991-05-31 | 1997-12-08 | 株式会社ピーエフユー | OCR data input processing method |
JP2744363B2 (en) * | 1991-06-20 | 1998-04-28 | 株式会社ピーエフユー | Image data processing method |
-
1989
- 1989-04-06 JP JP1085674A patent/JP2887840B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH02265367A (en) | 1990-10-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0198269B1 (en) | Method and apparatus for interpolating image signals | |
JPS639279A (en) | Shading correction system | |
US4776031A (en) | Image reading apparatus | |
JP2887840B2 (en) | Image reading device | |
US4864413A (en) | Image processing system having a selective magnification function | |
US4860117A (en) | Image processing method and system using multiple image sensors producing image data segments which are combined and subjected to optical processing | |
JP3253833B2 (en) | Image processing device | |
JP2996692B2 (en) | Picture reader | |
JP2654389B2 (en) | Image reading device | |
JP2593152B2 (en) | Image reading device | |
JP2625423B2 (en) | Image reading device | |
JP2710775B2 (en) | Image reading device | |
JP2505170B2 (en) | Image reading device | |
JPH10233900A (en) | Image reader | |
JP3529208B2 (en) | Image processing device | |
JP2830028B2 (en) | Reading circuit of facsimile machine | |
JPS62252268A (en) | Picture processor to expand reduce process original picture | |
JP3212664B2 (en) | Image processing device | |
JP3258352B2 (en) | Image processing apparatus and method | |
JPS61105973A (en) | Picture signal processing method | |
JPS5924584B2 (en) | Original reading method | |
JPS63283357A (en) | Image reader | |
JPH08237453A (en) | Image reader | |
JPS619764A (en) | Picture processor | |
JPH1127474A (en) | Dark time output correction method for picture reader and device for the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |