JP2871526B2 - テストパターン変換システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大規模集積回路のため
のテスト（以下ＬＳＩテスト）におけるテストパターン
変換システムに関する。

【０００２】

【従来の技術】従来ＬＳＩのテストパターンをＬＳＩテ
スタのパターンオブジェクトに変換する際、テストパタ
ーンはテスト項目毎に作成している。

【０００３】各テストパターンは、それぞれ独立にＬＳ
Ｉテスタのパターンオブジェクトに変換され、ＬＳＩテ
スタにロードされている。このため、そこで初めてＬＳ
Ｉテスタが装備しているメモリ容量を越えることがわか
る。このようにＬＳＩテスタのメモリ容量をオーバーフ
ローした時は、設計者が人手でテストパターンを分割
し、再度ＬＳＩテスタのパターンオブジェクトに変換し
ていた。このため、大変手間がかかっていた。

【０００４】オブジェクト変換は考慮されていないが、
テスト対象の回路を分割して論理規模を小さくするよう
にした技術が特開平３−２９８７０号公報に示されてい
る。この公報記載の技術は、テストパターン生成の高速
化をもたらすために一括テストデータ生成方式を併用し
テストパターン生成の効率を向上するようにしている。

【０００５】従来、スキャンパターンをＬＳＩテスタの
パターンオブジェクトに変換する時、スキャンデータは
テストパターンの経路数に合わせて変換されている。こ
のため、ＬＳＩテスタのスキャンデータ格納メモリのス
キャンチャネル数がテストパターンと一致しない時、使
用されない部分のメモリにはダミーデータが挿入されて
いた。このことにより、ダミーデータが格納されたメモ
リが有効に利用されず、しばしばメモリ容量を越えるス
キャンパターンが変換される。このＬＳＩテスタのメモ
リをオーバーフローした時点で、テストパターンがカッ
トされて再度ＬＳＩテスタのパターンオブジェクトに変
換されていた。このため、後戻りの作業が発生してい
た。

【０００６】

【発明が解決しようとする課題】前述した従来のパター
ンオブジェクト変換システムでは、テストパターンをＬ
ＳＩテスタに予めロードする前に、パターンオブジェク
ト変換の際にＬＳＩテスタのメモリ容量を越えているか
チェックし、ロードが可能か不可能か判定する必要があ
る。もし、ＬＳＩテスタにロードできない時は、分割し
て変換する必要があった。

【０００７】また、スキャンパターンのパターンオブジ
ェクト変換では、ＬＳＩテストのスキャンデータ格納メ
モリをオーバーフローし、テストパターンをカットする
ような後戻りの作業を未然に防ぐ必要があった。

【０００８】本発明の目的は、テスタにロード後テスタ
装備のメモリをオーバーフローしないようにテストパタ
ーンを変換するテストパターン変換システムを提供する
ことにある。

【０００９】本発明の他の目的は、テスタにテストパタ
ーンをロードできないためテストパターンを分割して再
度テスタのためのパターンオブジェクトに変換するとい
う後戻り作業を防止するようにしたテストパターン変換
システムを提供することにある。

【００１０】本発明の他の目的は、テスタ装備のメモリ
容量の使用率を測定するようにしたテストパターン変換
システムを提供することにある。

【００１１】本発明の他の目的は、スキャンパターンの
変換において有効にメモリを利用できるようにしたテス
トパターン変換システムを提供することにある。

【００１２】

【課題を解決するための手段】本発明の第１のシステム
は、テストパターンをロードすべきテスタのメモリ容量
の制限以下で変換できるか否かを判定するテスタメモリ
チェック手段と、このテスタメモリチェック手段で前記
テスタのメモリ容量の制限以下で変換できると判定され
たとき、テストパターンをパターンオブジェクトに変換
するパターンオブジェクト変換手段とを含む。

【００１３】本発明の第２のシステムは、前記第１のシ
ステムであって、前記テスタメモリチェック手段が前記
テスタのメモリ容量の制限以下で変換できず分割できる
と判定したとき分割可能な位置を示し、前記パターンオ
ブジェクト変換手段は、前記テスタメモリチェック手段
で示された分割可能な位置までテストパターンを変換
し、前記パターンオブジェクト変換手段で変換されたパ
ターンオブジェクトと、まだ変換されていないテストパ
ターンを分割するパターンオブジェクト分割手段を備え
ている。

【００１４】本発明の第３のシステムは、第２のシステ
ムであって、前記パターンオブジェクト分割手段で分割
された未変換のテストパターンを前記パターンオブジェ
クト変換手段が変換することを特徴とする。

【００１５】本発明の第４のシステムは、第１，第２ま
たは第３のシステムであって、前記パターンオブジェク
ト変換手段で変換され出力されるパターンオブジェクト
がテスタのメモリ容量に対し、どの程度の量を使用して
いるかを算出するメモリ使用率算出手段を備えている。

【００１６】本発明の第５のシステムは、テストパター
ンをロードすべきテスタのメモリ容量の制限を越えて分
割ができないものであるか否かを判定するテスタメモリ
チェック手段と、このテスタメモリチェック手段で前記
テスタのメモリ容量の制限を越えて分割ができないもの
であると判定されたとき、このテストパターンが変換さ
れるとすればテスタのメモリ容量に対し、どの程度の量
を使用しているかを算出するメモリ使用率算出手段を備
える。

【００１７】本発明の第６のシステムは、第１，第２，
第３，第４または第５のシステムであって、前記テスタ
メモリチェック手段で判定されるべきテストパターンに
するため、複数の群からなるテストパターンを１群にマ
ージするテストパターンマージ手段を含む。

【００１８】本発明の第７のシステムは、第６のシステ
ムであって、被検査半導体チップの搭載パッケージのピ
ン位置およびテスタのピン番号を有するテスタピン情報
および該被検査半導体チップのピン名と搭載パッケージ
のピン位置との対応関係を示すテストパターンピン情報
のうち共通部分である搭載パッケージのピン位置の対応
をキーとして、テスタのピン番号とテストパターンのピ
ン名の対応情報を得るテスタピン対応手段とを備え、前
記テストパターンマージ手段はこのテスタピン対応手段
で前記対応情報を得たのちテストパターンをマージする
ことを特徴とする。

【００１９】本発明の第８のシステムは、スキャンデー
タパターンをロードすべきテスタのスキャンデータメモ
リのメモリ容量以下で変換できるか否かを判定し、変換
できないと判定したときにはスキャンデータパターンを
分割できるか否かを判定するテスタメモリチェック手段
と、このテスタメモリチェック手段で前記変換できず前
記スキャンデータパターンを分割できると判定されたと
き、スキャンデータパターンを前記テスタのスキャンデ
ータメモリのスキャンチャネル数に合わせて分割するス
キャンデータ分割手段とを含む。

【００２０】

【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。

【００２１】図１を参照すると、本発明の一実施例によ
りオブジェクトに変換したあと、格納する、大規模集積
回路（以下ＬＳＩ）をテストするＬＳＩテスタのメモリ
構成についてまず説明する。

【００２２】ＬＳＩテスタのメモリ１００は、ファイル
としてのパターンオブジェクトを格納するファイル格納
部１１０、テストパターンや被検査ＬＳＩの出力値を比
較する期待値を格納するパターン格納部１２０、通常動
作、スキャン動作、およびスキャンデータ転送動作等の
パターン種別を示す命令をパターン毎に格納するパター
ン種別格納部１３０、およびスキャン経路毎のスキャン
データを格納するスキャンチャネル１５０を有するスキ
ャンデータ格納部１４０を備えている。ファイル格納部
１１０は、パターンオブジェクトのファイルとしてのフ
ァイルを格納する部分である。テスト前パターンオブジ
ェクトのＬＳＩテスタへのロード時、まず最初にパター
ンオブジェクトがこのファイル格納部１１０に格納され
る。テスト実行時には、パターンオブジェクトを格納し
たファイル格納部１１０からパターン格納部１２０に、
テストパターンや被検査ＬＳＩの出力値を比較する期待
値が格納される。テスタ制御命令格納部１３０には、ノ
ーマル動作、スキャン動作、およびスキャンデータ転送
動作等のパターン種別が格納され、スキャンデータ格納
部１４０には、スキャン経路毎のスキャンデータが対応
するスキャンチャネル１５０に格納される。

【００２３】次に本発明の第１の実施例について図面を
参照して詳細に説明する。

【００２４】図２を参照すると、本発明の一実施例であ
るＬＳＩパターンオブジェクト変換システム１０は、被
検査ＬＳＩのテストパターンをパターンオブジェクトに
変換するにあたって、１群以上のテストパターン１１
と、図１に示されるＬＳＩテスタのメモリ構成のメモリ
容量とＬＳＩテスタのメモリ容量をオーバーする際の分
割オブジェクト数が記述されているメモリパラメータ１
２と、被検査ＬＳＩの搭載パッケージのピン位置とＬＳ
Ｉテスタのピン番号の対応関係を示したＬＳＩテスタピ
ン情報１３と、被検査ＬＳＩのピン名と搭載パッケージ
のピン位置の対応関係を示したテストパターンピン情報
１４を入力することにより、ＬＳＩテスタのパターンオ
ブジェクト２１とテスタメモリ使用率２２を出力する。

【００２５】本発明の第１の実施例は、ＬＳＩテスタピ
ン情報１３およびテストパターンピン情報１４の共通部
分のＬＳＩの搭載パッケージのピン位置を対応のキーと
して最終的にＬＳＩテスタのピン番号とテストパターン
のピン名の対応情報を得るテストピン対応手段１５と、
パターンを予め変換前にマージするテストパターンマー
ジ手段１６と、設計したパターン数をＬＳＩテスタのパ
ターン数に変換する際、変換されるべきパターン数をＬ
ＳＩテスタのパターン部１２０に関して見積もり、何グ
ループのスキャンデータがＬＳＩテストデータのスキャ
ンデータ部１４０に格納されるのかを見積もり、および
ノーマル動作の連続、スキャンデータで小規模または大
規模な各ケースに応じてパターン種別格納部１３０に格
納される命令の記憶容量を見積もるそれぞれの計算を行
い、ＬＳＩテスタのメモリ容量を見積もるとともにこの
メモリ容量が制限を越えてオーバーフローすると判定さ
れ、分割可能と判定された場合には分割されるメモリの
境界にフラグをたてるＬＳＩテスタメモリチェック手段
１７と、このＬＳＩテスタメモリチェック手段１７で見
積もられたメモリ容量がＬＳＩテスタのメモリ容量の制
限以内であれば、テストパターンマージ手段１６でマー
ジされたテストパターンのすべてをパターンオブジェク
トに変換し、ＬＳＩテスタメモリチェック手段１７でフ
ラグのたてられたものであればテストパターンマージ手
段１６でマージされたテストパターンのうちフラグのた
てられたところまでを、パターンオブジェクトに変換す
るパターンオブジェクト変換手段と、このパターンオブ
ジェクト変換手段でフラグのたてられたところまでを変
換されたパターンオブジェクトを分割するパターンオブ
ジェクト分割手段１９と、このパターンオブジェクト分
割手段で分割され、または分割されずメモリ容量内で変
換されパターンオブジェクト２１として出力されるパタ
ーンオブジェクトがＬＳＩテスタのメモリ容量に対し、
どの程度のメモリを使用しているかを算出しテスタメモ
リ使用率２２として出力するメモリ使用率算出手段２０
とを含む。

【００２６】このメモリ使用率算出手段２０は、ＬＳＩ
テスタメモリチェック手段１８で見積もられた容量がメ
モリ容量制限を越え分割もできないと判断したときに
は、パターンオブジェクト変換手段１８での変換および
パターンオブジェクト分割手段１９での分割をせずにメ
モリ使用率算出手段２０でオーバーフローしたメモリ容
量を算出する。なお、パターンオブジェクト分割手段１
９で分割された変換されていないテストパターンは、Ｌ
ＳＩテスタメモリチェック手段１７で再びメモリ容量を
見積もられる。ＬＳＩテスタメモリチェック手段１７で
見積もられたメモリ容量が、ＬＳＩテスタメモリの容量
制限内であれば上述の動作と同じくパターンオブジェク
ト変換手段１８で変換し、ＬＳＩテスタメモリの容量制
限を越えていれば分割するメモリの境界にフラグをた
て、そこまで手段１８で変換したあとパターンオブジェ
クト分割手段が分割する。このあと、メモリ使用率算出
手段２０は、変換され出力されたパターンオブジェクト
がＬＳＩテスタのメモリ容量に対し、どの程度の量を使
用しているかを算出しテスタメモリ使用率２２として出
力する。

【００２７】次に本発明の一実施例の動作について図面
を参照して詳細に説明する。

【００２８】図２を参照すると、本発明の一実施例にお
いて、テスタピン対応手段１５は、ＬＳＩテスタピン情
報１３とテストパターンピン情報１４の共通部分のＬＳ
Ｉの搭載パッケージのピン位置を対応のキーとして、最
終的にＬＳＩテスタのピン番号とテストパターンのピン
名の対応情報を得る。

【００２９】テストパターンが複数あった場合に、出力
パターンオブジェクトがテストパターンの本数の増加に
伴って多くなっても、後述するＬＳＩテスタメモリチェ
ック手段１７でＳＬＳＩテスタのメモリの許すかぎり、
テストパターンマージ手段１６は、パターンオブジェク
トの本数が少なくなるようにテストパターンを予め、変
換する前にマージする。

【００３０】ＬＳＩテスタメモリチェック手段１７は、
まずテストパターを全て読み込んだ時点でＬＳＩテスタ
のパターン格納部１２０、パターン種別格納部１３０お
よびスキャンデータ格納部１４０に関するメモリ容量を
見積もる計算を行う。

【００３１】まず、スキャンデータ格納部の見積もり計
算について図面を参照して詳細に説明する。

【００３２】図３には、スキャンデータ格納部１４０の
格納イメージの例が示されている。

【００３３】図２および図３を参照すると、ＬＳＩテス
タメモリチェック手段１７は、スキャンデータ格納部１
４０について、全テストパターンのスキャンデータの合
計が見積もられる。

【００３４】スキャン２５６ビット毎を１ブロックとし
て、１回のスキャンで使うブロックの合計が求められ、
全スキャン回数分でスキャンデータの総量とみなし、見
積もられる。しかし、１ブロックで２５６ビットすべて
がスキャンデータで埋まらなかった場合、残った部分に
ダミーデータを入れる必要がある。図３の例で、テスト
パターンのスキャンビット数が１２６００の時、１回の
スキャンでの使用ブロック数は５０であるが、最後の５
０ブロック目は５６ビットしか格納されていない。その
ため、残りの２００ビットはダミーデータを挿入する必
要がある。また、このブロックは１０２４ブロックで１
グループという単位で表され、転送命令はこのグループ
毎に行われる。さらにあるパターンがスキャン命令で、
図３のようにブロックの始まりが１００１ブロックで、
１回のスキャンに５０ブロック使用するようなスキャン
パターンでは、グループのブロック数をオーバーしてし
まう。このような時は、転送命令を挿入し、次のグルー
プにスキャンデータを格納するので、グループの最後２
４ブロックは無駄になる。こういったダミーを入れた
り、無駄になってしまうメモリ量を人手で正確に求める
のは困難である。このため、ＬＳＩテスタメモリチェッ
ク手段１７により見積もられ、ＬＳＩテスタのメモリ容
量の制限以下でＬＳＩテスタにロード可能なオブジェク
トに変換できるか、分割することによりテスト可能と結
果が出た場合のみ、後でオブジェクト変換処理が行われ
る。しかし、見積もりでＬＳＩテスタのメモリをオーバ
ーする結果が得られた場合、オブジェクトの変換は中断
する。

【００３５】ＬＳＩテスタのパターン格納部１２０に関
しては読み込まれたテストパターンの合計のパタン数が
見積もられる。スキャンパターン等の場合は、スキャン
命令が連続した時や、最終パターンがノーマルパターン
でない時や、テスト中にスキャンデータを転送する時な
どの、ダミーデータの挿入数が求められ合計パターン数
に加える。これらのダミーデータは、設計者の作成した
テストパターンには記述されず、スキャンデータの転送
回数はスキャンＦＦ数、スキャン回数により求められる
が、設計者がこのような挿入パターンがあることは確認
しておらず、人手で計算することは難しいので、自動で
算出し精度の高い見積もりを行うことが必要である。テ
スト中のスキャンデータの転送命令の発生する頻度を表
す式を以下に示す。 転送命令挿入回数＝（（（（Ｎｆｆ＋２５５）／２５
６）×Ｐｓｃａｎ）＋１０２３）／１０２４ Ｎｆｆ：スキャンＦＦ数 Ｐｓｃａｎ：スキャン回数 （（Ｎｆｆ＋２５５）／２５６）：１回のスキャンでの
使用ブロック数 １ブロック＝２５６ビット パターン種別格納部１３０には、パターン毎のノーマル
動作やスキャン動作などを指示する命令が格納される。

【００３６】このパターン種別格納部１３０に関する見
積もりについて、図４を参照して詳細に説明する。

【００３７】図４（Ａ）を参照して設計者が作成したテ
ストパターンがＬＳＩテスタ用のテストパターンに変換
されたとき、パターン数が減少する例について以下説明
する。

【００３８】設計者が４パターン以上のノーマル動作命
令を連続するように設計した場合、これらの命令を繰り
返し命令として省略できる。この結果、パターン種別格
納部１３０には、設計者により作成されたテストパター
ン数より少ないパターン数が格納される。これを考慮し
て見積もりが行われる。

【００３９】図４（Ｂ）を参照して、設計者が作成した
テストパターンがＬＳＩテスタ上でもパターン数が同じ
例について以下説明する。

【００４０】この例の１つとしてノーマル動作命令とス
キャン動作命令とが交互に繰り返される例を示す。

【００４１】スキャンデータ量として図３で説明してい
るグループを越えない小規模のパターンである時は、ノ
ーマル動作が４パターン以上連続しない限り設計者が作
成したテストパターン数と同じになる。

【００４２】図４（Ｃ）を参照して設計者が作成したテ
ストパターンがＬＳＩテスタ上でパターン数が増える場
合について説明する。

【００４３】この例として大規模なスキャンパターンを
考慮しなければならない時を想定する。

【００４４】スキャンデータ量として図３で説明してい
るグループを越える時には、越える度にＬＳＩテスタ内
でのスキャンデータを転送する命令を実行しなければな
らない。このため、ＬＳＩテスタ用メモリとして見積も
らなければならないメモリ容量は、設計者が作成したテ
ストパターン数より挿入パターン分多くなることが考慮
される。この他に、シフト動作が連続した場合、最初ま
たは最終のパターンがノーマル動作でない場合、ノーマ
ル動作のダミーパターンを挿入するので、挿入パターン
分多くなる場合がある。これも考慮してパターン種別格
納部の見積もりが行われる。パターンオブジェクト変換
手段１８では、テストパターンマージ手段１６によりマ
ージされたテストパターンをパターンオブジェクトに変
換する。変換の最中もＬＳＩテスタメモリチェック手段
１７で変換されているパターンオブジェクトはＬＳＩテ
スタのメモリの各格納部に対してオーバーフローするか
どうかがチェックされ、パターンオブジェクトの分割が
必要かどうかが判定される。その結果、分割が必要でな
い場合は入力された全てのパターンに対して変換を終了
した後に、メモリ使用率算出手段２０は、出力するパタ
ーンオブジェクトがＬＳＩテスタのメモリ容量に対し、
どの程度の量を使用しているかを算出して出力する。ま
た、分割が必要な場合は、パターンオブジェクト分割手
段１９は、これまで変換したパターンオブジェクトを出
力し、メモリ使用率算出手段２０はメモリ使用率を出力
するこの後に、パターンオブジェクト変換手段１８は、
引き続き残りのテストパターンに対して、パターンオブ
ジェクトに変換する。

【００４５】次に、本発明の第２の実施例について図面
を参照して詳細に説明する。

【００４６】本発明の第２の実施例は、テストパターン
がスキャンパターンの時に、被検査ＬＳＩのテストパタ
ーンをパターンオブジェクトに変換するにあたって、１
本以上のテストパターン１１と、図１に示されるＬＳＩ
テスタのメモリ構成のメモリ容量とＬＳＩテスタのメモ
リ容量をオーバーする際の分割オブジェクト数が記述さ
れているメモリパラメータ１２と、被検査ＬＳＩの搭載
パッケージのピン位置とＬＳＩテスタのピン番号の対応
関係を示したＬＳＩテスタピン情報１３と、被検査ＬＳ
Ｉのピン名と搭載パッケージのピン位置の対応関係を示
したテストパターンピン情報１４を入力することによ
り、ＬＳＩテスタのパターンオブジェクト２１とテスタ
メモリ使用率２２を出力する。

【００４７】本発明の第２の実施例の特徴の１つは、テ
ストパターンがスキャンパターンの時、ＬＳＩテスタの
スキャンデータ格納メモリのスキャンチャネル数に合わ
せて、スキャンデータを分割するスキャンデータ分割手
段２３を有することにある。

【００４８】このスキャンデータ分割手段２３について
説明する。

【００４９】図６および図７には、第２の実施例に適用
される図１に示されるスキャンデータ格納部１４０が示
さている。

【００５０】図６を参照すると、従来、ＬＳＩテスタの
スキャンデータ格納部はテストパターンの経路に合わせ
てスキャンチャネルにスキャンデータを格納していた。
パターンのスキャン経路が１つの場合、ＬＳＩテスタは
スキャンチャネル１のみを使用し格納している。このた
め、テスタのスキャンチャネル２〜（スキャンチャネル
数）にはダミーデータを格納していた。また、スキャン
パターンのパターン規模が大きくなればなるほど、ダミ
ーデータは（スキャンチャネル数−１）倍のオーダーで
増加し、図６に示されるようにメモリ容量を越えてしま
うパターンに変換され、パターンをカットして再度オブ
ジェクト変換を行っていた。このため、ダミーデータを
格納する部分のメモリを有効に使うことが求められてい
る。そこで、図５に示されるスキャンデータ分割手段２
３は、ＬＳＩテスタのスキャンチャネル数に合わせてテ
ストパターンのスキャンデータを分割する。図７にはス
キャンデータ分割手段２３で分割を行った具体例が示さ
れている。スキャンデータ分割手段２３で分割を行うこ
とで、ＬＳＩテスタのスキャンチャネル数に分割してテ
ストパターンのスキャンデータを格納する。このため、
スキャンデータ格納部のスキャンデータ規模は小さくな
る。スキャンデータ規模は、以下の計算式示されるよう
に小さくなる。 スキャンデータ削減率＝（（Ｐｓｃａｎ＋（Ｔｒｏｕｔ
ｅ−１））／Ｔｒｏｕｔｅ）／Ｐｓｃａｎ Ｔｒｏｕｔｅ：ＬＳＩテスタのスキャンチャネル数 Ｐｓｃａｎ：テストパターンのスキャン回数 これによりスキャンデータ規模が小さく押さえられ、結
果として出力するパターンオブジェクト２１のファイル
容量もスキャンデータ規模にほぼ比例して小さくでき
る。また、テスト中のスキャンデータの転送命令もスキ
ャンデータ規模が小さくなったことで、高速に転送でき
テストの高速化にも寄与する。

【００５１】

【発明の効果】本発明は、テストパターンをＬＳＩテス
タのパターンオブジェクトに変換する時、テストパター
ンをパターンオブジェクトに予め変換した際の使用メモ
リを計算する。このため、ＬＳＩテスタの装備している
メモリの容量の使用率が判る。ＬＳＩテスタのメモリを
オーバーフローした際には、本発明は、自動でパターン
オブジェクトを分割する。この結果、ＬＳＩテスタにロ
ードした後にメモリをオーバーフローすることはなく、
ロードできないためにテストパターンを分割して再度Ｌ
ＳＩテスタのパターンオブジェクトに変換するといった
後戻りの作業をなくすことができる。さらに本発明は、
スキャンパターンの変換では、ＬＳＩテスタのスキャン
データ格納メモリのスキャンチャネル数に合わせて変換
する。このため、ダミーデータを入れることなく有効に
メモリを利用できるとともに、出力されるＬＳＩテスタ
のパターンオブジェクトのファイル容量も激減でき、テ
ストパターンの増加傾向の中で確実にＬＳＩテスタにロ
ードできるパターンオブジェクトを変換することができ
る。

【図面の簡単な説明】

【図１】ＬＳＩテスタのメモリ構成を示す図である。

【図２】本発明の第１の実施例を示す図である。

【図３】本発明の第１の実施例で用いられるスキャンデ
ータ格納部１４０の格納イメージ例を示す図である。

【図４】（Ａ）〜（Ｃ）は、パターン種別格納部に関す
る見積もりを説明するための図である。

【図５】本発明の第２の実施例を示す図である。

【図６】第２の実施例に対応するスキャンデータ格納部
における従来のメモリ使用例を説明するための図であ
る。

【図７】本発明の第２の実施例におけるスキャンデータ
格納部におけるメモリ使用例を説明するための図であ
る。

【符号の説明】

１０，５０ ＬＳＩパターンオブジェクト変換システ
ム １５ テスタピン対応手段 １６ テストパターンマージ手段 １７ ＬＳＩテスタメモリチェック手段 １８ パターンオブジェクト変換手段 １９ パターンオブジェクト分割手段 ２０ メモリ使用率算出手段 ２３ スキャンデータ分割手段

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 テストパターンをロードすべきテスタの
   メモリ容量の制限以下で変換できるか否かを判定するテ
   スタメモリチェック手段と、 このテスタメモリチェック手段で前記テスタのメモリ容
   量の制限以下で変換できると判定されたとき、テストパ
   ターンをパターンオブジェクトに変換するパターンオブ
   ジェクト変換手段とを含むことを特徴とするテストパタ
   ーン変換システム。
2. 【請求項２】 前記テスタメモリチェック手段が前記テ
   スタのメモリ容量の制限以下で変換できず分割できると
   判定したとき分割可能な位置を示し、 前記パターンオブジェクト変換手段は前記テスタメモリ
   チェック手段で示された分割可能な位置までテストパタ
   ーンを変換し、 前記パターンオブジェクト変換手段で変換されたパター
   ンオブジェクトとまだ変換されていないテストパターン
   を分割するパターンオブジェクト分割手段を含むことを
   特徴とする請求項１記載のテストパターン変換システ
   ム。
3. 【請求項３】 前記パターンオブジェクト分割手段で分
   割された未変換のテストパターンを前記オブジェクト変
   換手段が変換することを特徴とする請求項２記載のテス
   トパターン変換システム。
4. 【請求項４】 前記パターンオブジェクト変換手段で変
   換され出力されるパターンオブジェクトがテスタのメモ
   リ容量に対し、どの程度の量を使用しているかを算出す
   るメモリ使用率算出手段を備えたことを特徴とする請求
   項１，２または３記載のテストパターン変換システム。