JP2868075B2 - 浮動小数点演算処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮動小数点演算器
に関し、特にＩＥＥＥ−７５４に規定される形式の数値
データの演算を行う浮動小数点演算処理装置に関する。

【０００２】

【従来の技術】浮動小数点のデータ形式として「ＩＥＥ
Ｅ Ｓｔａｎｄａｒｄ ｆｏｒ Ｂｉｎａｒｙ Ｆｌｏ
ａｔｉｎｇ Ｐｏｉｎｔ Ａｒｉｔｈｍｅｔｉｃ，ＡＮ
ＳＩ／ＩＥＥＥ ｓｔｄ ７５４−１９８５」（以下、
ＩＥＥＥ−７５４形式）が事実上標準として使用される
ようになってきた。ＩＥＥＥ−７５４形式は浮動小数点
形式の数値データを指数部と仮数部とに分け、これらの
数値の組み合わせにより通常数と、５種類の特殊数とを
定義している。

【０００３】浮動小数点演算器でＩＥＥＥ−７５４形式
を扱う場合、通常数のみが必ず入力されるようなフォー
マットに対応する演算器と異なり特殊数に対する特別な
対応が必要になる。すなわち、演算器に入力される複数
の数値データがそれぞれ通常数であるかまたはいずれか
の特殊数であるかを判別し、その結果どれか１つでも入
力数値データが特殊数に該当したり、また通常数同士の
演算であってもオーバーフローやアンダーフローのよう
な例外が発生する場合にはその結果に応じて演算器の出
力結果の数値データを正しい特殊数の数値データに置き
換える必要がある。また、「特開平４−２８１５１８
ディジタルシグナルプロセッサ」においては従来ＩＥＥ
Ｅ−７５４形式を扱っていなかったディジタルシグナル
プロセッサにおいて、簡単なハードウェアによって外部
メモリ中に配置されたＩＥＥＥ−７５４形式の数値デー
タを扱う方法が提示されている。

【０００４】しかし、これはディジタルシグナルプロセ
ッサ内部の数値データ形式への変換する方法を示したも
のである。この中ではＩＥＥＥ−７５４形式の特殊数を
ディジタルシグナルプロセッサ内部で用いられる２の補
数形式へと変換するハードウェア構成について述べられ
ているが、演算器自体がこれら特殊数をどのように扱う
かについてまでは触れられていない。

【０００５】

【発明が解決しようとする課題】第１の問題点は、この
ようなＩＥＥＥ−７５４形式を扱う浮動小数点演算器で
は演算器全体のハードウェア量が増大することである。

【０００６】その理由は、入力される複数の数値データ
毎にその数値データがＩＥＥＥ−７５４形式で定義され
るどの数値データの種類に該当するのか判別するハード
ウェアと、ここで得られた数値データの種類や、たとえ
それが通常数同士の演算であってもオーバーフローやア
ンダーフローの例外発生を起こす場合には演算器からの
出力結果の数値データを適切な特殊数の数値データで置
き換えるためのハードウェアが必要になるからである。
最近ではＬＳＩの集積度が非常に高くなり、マイクロプ
ロセッサもスーパースカラやＶＬＩＷなどのアーキテク
チャをとると１チップに複数の浮動小数点演算器を搭載
することも珍しくなり、ハードウェア量増大の影響は非
常に深刻である。

【０００７】第２の問題点は、演算器全体の処理時間が
増えることにより性能が低下することである。

【０００８】その理由は、前記の第１の問題点の理由で
示した新たなハードウェアが必要になることから通常の
演算器での処理に加えてこれら追加ハードウェアでの処
理が必要になるからである。特に出力結果の数値データ
を置き換える処理は演算器内部の他の処理と並列に実行
することができないため、この部分での処理時間がその
まま増加することになる。クロックサイクルの高速化を
行うに際し、このような演算器の処理時間増大は大きな
影響を与えることは明かである。

【０００９】本発明では、前記のような問題点を解決
し、ＩＥＥＥ−７５４形式の数値データを扱う浮動小数
点演算処理装置で、特に特殊数を扱う際のハードウェア
量削減並びに演算処理時間の短縮が可能な浮動小数点演
算処理装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明における浮動小数
点演算処理装置は、少なくとも１つ以上の浮動小数点演
算器と、前記浮動小数点演算器への入力データと前記浮
動小数点演算器からの出力データとを記憶する記憶装置
と、少なくとも１つ以上の前記記憶装置から前記浮動小
数点演算器への入力データを読み出す手段と、前記読み
出し手段と前記浮動小数点演算器との間で前記読み出し
データを転送する１つ以上の経路と、少なくとも１つ以
上の前記浮動小数点演算器から前記記憶装置へ出力デー
タを書き戻す手段と、前記浮動小数点演算器と前記書き
戻し手段との間で書き戻しデータを転送する１つ以上の
経路とを備え、前記記憶装置から前記浮動小数点演算器
へのデータを読み出す手段において読み出しデータが予
め定められた浮動小数点形式の特定のデータの種類と一
致することを検出しその状態を前記読み出しデータとは
別のデータとして出力する手段と、前記特定のデータの
種類を表すデータを入力とする演算結果を同様の特定の
データの種類を表すデータで出力する手段と、前記浮動
小数点演算器の出力データを前記記憶装置に書き戻す手
段において前記特定のデータの種類を表すデータを出力
する手段より得られるデータに応じて前記浮動小数点演
算器の出力データを前記特定のデータに置き換える手段
とを新たに加えることにより構成される。

【００１１】

【作用】浮動小数点演算器に入力される数値データは、
本発明の浮動小数点演算処理装置の外部の記憶装置から
データを読み出し演算器へと供給する手段においてＩＥ
ＥＥ−７５４形式の通常数かそれとも特定の特殊数に該
当するかを同時に検出してこれらの特定の種類を表すフ
ラグ信号を数値データに付加する。

【００１２】また、本発明の浮動小数点演算処理装置か
ら外部の記憶装置に数値データを書き戻す手段において
ＩＥＥＥ−７５４形式の特定の特殊数を表すフラグ信号
から実際に書き戻す数値データを正しいデータパターン
に置き換える。

【００１３】本発明の浮動小数点演算装置内の各浮動小
数点演算器は入力される数値データとそれに付随するフ
ラグ信号とを見て、フラグ信号が特殊数を表していた場
合にはこの入力フラグ信号から組み合わせ論理回路によ
り出力結果の数値データの特殊数を表すフラグ信号を生
成する。この際に演算器から実際に出力される数値デー
タは無視することにする。本発明の浮動小数点演算装置
内ではこのフラグ信号を常に数値データとともに転送す
ることで、各演算器において特殊数を検出するハードウ
ェアや出力を置き換えるハードウェアを不要にすること
ができる。

【００１４】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００１５】図１はＩＥＥＥ−７５４形式の倍精度にお
けるフォーマットとその際の特殊数の種類を表すデータ
パターンを表した図である。

【００１６】ＩＥＥＥ−７５４形式の倍精度では、符号
１ビット、指数１１ビット、仮数５２ビットからなる。
そして指数と仮数の特定のデータパターンにより零（Ｚ
ＥＲＯ）、無限大（∞）、２種類の非数（ｓＮａＮ、ｑ
ＮａＮ）、微小固定小数点数（ｄｅｎｏｒｍａｌ）の計
５種類の特殊数が規定される。なお、これらの特殊数以
外の数を通常数（ｎｏｒｍａｌ）と呼ぶ。

【００１７】図２は、このようなＩＥＥＥ−７５４形式
を扱う従来の浮動小数点演算器の例を示すブロック図で
ある。

【００１８】２つの入力オペランドデータ２００，２０
１を入力とする浮動小数点演算器（演算器本体）２４０
以外に、それぞれの入力オペランドデータ２００，２０
１が特殊数のいずれかのデータパターンに一致するかど
うかを検出し、それを適当な形式のフラグ信号（以下、
オペランドステータスとする）２１０，２１１を生成す
るオペランドステータス生成回路２５１，２５２があ
る。浮動小数点演算器（演算器本体）２４０の出力はア
ンダーフローやオーバーフロー時の例外処理を行う例外
処理回路２６０へ送られる。一方、オペランドステータ
ス２１０，２１１はその状態に応じて出力データのオペ
ランドステータス２３０を決定するための簡単な組み合
わせ論理回路である出力ステータス生成回路２７０へ送
られる。例外処理回路２６０を通った出力データ２２０
は、この出力データ２２０のオペランドステータス２３
０が特殊数を示していた場合にはその種類に応じたデー
タパターンに置き換えられる必要がある。これを行うの
が出力差し替え回路２８０である。

【００１９】図３はこのような浮動小数点演算器を構成
するオペランドステータス生成回路２５１又は２５２の
詳細を説明するブロック図である。

【００２０】オペランドステータス生成回路２５１又は
２５２は、入力オペランドデータ３００が特殊数のデー
タパターン３０１，３０２，３０３，３０４，３０５と
一致するかどうかを検出する複数の比較器３１１，３１
２，３１３，３１４，３１５と、それらの比較器３１
１，３１２，３１３，３１４，３１５の出力から所望の
オペランド・ステータス３３０を生成するためのエンコ
ーダ３２０とから成っている。

【００２１】また、図４は図２に示すような浮動小数点
演算器を構成する出力差し替え回路２８０の詳細を説明
するブロック図である。

【００２２】出力差し替え回路２８０は、演算器からの
通常数の場合の出力データ４００と各特殊数のデータパ
ターン４０１，４０２，４０３，４０４，４０５を入力
とする選択回路４３０と、差し替えられる出力データの
オペランド・ステータス４１０から選択回路４３０の切
り替え制御信号を生成するデコーダ４２０とから成って
いる。

【００２３】以上のように、ＩＥＥＥ−７５４形式を扱
う従来の浮動小数点演算器は各演算器毎に入力オペラン
ドが特殊数であるかどうかを検出してはそれに応じて出
力データを差し替えるという構成を採っていた。

【００２４】本発明における浮動小数点演算処理装置で
はオペランドと同時にオペランドステータスを装置内で
持ち回ることにより特殊数の場合の処理の簡単化を行
う。

【００２５】図５が、本発明の実施形態に係る浮動小数
点演算処理装置内の各浮動小数点演算器の構成を示すブ
ロック図である。

【００２６】複数の入力オペランド５００，５０１によ
り演算を行い出力オペランド５２０を生成する演算器本
体５４０と、各入力オペランド５００，５０１に付随す
る入力オペランド・ステータス５１０，５１１と演算器
本体５４０の出力オペランド５２０を入力として出力オ
ペランド５２０のオペランド・ステータスを生成するた
めの組み合わせ論理回路である出力オペランドステータ
ス生成回路５７０とから構成される。

【００２７】入力オペランドステータスの少なくとも一
方が特殊数のステータスを表していた場合には、出力オ
ペランドステータスは予め規定されているルールに従っ
ていずれかの特殊数のステータスを出力する。また、入
力オペランドステータスがいずれも通常数である場合で
も、演算器本体５４０の出力オペランド５２０によって
はアンダーフローやオーバーフローが発生することがあ
る。ＩＥＥＥ−７５４ではアンダーフロー時の出力はＺ
ＥＲＯとなるよう規定されており、またオーバーフロー
時には丸めモードに応じて∞か通常数で採り得る最大の
値のいずれかを出力するように規定されている。従っ
て、出力オペランドステータス生成回路５７０は出力オ
ペランド５２０も入力として前記のような例外が発生し
た場合には適切な出力オペランドステータスを出力する
ように論理回路を構成する。

【００２８】なお、オーバーフロー時に出力される可能
性のある通常数の採り得る値の中で最も大きな値（以
下、最大数）は本来特殊数ではないが例外時に出力され
ること、及び特定のデータパターンになることを考慮し
て、５種類の特殊数のオペランドステータス以外に通常
数以外のオペランドステータスとして追加することが充
分理にかなっていることは明かである。

【００２９】図６は、本発明における浮動小数点演算処
理装置全体の一実施形態を表すブロック図である。

【００３０】特に、整数演算処理系と浮動小数点演算処
理系とが分離したマイクロプロセッサの浮動小数点演算
処理系に応用した例である。

【００３１】データ読み出しポート６４１，６４２とデ
ータ書き込みポート６４３を有する浮動小数点レジスタ
ファイル（ＲＦ）６４０と、ステータス読み出しポート
６４６，６４７とステータス書き込みポート６４８を有
する浮動小数点ステータスレジスタファイル（ＲＦ）６
４５と、浮動小数点演算器６５０と出力オペランドステ
ータス生成回路６５５と、図面外の記憶装置との間でデ
ータの入出力を行うＬＯＡＤ／ＳＴＯＲＥユニット６６
０とで構成され、それぞれの構成単位はオペランドデー
タバス６０１，６０２，６２１とオペランドステータス
バス６１１，６１２，６３１とで相互に接続されてい
る。

【００３２】本実施形態に係る浮動小数点演算処理装置
の動作を図を用いて説明する。

【００３３】浮動小数点レジスタファイル（ＲＦ）６４
０には複数の浮動小数点データが蓄えられている。一
方、各々の浮動小数点データに対するオペランドステー
タスが、浮動小数点ステータスレジスタファイル（Ｒ
Ｆ）６４５の中に浮動小数点レジスタファイル（ＲＦ）
６４０のアドレスと同一のアドレスに蓄えられている。
浮動小数点レジスタファイル（ＲＦ）６４０中から必要
なデータを、図面外の命令処理系から与えられるアドレ
スにより読み出しポート６４１，６４２に出力する。こ
の際、同一のアドレスが浮動小数点ステータスレジスタ
ファイル（ＲＦ）６４５にも与えられ、各々のデータに
対応したオペランドステータスが読み出しポート６４
６，６４７に出力される。オペランドデータは浮動小数
点レジスタファイル６４０の読み出しポート６４１，６
４２よりオペランドデータバス６０１，６０２に出力さ
れ、これらのオペランドデータを必要とする他の処理要
素へと転送される。同時にオペランドステータスも浮動
小数点ステータスレジスタファイル６４５の読み出しポ
ート６４６，６４７よりオペランドステータスバス６１
１，６１２に出力され転送される。

【００３４】浮動小数点演算器６５０は、オペランドデ
ータバス６０１，６０２より必要なオペランド６５１，
６５２を獲得し、演算結果６５３を出力する。これと同
時に出力オペランドステータス生成回路６５５は浮動小
数点演算器６５０への入力オペランド６５１，６５２に
付随してオペランドステータスバス６１１，６１２上に
ある各々のオペランドステータス６５６，６５７を獲得
し、浮動小数点演算器６５０の出力オペランド６５３の
例外検出も行いながら、この出力オペランド６５３に付
随すべきオペランドステータス６５８を生成する。出力
オペランド６５３と出力されたオペランドステータス６
５８は、それぞれオペランドデータバス６２１、オペラ
ンドステータスバス６３１に出力され他の処理要素へと
転送される。

【００３５】通常は再びレジスタファイルへと書き戻さ
れる場合が多く、オペランドデータは浮動小数点レジス
タファイル（ＲＦ）６４０の書き込みポート６４３から
書き戻され、オペランドステータスは書き戻された浮動
小数点レジスタファイル（ＲＦ）６４０のアドレスと同
一の浮動小数点ステータスレジスタファイル（ＲＦ）６
４５中のアドレスに書き込みポート６４８から書き戻さ
れる。

【００３６】このように、本実施形態の浮動小数点演算
処理装置内では、オペランドデータにそのデータの種類
を示すオペランドステータスを付随して転送することで
各演算器が持っていた機能を省いている。しかし、本実
施形態の浮動小数点演算処理装置外とデータのアクセス
を行う場合には、本来のＩＥＥＥ−７５４形式に準拠し
たデータとする必要がある。この役割をＬＯＡＤ／ＳＴ
ＯＲＥユニット６６０が担当する。

【００３７】図７は、ＬＯＡＤ／ＳＴＯＲＥユニット６
６０（図６参照）の詳細を表すブロック図である。

【００３８】ＬＯＡＤ／ＳＴＯＲＥユニット６６０（図
６参照）は、外部の記憶装置にアクセスするための実行
アドレスを生成するためのアドレス加算器７５０と論理
アドレスから物理アドレスへの変換を行うテーブルであ
るＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄ
ｅ Ｂｕｆｆｅｒ）７６０と、書き戻しデータをＩＥＥ
Ｅ−７５４形式に準拠させるためのオペランド差し替え
回路７７０と、読み込みデータから本実施形態の浮動小
数点演算処理装置内で使用するためのオペランドステー
タスを生成するステータス生成回路７８０と外部メモリ
に対して書き込みデータを出力するのか、それとも読み
出しデータを入力するのかメモリアクセスパス７４０を
切り替えるためのスイッチ７９０とから成る。

【００３９】次に、このＬＯＡＤ／ＳＴＯＲＥユニット
６６０（図６参照）の動作を説明する。

【００４０】本実施形態の浮動小数点演算処理装置外の
整数演算処理系より実行アドレス算出のためのオペラン
ドデータ７００，７０１が入力される。アドレス加算器
７５０にてこれらのオペランドデータ７００，７０１の
加算を行い実行論理アドレスを得る。実際の外部メモリ
にアクセスするためには論理アドレスを物理アドレスに
変換する必要がある。このためアドレス加算器７５０に
出力の一部を用いてＴＬＢ７６０をアクセスして物理ア
ドレス７３０を得る。なお、本実施形態のマイクロプロ
セッサではこのような論理アドレスから物理アドレスへ
の変換を必要としているためにこのような構成を採用し
ているが、例えばディジタルシグナルプロセッサのよう
に論理アドレスを持たない場合には、本実施形態に記載
のＴＬＢ７６０は必要ないことは明かである。

【００４１】一方、データ系の処理としてデータ書き戻
しの際の動作をまず説明する。

【００４２】通常書き戻しデータはそのままメモリアク
セスパス７４０に出力すればよいが、本実施形態の浮動
小数点演算処理装置ではＩＥＥＥ−７５４形式の特殊数
をオペランドステータスとして表し、実際のデータパタ
ーンには正しい値が設定されていない。従ってこのまま
データだけを書き戻すことはできないため、オペランド
ステータス７１１の値によって書き戻しデータ７１０の
データパターンを適切なものに差し替えるオペランド差
し替え回路７７０が必要である。このオペランド差し替
え回路７７０は、従来の各浮動小数点演算器の出力部の
存在した回路とほぼ同一の構成を採ることで実現可能で
あり、例えば図４にて示した構成などが利用できる。

【００４３】次に、データ読み出しの際の動作を説明す
る。

【００４４】読み出しデータも通常数の場合には特に問
題にならないが、特殊数のデータを読み出した場合、本
発明の浮動小数点演算処理装置内ではオペランドステー
タスが存在しないと特殊数を認識することができない。
従って、読み出し（Ｒｅａｄ）データ７２０のデータパ
ターンを調べて特殊数であった場合には、同時に適切な
オペランドステータス７２１を出力するステータス生成
回路７８０が必要になる。このステータス生成回路７８
０も従来の浮動小数点演算器の入力部に存在した回路と
ほぼ同一の構成を採ることで実現可能であり、例えば図
３にて示した構成などが利用できる。

【００４５】図６に示した本発明の一実施形態に戻って
説明をすると、ＬＯＡＤ／ＳＴＯＲＥユニット６６０よ
り外部メモリにデータを書き戻す場合には、オペランド
データバス６０１より書き戻しデータ６６１を、オペラ
ンドステータスバス６１１よりそのデータに付随するオ
ペランドステータス６６６をＬＯＡＤ／ＳＴＯＲＥユニ
ット６６０へ転送し、前記の動作に従ってオペランドの
差し替えを行った後メモリアクセスパス６８０を用いて
外部メモリへ書き戻される。ＬＯＡＤ／ＳＴＯＲＥユニ
ット６６０へ入力されるオペランドデータ６６１とオペ
ランドステータス６６６は直接浮動小数点レジスタファ
イル（ＲＦ）６４０と浮動小数点ステータスレジスタフ
ァイル（ＲＦ）６４５から転送されてくる場合が多い。

【００４６】一方、外部メモリよりデータを読み出す場
合には、メモリアクセスパス６８０より入力されたデー
タをＬＯＡＤ／ＳＴＯＲＥユニット６６０内にて前記の
動作に従ってオペランドデータ６６３とそれに付随する
オペランドステータス６６８を生成する。そして、それ
ぞれオペランドデータバス６２１とオペランドステータ
スバス６３１により他の構成要素に転送される。これら
のデータとステータスはそのまま浮動小数点レジスタフ
ァイル（ＲＦ）６４０と、浮動小数点レジスタファイル
に書き込んだアドレスと同一の浮動小数点ステータスレ
ジスタファイル（ＲＦ）６４５のアドレスに書き込まれ
る場合が多い。

【００４７】このように本実施形態では、従来各演算器
毎に個別に行っていた特殊数に対する処理を、各オペラ
ンドデータにオペランドステータス信号を付加すること
で不要にし、本実施形態の浮動小数点演算処理装置外と
データのアクセスを行う部分に前記の特殊数に対する処
理を一括化することでハードウェアの削減、処理の簡単
化を行っている。

【００４８】次に、前記の一実施形態を一般化した例を
図８に示す。

【００４９】演算器をｎ個８５０−１，…，８５０−
ｎ、各演算器の出力オペランドステータス決定論理回路
８５５−１，…，８５５−ｎ、ＬＯＡＤ／ＳＴＯＲＥユ
ニットをｍ個８６０−１，…，８６０−ｍとする。ま
た、オペランドデータバスを多重化８０１−１，…，８
０１−ｕ，８０２−１，…，８０２−ｕ，８２１−１，
…，８２１−ｖとし、各々のオペランドステータスバス
８１１−１，…，８１１−ｕ，８１２−１，…，８１２
−ｕ，８３１−１，…，８３１−ｖもオペランドデータ
バスに合わせて多重化する。当然のことながら、同時に
複数のデータを多重化バスにのせて各処理要素間に転送
するために浮動小数点レジスタファイル（ＲＦ）８４０
と浮動小数点ステータスレジスタファイル（ＲＦ）８４
５もマルチポート化されている。

【００５０】基本的な動作は、図６にて説明した動作と
同一であり、同時に異なる複数のデータが転送され、そ
れぞれ異なる演算処理が複数の処理要素にて実行される
ことになる。

【００５１】なお、図８において各処理要素であるレジ
スタファイルと演算器、ＬＯＡＤ／ＳＴＯＲＥユニット
間を多重化バス構成で接続しているが、もちろんこの接
続方法だけに限られることはなく、レジスタファイルの
各ポートと特定の処理要素を直接接続する構成や、逆に
自由に接続先を変更できるクロスバー構成とするなどの
変形が可能なことは明かである。

【００５２】このような変形例の一例を図９に示す。

【００５３】演算器＃１（９５０−１）と演算器＃２
（９５０−２）の２つの演算器を持つ。出力オペランド
ステータス決定論理回路も各演算器対応で２つ９５５−
１，９５５−２存在する。各演算器の入力オペランド部
にはオペランドデータバスからのオペランドと他方の演
算器の出力オペランドとの入力を切り替える選択回路９
９１−１，９９２−１，及び９９１−２，９９２−２が
存在する。対応する出力オペランドステータス決定回路
９５５−１，９５５−２の入力部にも同様な選択回路９
９６−１，９９７−１，及び９９６−２，９９７−２が
存在する。

【００５４】一方の演算器の出力を他方の演算器ですぐ
に使用したい場合に、一度バス経由でレジスタファイル
に書き戻すのではなく、選択回路を切り替えて他方の演
算器の出力オペランドを直接入力して処理時間の短縮を
はかる構成である。このような場合にも、オペランドデ
ータと同時にオペランドステータスも直接入力するパス
とそのための選択回路を設けることで本発明を適用する
ことが可能である。

【００５５】なお、実施例においてレジスタファイルを
有する構成を主に説明したが、本発明においてレジスタ
ファイルの存在は必須ではないのは明かである。外部と
のアクセスを実行する処理要素と実際の演算を行う処理
要素とがあれば本発明の適用は可能である。

【００５６】また逆に、本実施形態の浮動小数点演算処
理装置内に含まれる記憶装置としてはレジスタファイル
のみに限られるものではないことも明かである。特にア
クセス速度を速くする必要がある同一マイクロプロセッ
サ内に集積される一次データキャッシュなどは、本発明
の実施例によるＬＯＡＤ／ＳＴＯＲＥユニットにおける
付加回路による若干の遅延時間増が問題になるようであ
れば、一次データキャッシュにもステータス信号を同時
に記録する領域を設けることで本発明の適用が可能にな
る。

【００５７】また、上記実施形態では各演算器への入力
オペランドのいずれか１つでも特殊数を表すステータス
を持っていたならば、事実上ステータス信号のみが有効
であり演算器への実際の入力オペランドデータ、及びこ
れらの演算結果である出力オペランドデータは全て無効
なデータとして無視されることになる。従って、無効な
データに対する無駄な演算を行わないようにしようとす
る構成も可能で、図示はしていないが例えば、出力オペ
ランドステータス決定論理回路より入力の一方が特殊数
であった場合に演算器本来へのクロック供給を止めた
り、演算供給本体内の全Ｆ／Ｆをホールド状態にするな
どの制御信号を発行することで無駄な演算の実行を停止
して低消費電力化をはかる構成も可能である。

【００５８】

【発明の効果】第１の効果は、ＩＥＥＥ−７５４形式を
扱う浮動小数点演算器のハードウェア量を削減すること
ができるということである。これにより、ＩＥＥＥ−７
５４形式を扱う浮動小数点演算器のＬＳＩ上での実装面
積が減少しマイクロプロセッサ等の集積度を向上させる
ことができるようになる。

【００５９】その理由は、従来各浮動小数点演算器で持
っていたハードウェアの一部を本発明の浮動小数点演算
処理装置の外部にある記憶装置とのインタフェース部分
に集約して各浮動小数点演算器から削減したからであ
る。この効果は、スーパースカラプロセッサやＶＬＩＷ
プロセッサ、画像処理用の並列演算プロセッサなどの複
数の浮動小数点演算器を１チップに内蔵する場合により
顕著になる。

【００６０】第２の効果は、ＩＥＥＥ−７５４形式を扱
う浮動小数点演算器の処理時間を短縮することができる
ということである。これにより、ＩＥＥＥ−７５４形式
を扱う浮動小数点演算器のパイプライン段数の削減やク
ロックサイクルの高速化が可能になりマイクロプロセッ
サ等の性能を向上させることができるようになる。

【００６１】その理由は、浮動小数点演算器の処理と並
列に処理することができないＩＥＥＥ−７５４形式の特
殊数のデータパターンに対する置き換え処理を各浮動小
数点演算器から削除し、本発明の浮動小数点演算処理装
置の外部にある記憶装置へと数値データ書き戻す部分に
集約したからである。これは、一般にクロックサイクル
の３倍程度で浮動小数点演算処理が完了するのに対し
て、外部の記憶装置にデータのアクセスを行う場合には
クロックサイクルの数倍から数十倍の処理時間が必要で
あるためこの部分でのわずかな処理時間の増大はマイク
ロプロセッサ全体の処理性能にほとんど影響がないため
に可能である。

【図面の簡単な説明】

【図１】ＩＥＥＥ−７５４形式フォーマット（倍精度）
と、特定のデータの種類を表すデータパターンを説明す
る図である。

【図２】従来の浮動小数点演算器を説明するブロック図
である。

【図３】オペランドステータスを生成するブロックの詳
細を説明する図である。

【図４】浮動小数点演算器の出力結果をオペランドステ
ータスにより差し替えるブロックの詳細を説明する図で
ある。

【図５】本発明の一実施形態における浮動小数点演算器
を説明する図である。

【図６】本発明をレジスタファイルを有するマイクロプ
ロセッサに適用した一実施形態を示すブロック図であ
る。

【図７】図６中のＬＯＡＤ／ＳＴＯＲＥユニットの詳細
を説明する図である。

【図８】図６の変形実施形態で、複数の接続経路を有す
る実施形態を示すブロック図である。

【図９】図６の変形実施形態で、複数の浮動小数点演算
器間に相互接続経路を有する実施形態を示すブロック図
である。

【符号の説明】

２１０ Ｘオペランドステータス信号 ２１１ Ｙオペランドステータス信号 ２５１ Ｘオペランドステータス生成回路 ２５２ Ｙオペランドステータス生成回路 ５１０ 入力オペランドステータスＸ ５１１ 入力オペランドステータスＹ ５７０ 出力オペランドステータス決定論理回路 ６４０ 浮動小数点データレジスタファイル ６４１ 浮動小数点データレジスタファイル読み出し
ポート１ ６４２ 浮動小数点データレジスタファイル読み出し
ポート２ ６４３ 浮動小数点データレジスタファイル書き込み
ポート ６４５ 浮動小数点ステータスレジスタファイル ６４６ 浮動小数点ステータスレジスタファイル読み
出しポート１ ６４７ 浮動小数点ステータスレジスタファイル読み
出しポート２ ６４８ 浮動小数点ステータスレジスタファイル書き
込みポート ６５０ 浮動小数点演算器本体 ６５１ 浮動小数点演算器入力オペランドデータ１ ６５２ 浮動小数点演算器入力オペランドデータ２ ６５３ 浮動小数点演算器出力オペランドデータ ６５５ 浮動小数点演算器出力オペランドステータス
決定論理回路 ６５６ 浮動小数点演算器入力オペランドステータス
１ ６５７ 浮動小数点演算器入力オペランドステータス
２ ６５８ 浮動小数点演算器出力オペランドステータス ６６０ ＬＯＡＤ／ＳＴＯＲＥユニット ６６１ ＳＴＯＲＥオペランドデータ ６６３ ＬＯＡＤオペランドデータ ６６６ ＳＴＯＲＥオペランドステータス ６６８ ＬＯＡＤオペランドステータス ６８０ メモリアクセスポート ８０１−１ 浮動小数点オペランドデータバス１＃１ ８０１−ｕ 浮動小数点オペランドデータバス１＃ｕ ８０２−１ 浮動小数点オペランドデータバス２＃１ ８０２−ｕ 浮動小数点オペランドデータバス２＃ｕ ８１１−１ 浮動小数点オペランドステータスバス１
＃１ ８１１−ｕ 浮動小数点オペランドステータスバス１
＃ｕ ８１２−１ 浮動小数点オペランドステータスバス２
＃１ ８１２−ｕ 浮動小数点オペランドステータスバス２
＃ｕ ８２１−１ 浮動小数点オペランドデータバス３＃１ ８２１−ｖ 浮動小数点オペランドデータバス３＃ｖ ８３１−１ 浮動小数点オペランドステータスバス３
＃１ ８３１−ｖ 浮動小数点オペランドステータスバス３
＃ｖ ８４０ マルチポート浮動小数点データレジスタファ
イル ８４５ マルチポート浮動小数点ステータスレジスタ
ファイル ８５０−１ 浮動小数点演算器本体＃１ ８５０−ｎ 浮動小数点演算器本体＃ｎ ８５５−１ 演算器＃１用出力オペランドステータス
決定論理回路 ８５５−ｎ 演算器＃ｎ用出力オペランドステータス
決定論理回路 ８６０−１ ＬＯＡＤ／ＳＴＯＲＥユニット＃１ ８６０−ｍ ＬＯＡＤ／ＳＴＯＲＥユニット＃ｍ ９５０−１ 浮動小数点演算器本体＃１ ９５０−２ 浮動小数点演算器本体＃２ ９５３−１ 浮動小数点演算器＃１出力オペランドデ
ータ ９５３−２ 浮動小数点演算器＃２出力オペランドデ
ータ ９５５−１ 演算器＃１用出力オペランドステータス
決定論理回路 ９５５−２ 演算器＃２用出力オペランドステータス
決定論理回路 ９５８−１ 演算器＃１用出力オペランドステータス ８５８−２ 演算器＃２用出力オペランドステータス ９９１−１ 演算器＃１用Ｘオペランドデータ入力選
択回路 ９９１−２ 演算器＃２用Ｘオペランドデータ入力選
択回路 ９９２−１ 演算器＃１用Ｙオペランドデータ入力選
択回路 ９９２−２ 演算器＃２用Ｙオペランドデータ入力選
択回路 ９９６−１ 演算器＃１用Ｘオペランドステータス入
力選択回路 ９９６−２ 演算器＃２用Ｘオペランドステータス入
力選択回路 ９９７−１ 演算器＃１用Ｙオペランドステータス入
力選択回路 ９９７−２ 演算器＃２用Ｙオペランドステータス入
力選択回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも１つ以上の浮動小数点演算器
   と、前記浮動小数点演算器への入力データと前記浮動小
   数点演算器からの出力データとを記憶する記憶装置と、
   少なくとも１つ以上の前記記憶装置から前記浮動小数点
   演算器への入力データを読み出す手段と、前記読み出し
   手段と前記浮動小数点演算器との間で前記読み出しデー
   タを転送する１つ以上の経路と、少なくとも１つ以上の
   前記浮動小数点演算器から前記記憶装置へ出力データを
   書き戻す手段と、前記浮動小数点演算器と前記書き戻し
   手段との間で書き戻しデータを転送する１つ以上の経路
   と、を備える処理装置において、前記記憶装置から前記
   浮動小数点演算器へのデータを読み出す手段において読
   み出しデータが予め定められた浮動小数点形式の特定の
   データの種類と一致することを検出しその状態を前記読
   み出しデータとは別のデータとして出力する手段と、前
   記特定のデータの種類を表すデータを入力とする演算結
   果を同様の特定のデータの種類を表すデータで出力する
   手段と、前記浮動小数点演算器の出力データを前記記憶
   装置に書き戻す手段において前記特定のデータの種類を
   表すデータを出力する手段より得られるデータに応じて
   前記浮動小数点演算器の出力データを前記特定のデータ
   に置き換える手段とを備えることを特徴とする浮動小数
   点演算処理装置。
2. 【請求項２】 前記浮動小数点演算器は複数の入力デー
   タを選択する手段を有し、演算結果の出力データを他の
   浮動小数点演算器の入力へ転送する経路と、前記出力デ
   ータの特定の種類を表す出力データを他の浮動小数点演
   算器の入力へ転送する経路とを有し、前記複数の浮動小
   数点演算器が前記経路によって相互に接続されたことを
   特徴とする請求項１記載の浮動小数点演算処理装置。
3. 【請求項３】 前記データ読み出し手段からのデータ
   と、前記１つ以上の浮動小数点演算器からのデータと、
   を一時的に記憶する記憶装置と、前記読み出しデータの
   特定のデータの種類を表すデータと、前記書き戻しデー
   タの特定のデータの種類を表すデータと、を一時的に記
   憶する記憶装置とを備えることを特徴とする請求項１記
   載の浮動小数点演算処理装置。
4. 【請求項４】 前記浮動小数点演算器において、入力デ
   ータの特定の種類を表すデータが有効なデータであった
   場合に通常の入力データによる演算の実行を停止する手
   段を有することを特徴とする請求項１記載の浮動小数点
   演算処理装置。