JP2865717B2 - Information processing apparatus and instruction processing method - Google Patents
Information processing apparatus and instruction processing methodInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置内の命令解読装置に関する。Description: TECHNICAL FIELD The present invention relates to a command decoding device in an information processing device.
複数の命令を同時に解読する従来技術としては、特開
昭56−7147「多重命令を同時に実行する方法」がある。As a conventional technique for simultaneously decoding a plurality of instructions, there is Japanese Patent Application Laid-Open No. Sho 56-7147, "Method of Simultaneous Execution of Multiple Instructions".
以下、これについて説明していくが、ここでは、２命
令を同時に解読する場合で説明していく。一般にＮ命令
を同時に解読する場合でも事情はすこしも変らない。Hereinafter, this will be described. Here, a case where two instructions are decoded simultaneously will be described. In general, the situation does not change slightly even when N instructions are decoded simultaneously.
２命令を同時に解読する場合、第１の命令レジスタと
第２の命令レジスタが置かれる。そして、設計を容易に
するために、次の制限が課される。When decoding two instructions simultaneously, a first instruction register and a second instruction register are placed. Then, the following restrictions are imposed to facilitate the design.
（制限１）ある時刻で見た場合、第１の命令レジスタ中
の命令は、第２の命令レジスタ中の命令より必ず先行す
る命令である。(Restriction 1) When viewed at a certain time, the instruction in the first instruction register is always the instruction preceding the instruction in the second instruction register.
（制限２）ある時刻で見た場合、第１の命令レジスタ中
の命令（先行命令）の解読が終らないうちに、第２の命
令レジスタ中の命令（後続命令）の解読が終わることは
絶対にない。(Restriction 2) When viewed at a certain time, it is absolutely impossible for the decoding of the instruction (subsequent instruction) in the second instruction register to be completed before the decoding of the instruction (preceding instruction) in the first instruction register is completed. Not in
従来技術の場合、第１の命令レジスタの先行命令だけ
が解読を終えて、第２の命令レジスタの後続命令が解読
を終えない時に無駄が生じる。In the case of the prior art, waste occurs when only the preceding instruction of the first instruction register finishes decoding and the succeeding instruction of the second instruction register does not finish decoding.
すなわち、先行命令の解読が終了した後第１の命令レ
ジスタが空いているのに、後続命令はそのまま第２の命
令レジスタにあるので、上記制限のために、後続の次の
命令を第１の命令レジスタで解読できないのである。That is, although the first instruction register is empty after the decoding of the preceding instruction is completed, the succeeding instruction remains in the second instruction register as it is. It cannot be decoded by the instruction register.
本発明の目的はこの無駄を無くすことである。 An object of the present invention is to eliminate this waste.
この目的のために、第２の命令レジスタ中の命令を第
１の命令レジスタに送る手段を新たに設ける。For this purpose, a means for sending the instruction in the second instruction register to the first instruction register is newly provided.
この手段があれば次のように無駄が無くなる。 With this means, there is no waste as follows.
すなわち、第１の命令レジスタ中の先行命令だけが解
読を終えた時、この手段を使つて、第２の命令レジスタ
中の後続命令を第１の命令レジスタに入れる。すると、
第１の命令レジスタでの後続命令の解読と同時に後続の
次の命令を第２の命令レジスタで解読することが可能と
なり、この時でも上述の制限は守られている。従来技術
では空いていた第１の命令レジスタでも解読が行われて
おり、無駄が無くなつているのである。That is, when only the preceding instruction in the first instruction register has been decoded, this means is used to place the subsequent instruction in the second instruction register into the first instruction register. Then
The subsequent instruction can be decoded in the second instruction register at the same time as the decoding of the subsequent instruction in the first instruction register, and the above-described restriction is still maintained. The decryption is performed even in the first instruction register which is empty in the prior art, and the waste is eliminated.
以下、第１図〜第４図を用いて本発明の一実施例を説
明する。An embodiment of the present invention will be described below with reference to FIGS.
まず、全体構成を第１図を用いて説明する。 First, the overall configuration will be described with reference to FIG.
100〜106は先読みした命令を保持する命令バツフアで
ある。４つの命令バツフア（IBR1〜４）にはそれぞれ１
命令ずつ保持されるとする。命令の先読み制御の詳細
は、本実施例の説明には無関係なので述べない。100 to 106 are instruction buffers for holding prefetched instructions. One for each of the four instruction buffers (IBR1 to 4)
Assume that the instruction is held for each instruction. The details of the instruction prefetch control are irrelevant to the description of the present embodiment and will not be described.
116はアライナであり、IBROP信号線198で指されるIBR
中の命令及びその後続命令が、NEXTIR信号線118及びNEX
TNEXTIR信号線120上に出力される。116 is an aligner, and an IBR pointed by an IBROP signal line 198
The instruction in the middle and the following instruction are the NEXTIR signal line 118 and the NEX
It is output on the TNEXTIR signal line 120.
122,124はセレクタであり、それぞれSELNEWIR1信号線
182,SELNEWIR2信号線184により制御される。122 and 124 are selectors, each of which is a SELNEWIR1 signal line.
182, is controlled by the SELNEWIR2 signal line 184.
IR1（130）,IR2（132）はそれぞれ第１及び第２の命
令レジスタである。IR2信号線136,セレクタ122,信号線1
26が、第２の命令レジスタ中の命令を第１の命令レジス
タに送るためのパスを構成する。IR1 (130) and IR2 (132) are first and second instruction registers, respectively. IR2 signal line 136, selector 122, signal line 1
26 constitutes a path for sending the instructions in the second instruction register to the first instruction register.
138,140はデコーダ（命令の解読器）である。142,144
はデコード信号であり、DECODEEND1信号146,DECODEEND2
信号148は、それぞれIR1,IR2の中の命令の解読が終了し
たことを示す信号である。138 and 140 are decoders (instruction decoders). 142,144
Is a decode signal, and DECODEEND1 signal 146, DECODEEND2
Signal 148 is a signal indicating that decoding of the instructions in IR1 and IR2 has been completed.
IBRVAiLD（１〜４）150,152,154,156は命令バツフアI
BR1〜IBR4にそれぞれ対応し、IBR1〜４に命令が存在す
るか否かを示す状態フラグである。IBRVAiLD (1 to 4) 150, 152, 154, 156 is instruction buffer I
These are status flags respectively corresponding to BR1 to IBR4 and indicating whether or not an instruction exists in IBR1 to IBR4.
IBROP196は次の命令レジスタに格納される命令のある
命令バツフアIBR1〜４の番号１〜４を示す。IBROP 196 indicates the numbers 1 to 4 of the instruction buffers IBR 1 to 4 having the instructions stored in the next instruction register.
この状態フラグは命令を先読みし命令バツフアに格納
した時に対応するものが「１」になり、命令バツフアか
ら命令が読み出されて命令レジスタに入力された時に対
応するものが「０」になる。This state flag becomes "1" when the instruction is prefetched and stored in the instruction buffer, and becomes "0" when the instruction is read from the instruction buffer and input to the instruction register.
IR1READY172,IR2READY174はそれぞれ命令レジスタIR
1,IR2に命令であるか否かを示す状態フラグである。IR1READY172 and IR2READY174 are the instruction registers IR, respectively.
1, a status flag indicating whether or not the instruction is IR2.
この状態フラグは対応するIBRVALiDが「１」である命
令バツフアから命令が読み出して命令レジスタに格納さ
れたとき「１」となり、命令レジスタ中の命令の解読が
終了すると「０」となる。This status flag becomes "1" when an instruction is read from the corresponding instruction buffer whose IBRVALiD is "1" and stored in the instruction register, and becomes "0" when decoding of the instruction in the instruction register is completed.
166はIBR/IR状態更新回路であり、IBRVALiD（１〜
４）とIR1READYとIR2READYの値を更新するものである。
200はIBROPを更新する回路であり、180は命令解読終了
判定回路である。166,200,180は第２図と第３図と第４
図を用いて次に詳述する。Reference numeral 166 denotes an IBR / IR status update circuit, which is an IBRVALiD (1 to 1).
4) Update the values of IR1READY and IR2READY.
Reference numeral 200 denotes a circuit for updating IBROP, and reference numeral 180 denotes an instruction decoding end determination circuit. Figures 166, 200 and 180 are figures 2, 3 and 4
This will be described in detail with reference to the drawings.
まず、第２図を用いて、命令解読終了判定回路180の
機能を説明する。この回路の入力信号は、IR1とIR2に命
令があるか否かを示すIR1READY信号とIR2READY信号、及
び、IR1,IR2の命令の解読が終了したか否かを示すDECOD
EEND1信号とDECODEEND2信号である。この回路の出力信
号は、セレクタ122と124を制御するSELNEWIR1信号182と
SELNEWIR2信号184、及びNEED IR＃信号186である。First, the function of the instruction decoding end determination circuit 180 will be described with reference to FIG. The input signals of this circuit are IR1READY signal and IR2READY signal indicating whether there is an instruction in IR1 and IR2, and DECOD indicating whether decoding of the instruction of IR1 and IR2 is completed.
These are the EEND1 signal and DECODEEND2 signal. The output signal of this circuit is a SELNEWIR1 signal 182 that controls the selectors 122 and 124.
SELNEWIR2 signal 184 and NEED IR # signal 186.
NEED IR＃信号は次に命令バツフアから読み出して命
令レジスタに格納すべき命令の数を示す。NEED IR＃＝
２は、次に２命令を命令バツフアから読み出して命令レ
ジスタに格納することを示し、NEED IR＃＝１は、次に
１命令を命令バツフアから読み出して命令レジスタに格
納することを示し、NEED IR＃＝０は、次には命令バツ
フアから命令を読み出して命令レジスタに格納すること
はしないことを示す。The NEED IR # signal indicates the number of instructions to read from the instruction buffer and store in the instruction register. NEED IR # =
2 indicates that two instructions are to be read from the instruction buffer and stored in the instruction register. NEED IR # = 1 indicates that one instruction is to be subsequently read from the instruction buffer and stored in the instruction register. # = 0 indicates that the next instruction is not read from the instruction buffer and stored in the instruction register.
命令解読終了判定回路180は、第２図の通りに機能す
ることにより、セレクタ122と124を制御し、NEED IR＃
信号上に必要な値をのせる。第２図を１行ずつ説明す
る。The instruction decoding end determination circuit 180 controls the selectors 122 and 124 by functioning as shown in FIG.
Place the required values on the signal. FIG. 2 will be described line by line.
第２図の＃１行は、IR1READY＝IR2READY＝０の時、す
なわち、IR1にもIR2にも命令がない時を示す。この時に
は、NEED IR＃＝２であり命令バツフアから２命令を読
み出して命令レジスタに格納される。SELNEWIR1＝NEXTI
Rであり、これは、IR1にはNEXTIR信号上の命令を入力す
ることを示す。また、SELNEWIR2＝NEXTNEXTIRであり、
これは、IR2にはNEXTNEXTIR信号上の命令を入力するこ
とを示す。The line # 1 in FIG. 2 shows a case where IR1READY = IR2READY = 0, that is, a case where there is no instruction in both IR1 and IR2. At this time, NEED IR # = 2, and two instructions are read from the instruction buffer and stored in the instruction register. SELNEWIR1 = NEXTI
R, which indicates that IR1 receives an instruction on the NEXTIR signal. SELNEWIR2 = NEXTNEXTIR,
This indicates that the instruction on the NEXTNEXTIR signal is input to IR2.
第２図の＃３は、IR1READY＝DECODEEND1＝1,IR2READY
＝０の時、すなわち、IR1中の命令の解読は終了し、IR2
には命令がない時を示す。この時にも、NEED IR＃＝2,S
ELNEWIR1＝NEXTIR,SELNEWIR2＝WEXTNEXTIRであり、上記
と同じように命令バツフアから２命令を読出して、それ
らをIR1とIR2に入力する。# 3 in FIG. 2 is IR1READY = DECODEEND1 = 1, IR2READY
= 0, that is, the decoding of the instruction in IR1 ends and IR2
Indicates when there is no instruction. Also at this time, NEED IR # = 2, S
ELNEWIR1 = NEXTIR, SELNEWIR2 = WEXTNEXTIR, two instructions are read from the instruction buffer and input to IR1 and IR2 as described above.
第２図の＃６行は、IR1READY＝IR2READY＝DECODEEND1
＝DECODEEND2＝１の時、すなわち、IR1中の命令とIR2中
の命令の両方の解読が終了した時を示す。この時にも、
NEED IR＃＝2,SELNEWIR1＝NEXTIR,SELNEWIR2＝NEXTNEXT
IRであり、上記と同じように命令バツフアから２命令を
読出して、それらをIR1とIR2に入力する。Line # 6 in FIG. 2 is IR1READY = IR2READY = DECODEEND1
= DECODEEND2 = 1, that is, when the decoding of both the instruction in IR1 and the instruction in IR2 has been completed. At this time,
NEED IR # = 2, SELNEWIR1 = NEXTIR, SELNEWIR2 = NEXTNEXT
IR, reads two instructions from the instruction buffer in the same manner as above and inputs them to IR1 and IR2.
第２図の＃２行は、IR1READY＝1,DECODEEND1＝0,IR2R
EADY＝０の時、すなわち、IR1中に命令はあるが、解読
が終了しておらず、IR2中には命令がない時を示す。こ
の時、NEED IR＃＝１なので、命令バツフアより１命令
が読み出され、SELNEWIR2＝NEXTIRなので、読み出され
た１命令はIR2に入力される。IR1の命令は解読が終了し
ていないのでそのままである。In line # 2 of FIG. 2, IR1READY = 1, DECODEEND1 = 0, IR2R
When EADY = 0, that is, when there is an instruction in IR1, but decoding has not been completed and there is no instruction in IR2. At this time, since NEED IR # = 1, one instruction is read from the instruction buffer, and since SELNEWIR2 = NEXTIR, the read one instruction is input to IR2. The instruction of IR1 remains as it has not been decoded.
第２図の＃４行は、IR1READY＝IR2READY＝1,DECODEEN
D1＝DECODEEND2＝０の時、すなわち、IR1,IR2の両方に
命令はあるが、両方とも解読は終了しなかつた時を示
す。この時、NEED IR＃＝０であり、命令バツフアから
命令は読み出されず、IR1とIR2の命令はそのままであ
る。In line # 4 of FIG. 2, IR1READY = IR2READY = 1, DECODEEN
When D1 = DECODEEND2 = 0, that is, when both IR1 and IR2 have an instruction, but both have not finished decoding. At this time, NEED IR # = 0, the instruction is not read from the instruction buffer, and the instructions of IR1 and IR2 remain.
第２図の＃５行は、IR1READY＝IR2READY＝DECODEEND
1,DECODEEND2＝０の時、すなわち、IR1,IR2の両方に命
令があり、IR1の命令の解読は終了したが、IR2の命令の
解読は終了していない時を示す。この時、NEED IR＃＝
１なので、命令バツフアより１命令が読み出され、SELN
EWIR1＝IR2なので、IR1にはIR2の命令が入力され、ま
た、SELNEWIR2＝NEXTIRなので、読み出された１命令はI
R2に入力される。Line # 5 in FIG. 2 is IR1READY = IR2READY = DECODEEND
1, when DECODEEND2 = 0, that is, when there is an instruction in both IR1 and IR2, the decoding of the instruction of IR1 has been completed, but the decoding of the instruction of IR2 has not been completed. At this time, NEED IR # =
1 so one instruction is read from the instruction buffer and SELN
Since EWIR1 = IR2, the instruction of IR2 is input to IR1, and since SELNEWIR2 = NEXTIR, the one instruction read is I
Input to R2.
以上で命令解読終了判定回路の説明を終わる。 This concludes the description of the instruction decoding end determination circuit.
第３図は、IBR/IR状態更新回路の機能を説明する図で
ある。この回路の入力は、NEED IR＃信号とIBRVALiD
（１〜４）信号とIBROP信号である。この回路の出力
は、NEWIR1READY信号とNEWIR2READY信号とNEWIBRVALiD
（１〜４）信号である。入力に応じてIR1READYとIR2REA
DYとIBRVALiD（１〜４）を更新する。FIG. 3 is a diagram for explaining the function of the IBR / IR status update circuit. The inputs to this circuit are the NEED IR # signal and the IBRVALiD
(1-4) signal and IBROP signal. The output of this circuit is the NEWIR1READY signal, the NEWIR2READY signal, and the NEWIBRVALiD
(1-4) signals. IR1READY and IR2REA depending on input
Update DY and IBRVALiD (1 to 4).
第３図の＃１行目のNEED IR＃＝０の時には、NEWIR1R
EADY＝NEWIR2READY＝１であり、IR1READY,IR2READYは
「１」（命令があることを示す）のままである。また、
「０」にされるIBRVALiDの番号は「なし」なので、IBRV
ALiD（１〜４）の前のままである。When NEED IR # = 0 on line # 1 in FIG. 3, NEWIR1R
EADY = NEWIR2READY = 1, and IR1READY and IR2READY remain “1” (indicating that there is an instruction). Also,
Since the number of IBRVALiD set to "0" is "none", IBRV
It remains before ALiD (1-4).
この場合は、命令バツフアから命令が読み出されなか
つた場合に対応し、それゆえ、IR1READY,IR2READYは
「１」のままであり、IBRVALiD（１〜４）の前のままな
のである。This case corresponds to the case where the instruction has not been read from the instruction buffer. Therefore, IR1READY and IR2READY remain "1" and remain before IBRVALiD (1 to 4).
第３図の＃２行目のNEED IR＃＝１の時には、NEWIR1R
EADY＝1,NEWIR2READY＝IBRVALiD（IBROP）であり、IR1R
EADYは「１」のままであり、IR2READYにはIBROPで指さ
れる番号のIBRVALiDの値が入力される。また、IBROPで
指されるIBRVALiDが「０」にされる。When NEED IR # = 1 on line # 2 in FIG. 3, NEWIR1R
EADY = 1, NEWIR2READY = IBRVALiD (IBROP), IR1R
EADY remains “1”, and the value of IBRVALiD of the number indicated by IBROP is input to IR2READY. Also, IBRVALiD pointed to by IBROP is set to “0”.
この場合は、IBROPで指される命令バツフアから１命
令が読み出されて命令レジスタに入力される場合に対応
する。This case corresponds to the case where one instruction is read from the instruction buffer indicated by IBROP and input to the instruction register.
第３図の＃３行目のNEED IR＃＝２の時には、NEWIR1R
EADY＝IBRVALiD（IBROP）,NEWIR2READY＝IBRVALiD（IBR
OP＋１）であり、IR1READYにはIBROPで指されるIBRVALi
Dの値が入力され、IR2READYにはIBROPで指される所の次
のIBRVALiDの値が入力される。また、IBROPで指される
所とその次の所のIBRVALiDが「０」にされる。When NEED IR # of line # 3 in FIG. 3 is 2, NEWIR1R
EADY = IBRVALiD (IBROP), NEWIR2READY = IBRVALiD (IBR
OP + 1), and IR1READY contains IBRVALi indicated by IBROP
The value of D is input, and the value of IBRVALiD next to the point indicated by IBROP is input to IR2READY. Also, the IBRVALiD at the location pointed to by IBROP and the next location are set to “0”.
この場合は、IBROPで指される命令バツフアとその次
の命令バツフアから２命令が読み出されて命令レジスタ
に入力される場合に対応している。This case corresponds to the case where two instructions are read from the instruction buffer indicated by IBROP and the next instruction buffer and input to the instruction register.
以上でIBR/IR状態更新回路の説明を終わる。 This concludes the description of the IBR / IR status update circuit.
第４図はIBROP更新回路200の機能を説明する図であ
る。この回路の入力はIBROP信号とNEEDIR ＃ 信号とIB
RVALiD（１〜４）信号である。出力はIBROPの新しい値
であるNEWIBROP信号である。第４図では、NEWIBROPとIB
ROPの差分ΔIBROPを示してある。FIG. 4 is a diagram for explaining the function of the IBROP updating circuit 200. The inputs of this circuit are IBROP signal, NEEDIR # signal and IB
RVALiD (1 to 4) signals. The output is the NEWIBROP signal, which is the new value of IBROP. In Fig. 4, NEWIBROP and IB
The difference ΔIBROP of the ROP is shown.
第４図の＃１行目では、ΔIBROP＝０であり、IBROPは
更新されない。これは、命令バツフアからは命令が読み
出されなかつた時に対応する。In line # 1 of FIG. 4, ΔIBROP = 0, and IBROP is not updated. This corresponds to the case where no instruction has been read from the instruction buffer.
第４図の＃２行目では、ΔIBROP＝IBRVALiD（IBROP）
であり、IBROPの指すIBRVALiDが１ならばIBROPは＋１さ
れ、０ならばIBROPは更新されない。これは、命令バツ
フアのIBROPで指される所から１命令が読み出された時
に対応する。In line # 2 of FIG. 4, ΔIBROP = IBRVALiD (IBROP)
If IBRVALiD indicated by IBROP is 1, IBROP is incremented by one, and if IBRVALiD is 0, IBROP is not updated. This corresponds to when one instruction is read from the location pointed to by the IBROP in the instruction buffer.
第４図の＃３行目は、ΔIBROP＝IBRVALiD（IBROP）＋
IBRVALiD（IBROP＋１）であり、IBROPの指す所とその次
の所のIBRVALiDの和が０なら、IBROPは更新されずにそ
のままであり、和が１ならIBROPは＋１され、和が２な
らIBROPは＋２される。これは命令バツフアのIBROPで指
される所とその次の所から２命令が読み出された時に対
応する。Line # 3 in FIG. 4 is ΔIBROP = IBRVALiD (IBROP) +
If IBRVALiD (IBROP + 1), and the sum of the IBRVALiD at the location pointed to by IBROP and the next location is 0, IBROP remains unchanged without updating. If the sum is 1, IBROP is incremented by 1, and if the sum is 2, IBROP is +2. Is done. This corresponds to the case where two instructions are read from the location indicated by the IBROP in the instruction buffer and the next location.
以上でIBROP更新回路の説明を終わる。 This concludes the description of the IBROP update circuit.
本実施例によれば、IR1の命令の解読が終了し、IR2の
命令の解読が終了しなかつた場合、第２図の＃５行目の
説明で見たように、IR2の命令はIR1に入力されて、IR2
にはその命令の次の命令が入力されて解読が行われる。
ゆえに、従来技術では空いていたIR1でも解読が行わ
れ、無駄が無くなつている。According to the present embodiment, when the decoding of the instruction of IR1 is completed and the decoding of the instruction of IR2 is not completed, the instruction of IR2 is transferred to IR1 as described in the description of the line # 5 in FIG. Entered, IR2
Is input with the next instruction after the instruction and decryption is performed.
Therefore, the decoding is performed even in the IR1 which is vacant in the related art, and the waste is eliminated.
本発明によれば、第１の命令レジスタ中の先行命令だ
けが解読を終えた時、第２の命令レジスタ中の後続命令
を第１の命令レジスタに入れ、後続の次の命令を第２の
命令レジスタに入れて解読できるので、従来技術で空い
ていた第１の命令レジスタも有効に使われて、無駄がな
くなる。According to the present invention, when only the preceding instruction in the first instruction register has finished decoding, the subsequent instruction in the second instruction register is placed in the first instruction register, and the next following instruction is placed in the second instruction register. Since decoding can be performed by storing the instruction in the instruction register, the first instruction register, which has been empty in the prior art, is effectively used, and waste is eliminated.
第１図は実施例の全体構成図、第２図は命令解読終了回
路の機能説明図、第３図はIBR/IR状態更新回路の機能説
明図、第４図はIBROP更新回路の機能説明図である。 100〜106……命令バツフア、130〜132……命令レジス
タ、138〜140……デコーダ、180……命令解読終了判定
回路、166……IBR/IR状態更新回路、200……IBROP更新
回路。FIG. 1 is an overall configuration diagram of an embodiment, FIG. 2 is a functional explanatory diagram of an instruction decoding end circuit, FIG. 3 is a functional explanatory diagram of an IBR / IR state updating circuit, and FIG. 4 is a functional explanatory diagram of an IBROP updating circuit. It is. 100-106 instruction buffer, 130-132 instruction register, 138-140 decoder, 180 instruction decoding end determination circuit, 166 IBR / IR state update circuit, 200 IBROP update circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 釜田 栄樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 井上 潔 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 平岡 徹 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (56)参考文献 特開 昭63−163634（ＪＰ，Ａ) 特開 平２−206836（ＪＰ，Ａ) 特開 平２−47725（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Eiki Kamata 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Inside the Hitachi, Ltd. Central Research Laboratory (72) Inventor Kiyoshi Inoue 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Hitachi, Ltd. Inside the Central Research Laboratory (72) Inventor Toru Hiraoka 5-22-1, Kamizuhoncho, Kodaira-shi, Tokyo Hitachi Microcomputer Engineering Co., Ltd. (56) References JP-A-63-163634 (JP, A) JP-A-63-163634 JP-A-2-208683 (JP, A) JP-A-2-47725 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G06F 9/38
Claims (3)
持部に保持された命令とを並列に解読する解読手段と、
前記第２の保持部の命令を前記第１の保持部に移す手段
を有する情報処理装置。A decoding means for decoding an instruction held in a first holding section and an instruction held in a second holding section in parallel;
An information processing apparatus having means for transferring an instruction from the second holding unit to the first holding unit.
第２の保持部に保持される命令を供給する命令供給手段
を有する請求項１記載の情報処理装置。2. The information processing apparatus according to claim 1, further comprising an instruction supply unit that supplies an instruction held in said first holding unit and an instruction held in said second holding unit.
ステップと、 前記第１の命令だけが解読を終えた時、前記第１の命令
に続く後読する前記第２の命令と、前記第２の命令に後
続する命令とを並列に解読するステップとを有する命令
処理方法。3. A step of decoding a first instruction and a second instruction in parallel, and, when only the first instruction has been decoded, the second instruction to be read after the first instruction. And a step of decoding in parallel instructions following the second instruction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP19658589A JP2865717B2 (en) | 1989-07-31 | 1989-07-31 | Information processing apparatus and instruction processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19658589A JP2865717B2 (en) | 1989-07-31 | 1989-07-31 | Information processing apparatus and instruction processing method |
Publications (2)
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|---|---|
| JPH0362129A JPH0362129A (en) | 1991-03-18 |
| JP2865717B2 true JP2865717B2 (en) | 1999-03-08 |
Family
ID=16360187
Family Applications (1)
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| JP19658589A Expired - Lifetime JP2865717B2 (en) | 1989-07-31 | 1989-07-31 | Information processing apparatus and instruction processing method |
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Families Citing this family (2)
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- 1989-07-31 JP JP19658589A patent/JP2865717B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
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