JP2861657B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
特にダイナミックRAMの加速試験モードにエントリー
するために、高電圧印加判定用として用いられる半導体
集積回路に関する。
性の向上のために、外部から印加された電源電圧を内部
において降圧し、当該降圧電圧を内部電源電圧として用
いることが行われている。この種の半導体集積回路にお
いては、外部から印加された電源電圧が、或る一定値以
上に上昇すると、その外部電源電圧に依存しないで、或
る一定の電圧値が保持されるように考慮されている。し
かしながら、半導体集積回路により形成されるトランジ
スタのストレスを加速する加速試験時においては、当該
加速試験のために、推奨動作範囲を越える一定レベル以
上の高電圧が電源ピンに印加されると、内部電源電圧と
しては、外部電源電圧に依存して上昇するように構成さ
れる。従って、上記の加速試験モードにエントリーする
ためには、そのための高電圧印加判定回路を付加するこ
とが必要となる。
加判定回路26は、PMOSトランジスタ28、29お
よびNMOSトランジスタ30〜32より成る比較回路
27と、電源・接地間に直列に接続された二つの抵抗3
4(抵抗値R1 )および35(抵抗値R2 )より成る分
圧回路33と、インバータ36とを備えて構成されてい
る。図4には図示されていない基準電圧発生回路におい
て生成される基準電圧VR は、NMOSトランジスタ3
0のゲートに入力されるが、比較回路27を形成するP
MOSトランジスタおよびNMOSトランジスタはカレ
ントミラー回路を構成しており、比較回路27より出力
され、インバータ36により反転されて出力される出力
レベルVO は、電源電圧をVCCとして、次式により
“H”レベルまたは“L”レベルとなる。
VO の関係が示されているが、この場合においては、R
1 :R2 =3:4としている。なお、本従来例において
は、電源電圧VCCは外部より供給される電源電圧であ
り、電圧VR は内部降圧回路により生成されて、内部電
源電圧の基準となる基準電圧であり、出力レベルVO が
“L”レベルの時には、内部電源電圧は基準電圧VR の
レベルと等しくなり、また、出力レベルVO が“H”レ
ベルになると、半導体集積回路の内部は、トランジスタ
の加速試験モードとなり、内部電源電圧は、外部より供
給さえる電源電圧VCCに比例して上昇するようになる。
更に、加速試験モード時においては、通常よりも多くの
ワード線を同時に選択して加速率を向上させ、加速試験
時間を短縮させることも行われている。
電源電圧を低電圧化する傾向が見られる。このように、
外部電源電圧が低電圧化されると、外部電源電圧を内部
で降圧する必要がなくなり、これにより、むしろ内部降
圧回路において定常的に流れる消費電流が削減される状
態となり、内部降圧電源を排除して、外部から供給され
る電源が直接内部回路の電源として用いられる。
場合には、内部降圧する製品と、内部降圧を行わない製
品とを同一チップで造り、後工程の組立ての方法により
振分けるという製造方法が良く行われている。或るボン
ディング・オプション・パッドに、例えば電源線をボン
ディングすれば、内部高圧回路が活性化され、ボンディ
ングをしなければ、内部降圧回路は非活性化されて、外
部電源が直接内部回路の電源として用いられることにな
る。増大する品種数に対して短期間に対応するために
は、この製造方法は特に有効である。また、外部電源電
圧を直接用いている定電圧の製品においては、内部降圧
回路が活性化されていないために、基準電圧VR は発生
されない。よって、加速試験モードにエントリーするこ
とはできないが、外部電源電圧が上昇されれば、その分
の内部回路の電源電圧も上昇するため、これを利用して
加速試験が行われる。
集積回路においては、内部降圧回路が非活性化され、外
部電源電圧を直接内部回路の電源とするように、後工程
において組立てした場合に、基準電圧VR が発生されな
いので、加速試験モードにエントリーすることができず
に、通常よりも多くのワード線を選択して、加速率を向
上させることができないという欠点がる。
は、ダイナミックRAMの加速試験モードにエントリー
するために、高電圧印加判定用として用いられる半導体
集積回路において、外部より供給される電源電圧を分圧
して出力する第1の分圧回路と、前記分圧回路の出力電
圧を介して所定の異なるレベルの検出信号を出力するし
きい値回路とを少なくとも含む電源電圧検出回路と、外
部より供給される電源電圧を分圧して出力する第2の分
圧回路と、外部から供給される電源電圧を降圧して生成
されて当該外部電源電圧のレベルに依存しない基準電圧
レベルと前記第2の分圧回路の出力電圧のレベルとを比
較して、所定のレベル信号を出力する比較回路とを少な
くとも含む電源電圧判定回路と、前記外部電源電圧のレ
ベルが所定のレベル値以上に上昇したことを検知する方
法として、前記電源電圧検出回路の出力によるか、また
は前記電源電圧判定回路の出力によるかを切替える切替
手段と、を少なくとも備えて構成される。
源電圧検出回路の出力端に接続され、ソースが所定の加
速試験モード・エントリー信号の出力端に接続されて、
ゲートに所定のモード選択信号が入力される第1のNM
OSトランジスタと、入力端に前記モード選択信号が入
力されて、当該モード選択信号を反転して出力するイン
バータと、ドレインが前記第1のNMOSトランジスタ
のソースに接続され、ゲートが前記インバータの出力端
に接続されて、ソースが前記電源電圧判定回路の出力端
に接続される第2のNMOSトランジスタとにより構成
してもよく、また、第1のメーク接点が前記電源電圧検
出回路の出力端に接続され、第2のメーク接点が前記電
源電圧判定回路の出力端に接続されて、前記電源電圧検
出回路の出力または前記電源電圧判定回路の出力の何れ
かを選択して、所定の加速試験モード・エントリー信号
として出力するように機能する切替スイッチにより構成
してもよい。
る。
である。図1に示されるように、本実施例は、PMOS
トランジスタ3、4およびNMOSトランジスタ5を含
む分圧回路2、PMOSトランジスタ7およびNMOS
トランジスタ8を含むしきい値回路6、およびインバー
タ9により形成される電源電圧検出回路1と、PMOS
トランジスタ12、13およびNMOSトランジスタ1
4〜16を含む比較回路11、抵抗18および19を含
む分圧回路17、およびインバータ20により形成され
る電源電圧判定回路10と、インバータ22、NMOS
トランジスタ23、24を含む切替回路21とを備えて
構成される。
VO1は、図2に示されるように、外部電源電圧VCCが或
る一定レベル以上に上昇すると、“L”レベルから
“H”レベルに変化する。ここで、加速試験モードに対
するエントリーが、電源電圧検出回路1の出力VO1によ
り行われるか、または電源電圧判定回路10の出力VO2
によって行われるかは、モード選択信号VM のレベルに
より選択されて切替えられる。半導体集積回路内におい
て内部降圧が行われて、基準電圧VR が得られる時に
は、モード選択信号VM のレベルを“L”レベルとする
ことにより、電源電圧判定回路10の出力VO2によって
加速試験モードにエントリーされる。電源電圧判定回路
10は、内部に含まれる比較回路11がカレントミラー
回路により形成されているために、NMOSトランジス
タのしきい値電圧とのバランスが、プロセス要因により
変動することがあっても、比較結果には殆ど影響される
ことがなく、電源電圧検出回路1による場合よりも優れ
ているために、出力VO2が加速試験モード・エントリー
の判定用として用いられる。
電圧VR は必要ではなくなり、モード選択信号VM のレ
ベルを“H”レベルとすることより、電源電圧検出回路
1の出力VO1によって加速試験モードにエントリーされ
る。
る。図3は当該他の実施例を示すブロック図であり、電
源電圧検出回路1と、電源電圧判定回路10は、図1に
示される実施例の場合と全く同様である。本実施例の図
1の実施例との相違点は、図1における切替回路21
を、図3に示されるように、切替スイッチ25に置換え
ていることであり、この切替スイッチ25により、加速
試験モードに対するエントリーを、電源電圧検出回路1
の出力VO1によるか、または電源電圧判定回路10の出
力VO2によるかが選択される。この切替スイッタ25
は、アルミ配線工事等により容易に切替えることができ
る。専用のボンディング・パッドと、ボンディングされ
ているか否かを判定する回路の占有面積が削減されるた
めに、内部電源降圧を行うか否かを、パッケージ封入前
に決定することができる場合には、前述の実施例の場合
のように切替信号を使用することなしに、本実施例のよ
うな手法を用いれば良い。
基準電圧を用いずに、外部電源電圧の上昇を検出するこ
とができるようにすることにより、低電圧を用いる半導
体集積回路においても、加速試験モードにエントリーす
ることができるという効果がある。
係図である。
である。
ンジスタ 5、8、14〜16、23、24、30〜32 NM
OSトランジスタ 6 しきい値回路 9、20、22、36 インバータ 10、26 電源電圧判定回路 11、27 比較回路 18、19、34、35 抵抗 21 切替回路 25 切替スイッチ
Claims (3)
- 【請求項1】 ダイナミックRAMの加速試験モードに
エントリーするために、高電圧印加判定用として用いら
れる半導体集積回路において、 外部より供給される電源電圧を分圧して出力する第1の
分圧回路と、前記分圧回路の出力電圧を介して所定の異
なるレベルの検出信号を出力するしきい値回路とを少な
くとも含む電源電圧検出回路と、 外部より供給される電源電圧を分圧して出力する第2の
分圧回路と、外部から供給される電源電圧を降圧して生
成されて当該外部電源電圧のレベルに依存しない基準電
圧レベルと前記第2の分圧回路の出力電圧のレベルとを
比較して、所定のレベル信号を出力する比較回路とを少
なくとも含む電源電圧判定回路と、 前記外部電源電圧のレベルが所定のレベル値以上に上昇
したことを検知する方法として、前記電源電圧検出回路
の出力によるか、または前記電源電圧判定回路の出力に
よるかを切替える切替手段と、 を少なくとも備えることを特徴とする半導体集積回路。 - 【請求項2】 前記切替手段が、ドレインが前記電源電
圧検出回路の出力端に接続され、ソースが所定の加速試
験モード・エントリー信号の出力端に接続されて、ゲー
トに所定のモード選択信号が入力される第1のNMOS
トランジスタと、入力端に前記モード選択信号が入力さ
れて、当該モード選択信号を反転して出力するインバー
タと、ドレインが前記第1のNMOSトランジスタのソ
ースに接続され、ゲートが前記インバータの出力端に接
続されて、ソースが前記電源電圧判定回路の出力端に接
続される第2のNMOSトランジスタとにより構成され
る請求項1記載の半導体集積回路。 - 【請求項3】 前記切替手段が、第1のメーク接点が前
記電源電圧検出回路の出力端に接続され、第2のメーク
接点が前記電源電圧判定回路の出力端に接続されて、前
記電源電圧検出回路の出力または前記電源電圧判定回路
の出力の何れかを選択して、所定の加速試験モード・エ
ントリー信号として出力するように機能する切替スイッ
チにより構成される請求項1記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4206371A JP2861657B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4206371A JP2861657B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0651016A JPH0651016A (ja) | 1994-02-25 |
JP2861657B2 true JP2861657B2 (ja) | 1999-02-24 |
Family
ID=16522223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4206371A Expired - Fee Related JP2861657B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体集積回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2861657B2 (ja) |
Families Citing this family (3)
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---|---|---|---|---|
JP3278635B2 (ja) | 1999-05-27 | 2002-04-30 | 沖電気工業株式会社 | 半導体集積回路 |
JP2007134999A (ja) * | 2005-11-10 | 2007-05-31 | Sharp Corp | 撮像装置 |
JP6371191B2 (ja) * | 2014-10-17 | 2018-08-08 | 旭化成エレクトロニクス株式会社 | Icチップ |
-
1992
- 1992-08-03 JP JP4206371A patent/JP2861657B2/ja not_active Expired - Fee Related
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