JP2853524B2 - 選択歪領域の形成方法 - Google Patents
選択歪領域の形成方法Info
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- JP2853524B2 JP2853524B2 JP5176432A JP17643293A JP2853524B2 JP 2853524 B2 JP2853524 B2 JP 2853524B2 JP 5176432 A JP5176432 A JP 5176432A JP 17643293 A JP17643293 A JP 17643293A JP 2853524 B2 JP2853524 B2 JP 2853524B2
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- JP
- Japan
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- substrate
- thin film
- crystal
- strain
- film layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は、選択的に歪の入った領
域を利用した薄膜の作製に関するものである。
域を利用した薄膜の作製に関するものである。
【０００２】
【従来の技術】半導体素子の機能は、物性の異なる半導
体を組み合わせることによって生み出されている。これ
までは、伝導の型が異なる半導体によるｐｎ接合、格子
定数がほとんど同じで異なった半導体からなるヘテロ接
合が主に利用されてきた。また、新しい機能を得るため
に、格子定数が異なる半導体を組み合わせ半導体内に歪
を導入したものも利用されるようになってきた。例え
ば、アホペルトによりジャパン・ジャーナル・オブ・ア
プライド・フィジックス（”ＮａｎｏｓｃａｌｅＩｎＰ
Ｉｓｌａｎｄｓ ｆｏｒ Ｑｕａｎｔｕｍ Ｂｏｘ
Ｓｔｒｕｃｔｕｒｅｓ ｂｙ Ｈｙｄｒｉｄｅ Ｖａｐ
ｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ”，Ｊ．Ａｈｏｐｅ
ｌｔｏ．Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．
３２，ｐｐ．Ｌ３２−Ｌ３５，１９９３）にＧａＡｓで
囲まれたＩｎＰの作製やその歪の効果による特性が示さ
れている。
体を組み合わせることによって生み出されている。これ
までは、伝導の型が異なる半導体によるｐｎ接合、格子
定数がほとんど同じで異なった半導体からなるヘテロ接
合が主に利用されてきた。また、新しい機能を得るため
に、格子定数が異なる半導体を組み合わせ半導体内に歪
を導入したものも利用されるようになってきた。例え
ば、アホペルトによりジャパン・ジャーナル・オブ・ア
プライド・フィジックス（”ＮａｎｏｓｃａｌｅＩｎＰ
Ｉｓｌａｎｄｓ ｆｏｒ Ｑｕａｎｔｕｍ Ｂｏｘ
Ｓｔｒｕｃｔｕｒｅｓ ｂｙ Ｈｙｄｒｉｄｅ Ｖａｐ
ｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ”，Ｊ．Ａｈｏｐｅ
ｌｔｏ．Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．
３２，ｐｐ．Ｌ３２−Ｌ３５，１９９３）にＧａＡｓで
囲まれたＩｎＰの作製やその歪の効果による特性が示さ
れている。
【０００３】
【発明が解決しようとする課題】歪の入った半導体にお
いては，新しい半導体素子として多くの可能性を秘めて
いるが、歪を誘起するためには格子定数の異なった半導
体同士を組み合わせる必要がある。材料選択の自由度を
高めるためには、格子定数が同じであっても、歪を導入
できる技術が望まれる。また、格子定数の異なる半導体
同士においても、半導体の組成とは独立に歪を制御する
ことが望まれる。さらに、結晶基板の上に形成する絶縁
膜や金属膜に起因する歪の制御も望まれる。
いては，新しい半導体素子として多くの可能性を秘めて
いるが、歪を誘起するためには格子定数の異なった半導
体同士を組み合わせる必要がある。材料選択の自由度を
高めるためには、格子定数が同じであっても、歪を導入
できる技術が望まれる。また、格子定数の異なる半導体
同士においても、半導体の組成とは独立に歪を制御する
ことが望まれる。さらに、結晶基板の上に形成する絶縁
膜や金属膜に起因する歪の制御も望まれる。
【０００４】本発明の目的は、このような要求を満たす
歪領域の形成方法を提供することにある。
歪領域の形成方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の歪領域の形成方
法は、少なくとも結晶基板表面に結晶の結合を切断しか
つスパッタリングを生じない量の加速したイオンを選択
的に打ち込んで基板表面を選択的に隆起させ、その表面
に前記イオンの打ち込みによるダメージが回復しない温
度で薄膜層を形成し、前記ダメージが回復する温度で基
板に加熱処理を施してこの隆起を減少させ、薄膜層の一
部に歪を発生させることを特徴としている。
法は、少なくとも結晶基板表面に結晶の結合を切断しか
つスパッタリングを生じない量の加速したイオンを選択
的に打ち込んで基板表面を選択的に隆起させ、その表面
に前記イオンの打ち込みによるダメージが回復しない温
度で薄膜層を形成し、前記ダメージが回復する温度で基
板に加熱処理を施してこの隆起を減少させ、薄膜層の一
部に歪を発生させることを特徴としている。
【０００６】本発明の方法では、格子定数が同じ材料で
あっても、選択的に歪の入った領域が形成できる。
あっても、選択的に歪の入った領域が形成できる。
【０００７】
【実施例】以下、本発明について実施例を示す図面を参
照して詳細に説明する。図１は本発明の実施例を示す工
程図である。図１において、（ａ）はイオン注入、
（ｂ）はイオン注入後、（ｃ）は薄膜層成長、（ｄ）は
熱処理の工程を示したものであり、１は結晶基板、２は
注入するイオン、３はダメージ領域、４は薄膜層、５は
歪領域である。
照して詳細に説明する。図１は本発明の実施例を示す工
程図である。図１において、（ａ）はイオン注入、
（ｂ）はイオン注入後、（ｃ）は薄膜層成長、（ｄ）は
熱処理の工程を示したものであり、１は結晶基板、２は
注入するイオン、３はダメージ領域、４は薄膜層、５は
歪領域である。
【０００８】この本発明の歪領域の形成方法について、
基板１にＧａＡｓ、イオン２にＳｉ+ 、薄膜層４にＧａ
Ａｓを例に説明する。まず、基板１に集束したイオン２
を打ち込む（図１（ａ））。基板に打ち込まれたイオン
は基板内部で結晶原子との衝突によってエネルギーを失
い停止する。この過程で結晶を構成していた原子の結合
が切れるため、イオンが打ち込まれたダメージ領域３で
は基板は非晶質化する（図１（ｂ））。非晶質化した領
域は原子同士の結合が切れているので、結晶領域よりも
体積が膨張する。このため、図１（ｂ）のようにダメー
ジ領域３は隆起する。もちろん一部の基板表面原子は外
へ飛び出すが、本発明の方法では注入するイオンの質量
やエネルギーが大きいため基板深く入り込むことと、注
入するイオンの量がイオンミリングに比べ非常に小さい
ため、外へ飛び出す原子はほとんど無視できる。この工
程では最適なイオン注入量を設定する必要がある。打ち
込むイオンの量が通常の不純物ドーピングのように少な
い場合には、充分に結晶の結合を切断することができな
いため、非晶質化させることができず表面は隆起しな
い。また、イオンミリングに使用する程度にイオンの量
が多すぎる場合には、表面はスパッタリングにより削り
取られ、結晶表面の隆起は生じない。このように、本発
明のイオン注入の工程では、結晶表面を隆起させるため
に、注入イオンの量をこれらの中間になるように注意深
く設定しておく必要がある。
基板１にＧａＡｓ、イオン２にＳｉ+ 、薄膜層４にＧａ
Ａｓを例に説明する。まず、基板１に集束したイオン２
を打ち込む（図１（ａ））。基板に打ち込まれたイオン
は基板内部で結晶原子との衝突によってエネルギーを失
い停止する。この過程で結晶を構成していた原子の結合
が切れるため、イオンが打ち込まれたダメージ領域３で
は基板は非晶質化する（図１（ｂ））。非晶質化した領
域は原子同士の結合が切れているので、結晶領域よりも
体積が膨張する。このため、図１（ｂ）のようにダメー
ジ領域３は隆起する。もちろん一部の基板表面原子は外
へ飛び出すが、本発明の方法では注入するイオンの質量
やエネルギーが大きいため基板深く入り込むことと、注
入するイオンの量がイオンミリングに比べ非常に小さい
ため、外へ飛び出す原子はほとんど無視できる。この工
程では最適なイオン注入量を設定する必要がある。打ち
込むイオンの量が通常の不純物ドーピングのように少な
い場合には、充分に結晶の結合を切断することができな
いため、非晶質化させることができず表面は隆起しな
い。また、イオンミリングに使用する程度にイオンの量
が多すぎる場合には、表面はスパッタリングにより削り
取られ、結晶表面の隆起は生じない。このように、本発
明のイオン注入の工程では、結晶表面を隆起させるため
に、注入イオンの量をこれらの中間になるように注意深
く設定しておく必要がある。
【０００９】ダメージ領域の表面は盛り上がっているた
め格子が伸びて歪が入る可能性もあるが、イオン注入に
よる結晶欠陥が多く入っているため、ほとんどの歪は緩
和され、結晶固有の格子定数を有している。この上に、
ダメージ領域が回復しない程度の温度で薄膜層４を結晶
成長させると、基板の格子に揃ってエピタキシャル成長
する（図１（ｃ））。したがって、この段階では基板と
の格子定数が同じである薄膜層内には歪は存在しない。
め格子が伸びて歪が入る可能性もあるが、イオン注入に
よる結晶欠陥が多く入っているため、ほとんどの歪は緩
和され、結晶固有の格子定数を有している。この上に、
ダメージ領域が回復しない程度の温度で薄膜層４を結晶
成長させると、基板の格子に揃ってエピタキシャル成長
する（図１（ｃ））。したがって、この段階では基板と
の格子定数が同じである薄膜層内には歪は存在しない。
【００１０】つぎに、非晶質化したダメージ領域４の結
晶性が回復するような温度で熱処理を加えると、非晶質
化した部分は再び結晶化を始め、隆起した領域は減少し
て平坦化する（図１（ｄ））。これと同時に、薄膜層の
盛り上がっていた領域は下に引っ張られ、基板同様に平
坦化する。このとき、ダメージ領域上の薄膜層は両側か
ら圧縮歪を受けるようになる。
晶性が回復するような温度で熱処理を加えると、非晶質
化した部分は再び結晶化を始め、隆起した領域は減少し
て平坦化する（図１（ｄ））。これと同時に、薄膜層の
盛り上がっていた領域は下に引っ張られ、基板同様に平
坦化する。このとき、ダメージ領域上の薄膜層は両側か
ら圧縮歪を受けるようになる。
【００１１】ＧａＡｓ基板（ＧａＡｓ基板上に厚いＡｌ
0 . 4 Ｇａ0 . 6 Ａｓと５ｎｍのＧａＡｓを形成したも
の）に直径１００ｎｍのＳｉ+ 集束イオンビームを加速
電圧２６０ｋｅＶ、線密度１０1 0 ｃｍ- 1 でライン状
に注入したところ、注入したところ、注入した領域の表
面が２０ｎｍ隆起した。その上に、分子線結晶成長装置
において４００℃でＧａＡｓを５ｎｍ成長した。その
後、アルシンガスを流しながら６５０℃において１５分
間熱処理したところ、基板は平坦化した。さらに、分子
線結晶成長により厚いＡｌ0 . 4 Ｇａ0 . 6 Ａｓを形成
して、Ａｌ0 . 4Ｇａ0 . 6 Ａｓ／ＧａＡｓ／Ａｌ
0 . 4 Ｇａ0 . 6 Ａｓの量子井戸構造を作製した。歪の
入ったＧａＡｓ層の禁止帯幅が広がったことに対応し
て、イオン注入を行った領域からのフォトルミネッセン
スのピーク波長は、イオン注入をしない領域に比べ１０
ｎｍ短波調側にシフトした。
0 . 4 Ｇａ0 . 6 Ａｓと５ｎｍのＧａＡｓを形成したも
の）に直径１００ｎｍのＳｉ+ 集束イオンビームを加速
電圧２６０ｋｅＶ、線密度１０1 0 ｃｍ- 1 でライン状
に注入したところ、注入したところ、注入した領域の表
面が２０ｎｍ隆起した。その上に、分子線結晶成長装置
において４００℃でＧａＡｓを５ｎｍ成長した。その
後、アルシンガスを流しながら６５０℃において１５分
間熱処理したところ、基板は平坦化した。さらに、分子
線結晶成長により厚いＡｌ0 . 4 Ｇａ0 . 6 Ａｓを形成
して、Ａｌ0 . 4Ｇａ0 . 6 Ａｓ／ＧａＡｓ／Ａｌ
0 . 4 Ｇａ0 . 6 Ａｓの量子井戸構造を作製した。歪の
入ったＧａＡｓ層の禁止帯幅が広がったことに対応し
て、イオン注入を行った領域からのフォトルミネッセン
スのピーク波長は、イオン注入をしない領域に比べ１０
ｎｍ短波調側にシフトした。
【００１２】以上の本発明の実施例ではイオン注入によ
る２０ｎｍ程度の隆起しか示さなかったが、注入イオン
の質量、加速エネルギー、分布を選ぶことにより、隆起
の大きさや形状を調節することができ、その上の薄膜層
の歪の量を制御することができる。
る２０ｎｍ程度の隆起しか示さなかったが、注入イオン
の質量、加速エネルギー、分布を選ぶことにより、隆起
の大きさや形状を調節することができ、その上の薄膜層
の歪の量を制御することができる。
【００１３】基板としては単結晶のＧａＡｓしか示さな
かったが、Ｓｉ，Ｇｅ，ＩｎＰ，ＧａＳｂなどその他の
半導体単結晶基板にも本発明が適用できることは明かで
ある。また、絶縁体や金属など半導体以外の単結晶基板
や多結晶基板にも適用できることも明かである。
かったが、Ｓｉ，Ｇｅ，ＩｎＰ，ＧａＳｂなどその他の
半導体単結晶基板にも本発明が適用できることは明かで
ある。また、絶縁体や金属など半導体以外の単結晶基板
や多結晶基板にも適用できることも明かである。
【００１４】基板と薄膜層の組み合わせとして、格子定
数の同じものしか示さなかったが、格子定数が異なる場
合にも本発明が適用できることも明かである。格子定数
が異なる場合においては、薄膜層の組成と歪とを独立に
制御することが可能になる。例えば、ＧａＡｓ基板上の
ＩｎＧａＡｓ薄膜の場合にはさらに歪を大きくし、Ｇａ
Ａｓ基板上のＧａＰの場合には歪を小さくするようにで
きる。
数の同じものしか示さなかったが、格子定数が異なる場
合にも本発明が適用できることも明かである。格子定数
が異なる場合においては、薄膜層の組成と歪とを独立に
制御することが可能になる。例えば、ＧａＡｓ基板上の
ＩｎＧａＡｓ薄膜の場合にはさらに歪を大きくし、Ｇａ
Ａｓ基板上のＧａＰの場合には歪を小さくするようにで
きる。
【００１５】薄膜層としては単結晶の半導体しか示さな
かったが、絶縁膜や金属膜でも適用可能なことは明かで
ある。一般に、結晶の上に絶縁膜や金属膜を形成すると
歪が生じるが、本発明の方法により局所的に歪を強めた
り弱めたりすることができる。
かったが、絶縁膜や金属膜でも適用可能なことは明かで
ある。一般に、結晶の上に絶縁膜や金属膜を形成すると
歪が生じるが、本発明の方法により局所的に歪を強めた
り弱めたりすることができる。
【００１６】注入するイオンとしてはＳｉ+ しか示さな
かったが、Ｇａ+ ，Ａｓ+ ，Ｓｂ+，Ａｕ+ などその他
のイオンでもよいことも明かである。また、熱処理の雰
囲気としてはアルシンガスしか示さなかったが、その他
のガスでもよく、加圧や減圧さらには真空中でもよいこ
とも明かである。
かったが、Ｇａ+ ，Ａｓ+ ，Ｓｂ+，Ａｕ+ などその他
のイオンでもよいことも明かである。また、熱処理の雰
囲気としてはアルシンガスしか示さなかったが、その他
のガスでもよく、加圧や減圧さらには真空中でもよいこ
とも明かである。
【００１７】本発明では微細構造作製工程を容易にする
ために集束したイオンビームを用いることが望ましい
が、広い領域を一度に加工する場合には、広がったイオ
ンビームを用い、基板表面に配置したマスクを通して選
択的にイオンを注入してもよいことも明かである。
ために集束したイオンビームを用いることが望ましい
が、広い領域を一度に加工する場合には、広がったイオ
ンビームを用い、基板表面に配置したマスクを通して選
択的にイオンを注入してもよいことも明かである。
【００１８】
【発明の効果】本発明の歪領域の形成方法により、格子
定数が同じ半導体結晶においても歪が導入できるように
なり、歪による半導体のバンド構造の変調を通して半導
体素子の電気的、光学的特性を制御することが可能にな
る。
定数が同じ半導体結晶においても歪が導入できるように
なり、歪による半導体のバンド構造の変調を通して半導
体素子の電気的、光学的特性を制御することが可能にな
る。
【図１】本発明の実施例を示す工程図である。（ａ）は
イオン注入、（ｂ）はイオン注入後、（ｃ）は薄膜成
長、（ｄ）は熱処理工程を示している。
イオン注入、（ｂ）はイオン注入後、（ｃ）は薄膜成
長、（ｄ）は熱処理工程を示している。
１ 結晶基板 ２ イオン ３ 基板ダメージ領域 ４ 薄膜層 ５ 歪領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/205 H01L 21/265
Claims (1)
- 【請求項１】 少なくとも結晶基板表面に結晶構成原子
間の結合を切断しかつスパッタリングを生じない量の加
速したイオンを選択的に打ち込んで基板表面を選択的に
隆起させ、その表面にイオンの打ち込みによるダメージ
が回復しない温度で薄膜層を形成し、前記ダメージが回
復する温度で基板に加熱処理を施してこの隆起を減少さ
せ、薄膜層の一部に歪を発生させることを特徴とする歪
領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5176432A JP2853524B2 (ja) | 1993-07-16 | 1993-07-16 | 選択歪領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5176432A JP2853524B2 (ja) | 1993-07-16 | 1993-07-16 | 選択歪領域の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786176A JPH0786176A (ja) | 1995-03-31 |
| JP2853524B2 true JP2853524B2 (ja) | 1999-02-03 |
Family
ID=16013606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5176432A Expired - Lifetime JP2853524B2 (ja) | 1993-07-16 | 1993-07-16 | 選択歪領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853524B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273704A (ja) * | 1985-09-27 | 1987-04-04 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-07-16 JP JP5176432A patent/JP2853524B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786176A (ja) | 1995-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981020 |