JP2850855B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に段差が存在する半導体基板上に微細寸法
の電極パターンをレジストパターンを利用して製造する
工程を含む半導体装置の製造方法に関するものである。
法に関し、特に段差が存在する半導体基板上に微細寸法
の電極パターンをレジストパターンを利用して製造する
工程を含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置においては、半導体基板の表
面に生じている段差の間にゲート電極等の微細寸法の電
極パターンを形成することがある。例えば、埋め込みゲ
ート構造のＧａＡｓＦＥＴのゲート電極は、半導体基板
の表面に設けたリセス内にゲート電極を形成している。
このようなＧａＡｓＦＥＴの製造方法の一例を説明す
る。まず、図９（ａ）に示すように半絶縁性基板７１上
に動作層７２を形成し、その上に第１のフォトレジスト
膜７３を塗布により成膜し、第１のフォトマスク７８を
用いて露光、現像する。これにより、図９（ｂ）のよう
に、リセスパターン１１を形成し、さらに、このリセス
パターン１１をマスクとして、ウェットエッチング法を
用いて、動作層７２の表面側を選択的にエッチング除去
し、リセス段差を形成する。次に、第１のフォトレジス
ト膜７３を除去した後、図９（ｃ）のようにＬＰ−ＣＶ
Ｄ法により絶縁膜層７４を成膜し、さらにその上に第２
のフォトレジスト膜７５を塗布により成膜する。
面に生じている段差の間にゲート電極等の微細寸法の電
極パターンを形成することがある。例えば、埋め込みゲ
ート構造のＧａＡｓＦＥＴのゲート電極は、半導体基板
の表面に設けたリセス内にゲート電極を形成している。
このようなＧａＡｓＦＥＴの製造方法の一例を説明す
る。まず、図９（ａ）に示すように半絶縁性基板７１上
に動作層７２を形成し、その上に第１のフォトレジスト
膜７３を塗布により成膜し、第１のフォトマスク７８を
用いて露光、現像する。これにより、図９（ｂ）のよう
に、リセスパターン１１を形成し、さらに、このリセス
パターン１１をマスクとして、ウェットエッチング法を
用いて、動作層７２の表面側を選択的にエッチング除去
し、リセス段差を形成する。次に、第１のフォトレジス
ト膜７３を除去した後、図９（ｃ）のようにＬＰ−ＣＶ
Ｄ法により絶縁膜層７４を成膜し、さらにその上に第２
のフォトレジスト膜７５を塗布により成膜する。
【０００３】次いで、第２フォトマスク７９を用いてリ
セス段差内に位置を合わせて第２のフォトレジスト膜７
５に対して露光を行い、現像して、図１０（ａ）のよう
に段差幅より小さいゲートパターン１３を形成する。次
に、図１０（ｂ）に示すように、ゲートパターン１３を
マスクとして、異方性ドライエッチング法により、絶縁
膜層７４を選択的に除去した後、第２のフォトレジスト
膜７５を除去する。次に、金属膜層を成膜し、レジスト
パターンをマスクにして選択的に金属膜層を除去した
後、レジストパターンを除去して図１０（ｃ）に示すよ
うにゲート電極７６を得る。
セス段差内に位置を合わせて第２のフォトレジスト膜７
５に対して露光を行い、現像して、図１０（ａ）のよう
に段差幅より小さいゲートパターン１３を形成する。次
に、図１０（ｂ）に示すように、ゲートパターン１３を
マスクとして、異方性ドライエッチング法により、絶縁
膜層７４を選択的に除去した後、第２のフォトレジスト
膜７５を除去する。次に、金属膜層を成膜し、レジスト
パターンをマスクにして選択的に金属膜層を除去した
後、レジストパターンを除去して図１０（ｃ）に示すよ
うにゲート電極７６を得る。
【０００４】
【発明が解決しようとする課題】ところで、レジストに
ゲートパターンを形成し、これを用いてゲート電極を形
成する工程においては、そのゲートパターン寸法はリセ
ス段差内の実効的なレジスト膜厚に大きく依存して変化
することが知られている。この実効レジスト膜厚は、リ
セス寸法、リセス深さ、絶縁膜膜厚といった下地の段差
形状によって変化する。その要因としては、露光時にお
ける光の定在波特性がある。すなわち、図１１は、ゲー
トパターン１３を形成する工程における、第２のフォト
レジスト膜７６のリセス段差内における実効レジスト膜
厚Ｔｒに対するゲートパターン１３の寸法の変化を示す
ための定在波曲線である。定在波曲線はレジスト膜内で
露光光が多数回反射することに起因するものであり、露
光光源の波長λ、レジストの屈折率ｎに対して、λ／２
ｎの周期で増減を繰り返す。
ゲートパターンを形成し、これを用いてゲート電極を形
成する工程においては、そのゲートパターン寸法はリセ
ス段差内の実効的なレジスト膜厚に大きく依存して変化
することが知られている。この実効レジスト膜厚は、リ
セス寸法、リセス深さ、絶縁膜膜厚といった下地の段差
形状によって変化する。その要因としては、露光時にお
ける光の定在波特性がある。すなわち、図１１は、ゲー
トパターン１３を形成する工程における、第２のフォト
レジスト膜７６のリセス段差内における実効レジスト膜
厚Ｔｒに対するゲートパターン１３の寸法の変化を示す
ための定在波曲線である。定在波曲線はレジスト膜内で
露光光が多数回反射することに起因するものであり、露
光光源の波長λ、レジストの屈折率ｎに対して、λ／２
ｎの周期で増減を繰り返す。
【０００５】このため、従来の製造方法においては、レ
ジスト膜厚の変動に対して、寸法安定化を図るために、
定在波曲線の山、谷となるレジスト膜厚が用いられる。
この適正な塗布膜厚は、複数枚のウェハ上に異なる膜厚
でフォトレジストを塗布して作成したウェハの開口パタ
ーンを測定することにより得た定在波曲線を用いて求め
る。したがって、従来では、設計変更により下地段差形
状に変更が生じ、その最適塗布膜厚を新たに求めること
が必要とされた場合には、レジスト塗布膜厚の異なる複
数の試料ウェハ上のゲートパターン寸法を測定して、レ
ジスト塗布膜厚に対する定在波曲線を求めなければなら
ず、そのための工程が煩雑になるいう問題がある。
ジスト膜厚の変動に対して、寸法安定化を図るために、
定在波曲線の山、谷となるレジスト膜厚が用いられる。
この適正な塗布膜厚は、複数枚のウェハ上に異なる膜厚
でフォトレジストを塗布して作成したウェハの開口パタ
ーンを測定することにより得た定在波曲線を用いて求め
る。したがって、従来では、設計変更により下地段差形
状に変更が生じ、その最適塗布膜厚を新たに求めること
が必要とされた場合には、レジスト塗布膜厚の異なる複
数の試料ウェハ上のゲートパターン寸法を測定して、レ
ジスト塗布膜厚に対する定在波曲線を求めなければなら
ず、そのための工程が煩雑になるいう問題がある。
【０００６】また、生産ライン管理において、実効レジ
スト膜厚を管理するためには、リセス寸法、リセス深
さ、絶縁膜膜厚といった下地の段差形状およびレジスト
塗布膜厚といった多くのパラメータを、専用の測定装置
によって得て、個別に管理する必要がある。さらに、こ
れらのパラメータを測定するためのダミーウェハをロッ
トに挿入しなければならず、そのための工程が煩雑なも
のになるという問題もある。
スト膜厚を管理するためには、リセス寸法、リセス深
さ、絶縁膜膜厚といった下地の段差形状およびレジスト
塗布膜厚といった多くのパラメータを、専用の測定装置
によって得て、個別に管理する必要がある。さらに、こ
れらのパラメータを測定するためのダミーウェハをロッ
トに挿入しなければならず、そのための工程が煩雑なも
のになるという問題もある。
【０００７】本発明の目的は、素子作成用ウェハと別に
複数枚のダミーウェハをロットに挿入することなく、段
差内に形成される実効レジスト膜厚を容易に管理するこ
とを可能にした半導体装置の製造方法を提供することに
ある。
複数枚のダミーウェハをロットに挿入することなく、段
差内に形成される実効レジスト膜厚を容易に管理するこ
とを可能にした半導体装置の製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明は、半導体基板上
に溝状段差を形成するのと同時に半導体基板上に溝の幅
を長さ方向で変化させたダミーの溝状段差を設け、半導
体基板上にフォトレジストを塗布しフォトマスクを用い
て露光することにより前記溝状段差内に素子パターンを
形成するのと同時に前記ダミーの溝状段差内にダミーパ
ターンを形成し、形成されたダミーパターンの幅の変化
を観察し、この幅の変化位置に基づいてフォトレジスト
の膜厚を管理することを特徴とする。ここで、ダミーの
溝状段差の幅寸法は、溝状段差の幅寸法よりも小さい幅
寸法から、大きい幅寸法までの間にわたって連続的に変
化される構成とする。また、溝状段差とダミーの溝状段
差の両幅寸法が等しい長さ方向の位置においてダミーパ
ターンの幅が最小となり、設計パターンの幅と等しくな
るようにフォトレジストの膜厚を設定する。
に溝状段差を形成するのと同時に半導体基板上に溝の幅
を長さ方向で変化させたダミーの溝状段差を設け、半導
体基板上にフォトレジストを塗布しフォトマスクを用い
て露光することにより前記溝状段差内に素子パターンを
形成するのと同時に前記ダミーの溝状段差内にダミーパ
ターンを形成し、形成されたダミーパターンの幅の変化
を観察し、この幅の変化位置に基づいてフォトレジスト
の膜厚を管理することを特徴とする。ここで、ダミーの
溝状段差の幅寸法は、溝状段差の幅寸法よりも小さい幅
寸法から、大きい幅寸法までの間にわたって連続的に変
化される構成とする。また、溝状段差とダミーの溝状段
差の両幅寸法が等しい長さ方向の位置においてダミーパ
ターンの幅が最小となり、設計パターンの幅と等しくな
るようにフォトレジストの膜厚を設定する。
【０００９】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１ないし図４は本発明の第
１の実施形態を示す工程断面図および平面図である。ま
ず、図１（ａ）に示すように半絶縁性基板１上に動作層
２を形成し、その上に第１のフォトレジスト膜３を塗布
により成膜し、第１フォトマスク３１を用いて露光、現
像して、図１（ｂ）に示すように、リセスパターン２１
およびダミーリセスパターン２２を形成する。この第１
のフォトマスク３１のパターンは、図３（ａ）のよう
に、リセスマスクパターン３３に加えて開口幅を長さ方
向に沿って変化させたダミーリセスマスクパターン３４
を有している。リセスパターン２１の幅が１．５μｍ
で、長さが１００μｍの場合、ダミーリセスパターン２
２は、同じく長さ１００μｍの一方の端から反対側の端
までの間に、幅が０．５μｍ程度から２μｍ程度まで増
加するようにしてある。
図面を参照して説明する。図１ないし図４は本発明の第
１の実施形態を示す工程断面図および平面図である。ま
ず、図１（ａ）に示すように半絶縁性基板１上に動作層
２を形成し、その上に第１のフォトレジスト膜３を塗布
により成膜し、第１フォトマスク３１を用いて露光、現
像して、図１（ｂ）に示すように、リセスパターン２１
およびダミーリセスパターン２２を形成する。この第１
のフォトマスク３１のパターンは、図３（ａ）のよう
に、リセスマスクパターン３３に加えて開口幅を長さ方
向に沿って変化させたダミーリセスマスクパターン３４
を有している。リセスパターン２１の幅が１．５μｍ
で、長さが１００μｍの場合、ダミーリセスパターン２
２は、同じく長さ１００μｍの一方の端から反対側の端
までの間に、幅が０．５μｍ程度から２μｍ程度まで増
加するようにしてある。
【００１０】そして、それぞれウェハ上の第１のフォト
レジスト膜３にリセスパターン２１およびダミーリセス
パターン２２を結像することで、図４（ａ）のように、
第１のフォトレジスト膜３にそれぞれリセスパターン２
１とダミーリセスパターン２２が形成される。次いで、
前記リセスパターン２１およびダミーリセスパターン２
２をマスクとして、ウェットエッチング法を用いて動作
層２の表面側を選択的にエッチング除去し、リセス段差
を形成する。このリセス段差の深さは、例えば１００ｎ
ｍ程度である。
レジスト膜３にリセスパターン２１およびダミーリセス
パターン２２を結像することで、図４（ａ）のように、
第１のフォトレジスト膜３にそれぞれリセスパターン２
１とダミーリセスパターン２２が形成される。次いで、
前記リセスパターン２１およびダミーリセスパターン２
２をマスクとして、ウェットエッチング法を用いて動作
層２の表面側を選択的にエッチング除去し、リセス段差
を形成する。このリセス段差の深さは、例えば１００ｎ
ｍ程度である。
【００１１】次に、図１（ｃ）に示すように、第１のフ
ォトレジスト膜３を除去した後、ＬＰ−ＣＶＤ法により
絶縁膜層４を成膜する。そして、第２のフォトレジスト
膜５を塗布により成膜する。この時、ダミーリセスパタ
ーン２２内の第２のフォトレジスト膜５の実効的な厚さ
Ｔｄは、長さ方向に沿って段差幅が変化するのに伴って
変化している。ダミーリセスパターン２２の幅Ｌｄが、
リセスパターン２１の幅Ｌｒと同一となる部分の断面を
見た時、リセス段差内の第２のフォトレジスト膜５の実
効的な厚さＴｒとＴｄも等しくなっている。また、Ｌｄ
＞Ｌｒとなる部分では、Ｔｄ＜Ｔｒとなり、逆にＬｄ＜
Ｌｒとなる部分では、Ｔｄ＞Ｔｒとなる。
ォトレジスト膜３を除去した後、ＬＰ−ＣＶＤ法により
絶縁膜層４を成膜する。そして、第２のフォトレジスト
膜５を塗布により成膜する。この時、ダミーリセスパタ
ーン２２内の第２のフォトレジスト膜５の実効的な厚さ
Ｔｄは、長さ方向に沿って段差幅が変化するのに伴って
変化している。ダミーリセスパターン２２の幅Ｌｄが、
リセスパターン２１の幅Ｌｒと同一となる部分の断面を
見た時、リセス段差内の第２のフォトレジスト膜５の実
効的な厚さＴｒとＴｄも等しくなっている。また、Ｌｄ
＞Ｌｒとなる部分では、Ｔｄ＜Ｔｒとなり、逆にＬｄ＜
Ｌｒとなる部分では、Ｔｄ＞Ｔｒとなる。
【００１２】次に、図４（ｂ）に平面図を示すように、
ゲートマスクパターン３５とダミーゲートマスクパター
ン３６、およびダミーゲートマスクパターン３６の長さ
方向の位置の目安となる目盛りマスクパターン３７を有
する第２のフォトマスク３２を用いて、リセス段差内に
位置を合わせて露光を行い、現像して、図２（ａ）に示
すように、段差幅より小さいゲートパターン２３および
ダミーゲートパターン２４を形成する。続いて、図２
（ｂ）に示すように、ゲートパターン２３をマスクとし
て、異方性ドライエッチング法により、絶縁膜層４を選
択的に除去した後、第２のフォトレジスト膜５を除去す
る。次に、金属膜層６を成膜し、パターニングしたフォ
トレジスト膜をマスクにして、ドライエッチング法によ
り選択的に金属膜層６を除去した後、フォトレジスト膜
を除去して図２（ｃ）に示すようにゲート電極７を得
る。
ゲートマスクパターン３５とダミーゲートマスクパター
ン３６、およびダミーゲートマスクパターン３６の長さ
方向の位置の目安となる目盛りマスクパターン３７を有
する第２のフォトマスク３２を用いて、リセス段差内に
位置を合わせて露光を行い、現像して、図２（ａ）に示
すように、段差幅より小さいゲートパターン２３および
ダミーゲートパターン２４を形成する。続いて、図２
（ｂ）に示すように、ゲートパターン２３をマスクとし
て、異方性ドライエッチング法により、絶縁膜層４を選
択的に除去した後、第２のフォトレジスト膜５を除去す
る。次に、金属膜層６を成膜し、パターニングしたフォ
トレジスト膜をマスクにして、ドライエッチング法によ
り選択的に金属膜層６を除去した後、フォトレジスト膜
を除去して図２（ｃ）に示すようにゲート電極７を得
る。
【００１３】以上に示した工程において、図２（ａ）の
第２のフォトレジスト膜５でゲートパターン２３を形成
した上で、そのダミーゲートパターン２４を利用して検
査を行うことにより、適正な膜厚からのずれ量と方向と
を知ることができる。すなわち、図４（ｂ）は、この工
程において作製されるゲートパターン２３とダミーゲー
トパターン２４、および目盛りパターン２５の平面パタ
ーンを示している。ダミーリセスパターン２２内におい
て、段差幅Ｌｄが広がるにつれて、段差内の実効レジス
ト膜厚Ｔｄが減少されるため、図１１の定在波曲線から
わかるように、ダミーリセスパターン２２内のダミーゲ
ートパターン２４の寸法は、リセス段差の長さ方向に沿
って周期的に増減する。例えば、第２のフォトマスク３
２におけるダミーゲートマスクパターン２４の幅の設計
寸法を０．４５μｍとし、露光量５００ｍｊ／ｃｍ2 で
露光した場合、ウェハ上でのダミーゲートパターン２４
の幅は、０．４５μｍ〜０．６０μｍの範囲で変化する
ことがわかる。この時、定在波の谷と山に相当する部分
の区別は光学顕微鏡を用いた肉眼の観察でも認識可能で
ある。
第２のフォトレジスト膜５でゲートパターン２３を形成
した上で、そのダミーゲートパターン２４を利用して検
査を行うことにより、適正な膜厚からのずれ量と方向と
を知ることができる。すなわち、図４（ｂ）は、この工
程において作製されるゲートパターン２３とダミーゲー
トパターン２４、および目盛りパターン２５の平面パタ
ーンを示している。ダミーリセスパターン２２内におい
て、段差幅Ｌｄが広がるにつれて、段差内の実効レジス
ト膜厚Ｔｄが減少されるため、図１１の定在波曲線から
わかるように、ダミーリセスパターン２２内のダミーゲ
ートパターン２４の寸法は、リセス段差の長さ方向に沿
って周期的に増減する。例えば、第２のフォトマスク３
２におけるダミーゲートマスクパターン２４の幅の設計
寸法を０．４５μｍとし、露光量５００ｍｊ／ｃｍ2 で
露光した場合、ウェハ上でのダミーゲートパターン２４
の幅は、０．４５μｍ〜０．６０μｍの範囲で変化する
ことがわかる。この時、定在波の谷と山に相当する部分
の区別は光学顕微鏡を用いた肉眼の観察でも認識可能で
ある。
【００１４】リセスパターン２１の幅Ｌｒに対して、定
在波曲線の谷となる適正膜厚に塗布膜厚を設定した場
合、ダミーリセスパターン２２内のＬｄ＝Ｌｄとなる平
面上の位置Ａにおいて、ダミーゲートパターン２４の幅
が最も細くなり、ゲートパターン２３の幅と等しくな
る。なお、図４（ｂ）に示すウェハ表面からの観察にお
ける位置Ａの特定に際しては、第２のフォトマスク３２
に形成されている目盛りマスクパターン３７により形成
される目盛りパターン５５が利用される。また、塗布膜
厚が適正膜厚より厚くなった場合、ダミーゲートパター
ン２４の幅が最も細くなる平面上の位置は、位置Ａより
もＬｄ＞Ｌｒ側にずれ、一方、塗布膜厚が適正膜厚より
薄くなった場合、開口パターンが最も細くなる位置は、
位置ＡよりもＬｄ＜Ｌｒ側にずれる。すなわち、このず
れ量を読み取ることによりＴｄの適正な膜厚からのずれ
量と方向とを知ることができる。
在波曲線の谷となる適正膜厚に塗布膜厚を設定した場
合、ダミーリセスパターン２２内のＬｄ＝Ｌｄとなる平
面上の位置Ａにおいて、ダミーゲートパターン２４の幅
が最も細くなり、ゲートパターン２３の幅と等しくな
る。なお、図４（ｂ）に示すウェハ表面からの観察にお
ける位置Ａの特定に際しては、第２のフォトマスク３２
に形成されている目盛りマスクパターン３７により形成
される目盛りパターン５５が利用される。また、塗布膜
厚が適正膜厚より厚くなった場合、ダミーゲートパター
ン２４の幅が最も細くなる平面上の位置は、位置Ａより
もＬｄ＞Ｌｒ側にずれ、一方、塗布膜厚が適正膜厚より
薄くなった場合、開口パターンが最も細くなる位置は、
位置ＡよりもＬｄ＜Ｌｒ側にずれる。すなわち、このず
れ量を読み取ることによりＴｄの適正な膜厚からのずれ
量と方向とを知ることができる。
【００１５】次に、本発明の第２の実施形態について図
５ないし図８を用いて説明する。まず、図５（ａ）に示
すように、半絶縁性基板４１上に動作層４２を形成す
る。次に、第１のフォトレジスト膜４３を塗布により成
膜し、第１のフォトマスク６１を用いて露光、現像し
て、図５（ｂ）に示すように、電極パターン５１および
ダミー電極パターン５２を形成する。前記第１のフォト
マスク６１は、図７（ａ）のように、平行配置された電
極マスクパターン６３と、開口幅を長さ方向に沿って変
化させたダミー電極マスクパターン６４で構成される。
例えば、電極パターン５１の幅が１．５μｍで、長さが
１００μｍの場合、ダミー電極パターン５２は同じく長
さ１００μｍの一方の端から反対側の端までの間に、幅
が０．５μｍ程度から２μｍ程度まで増加するようにし
てある。
５ないし図８を用いて説明する。まず、図５（ａ）に示
すように、半絶縁性基板４１上に動作層４２を形成す
る。次に、第１のフォトレジスト膜４３を塗布により成
膜し、第１のフォトマスク６１を用いて露光、現像し
て、図５（ｂ）に示すように、電極パターン５１および
ダミー電極パターン５２を形成する。前記第１のフォト
マスク６１は、図７（ａ）のように、平行配置された電
極マスクパターン６３と、開口幅を長さ方向に沿って変
化させたダミー電極マスクパターン６４で構成される。
例えば、電極パターン５１の幅が１．５μｍで、長さが
１００μｍの場合、ダミー電極パターン５２は同じく長
さ１００μｍの一方の端から反対側の端までの間に、幅
が０．５μｍ程度から２μｍ程度まで増加するようにし
てある。
【００１６】そして、ウェハ上の第１のフォトレジスト
膜４３に電極パターン５１およびダミー電極パターン５
２を結像し、これを現像した後、図５（ｂ）に示すよう
に、第１のフォトレジスト膜４３上に第１の金属膜層４
４を成膜する。金属膜層４４の厚さは、例えば、２００
ｎｍ程度である。そして、図５（ｃ）に示すように、第
１のフォトレジスト膜４３を除去することで、リフトオ
フ法により各電極パターン５１，５２のみが残される。
次いで、ＬＰ−ＣＶＤ法により絶縁膜層４５を成膜し、
さらにその上に、第２のフォトレジスト膜４６を塗布に
より成膜する。
膜４３に電極パターン５１およびダミー電極パターン５
２を結像し、これを現像した後、図５（ｂ）に示すよう
に、第１のフォトレジスト膜４３上に第１の金属膜層４
４を成膜する。金属膜層４４の厚さは、例えば、２００
ｎｍ程度である。そして、図５（ｃ）に示すように、第
１のフォトレジスト膜４３を除去することで、リフトオ
フ法により各電極パターン５１，５２のみが残される。
次いで、ＬＰ−ＣＶＤ法により絶縁膜層４５を成膜し、
さらにその上に、第２のフォトレジスト膜４６を塗布に
より成膜する。
【００１７】この時、ダミー電極パターン５２内の第２
のフォトレジスト膜４６の実効的な厚さＴｄは、ダミー
電極パターン５２の段差幅が長さ方向に沿って変化する
のに伴って変化している。ダミー電極パターン５２の幅
Ｌｄが、電極パターン５１の幅Ｌｒと同一となる部分の
断面を見た時、電極段差内の第２のフォトレジスト膜４
６の実効的な厚さＴｒとＴｄも等しくなっている。ま
た、Ｌｄ＞Ｌｒとなる部分では、Ｔｄ＜Ｔｒとなる。
のフォトレジスト膜４６の実効的な厚さＴｄは、ダミー
電極パターン５２の段差幅が長さ方向に沿って変化する
のに伴って変化している。ダミー電極パターン５２の幅
Ｌｄが、電極パターン５１の幅Ｌｒと同一となる部分の
断面を見た時、電極段差内の第２のフォトレジスト膜４
６の実効的な厚さＴｒとＴｄも等しくなっている。ま
た、Ｌｄ＞Ｌｒとなる部分では、Ｔｄ＜Ｔｒとなる。
【００１８】次に、図７（ｂ）に平面図を示すように、
ゲートマスクパターン６５と、ダミーゲートマスクパタ
ーン６６と、その長さ方向の位置の目安となる目盛りマ
スクパターン６７とを有する第２のフォトマスク６２を
用いて、電極段差内に位置を合わせて露光を行い、現像
して、図６（ａ）に示すように、段差幅より小さいゲー
トパターン５３およびダミーゲートパターン５４を形成
する。さらに、図６（ｂ）に示すように、ゲートパター
ン５３をマスクとして、ウェットエッチング法により絶
縁膜層４５を選択的に除去した後、第２の金属膜層４７
を成膜し、フォトレジスト膜を除去して図６（ｃ）に示
すようにゲート電極４８を得る。
ゲートマスクパターン６５と、ダミーゲートマスクパタ
ーン６６と、その長さ方向の位置の目安となる目盛りマ
スクパターン６７とを有する第２のフォトマスク６２を
用いて、電極段差内に位置を合わせて露光を行い、現像
して、図６（ａ）に示すように、段差幅より小さいゲー
トパターン５３およびダミーゲートパターン５４を形成
する。さらに、図６（ｂ）に示すように、ゲートパター
ン５３をマスクとして、ウェットエッチング法により絶
縁膜層４５を選択的に除去した後、第２の金属膜層４７
を成膜し、フォトレジスト膜を除去して図６（ｃ）に示
すようにゲート電極４８を得る。
【００１９】以上に示した実施の形態において、図６
（ａ）の第２のフォトレジスト膜４６でゲートパターン
５３を形成した上で、そのダミーゲートパターン５４を
利用して検査を行うことにより、適正な膜厚からのずれ
量と方向とを知ることができる。すなわち、図８（ｂ）
は、この工程において作製されるゲートパターン５３と
ダミーゲートパターン５４、および目盛りパターン５５
の平面パターンを示している。ダミー電極パターン５２
内において、段差幅Ｌｄが広がるにつれて、段差内の実
効レジスト膜厚Ｔｄは、減少するため、図１１の定在波
曲線からわかるように、ダミー電極パターン５２内のダ
ミーゲートパターン５４の寸法は、電極段差の長さ方向
に沿って周期的に増減する。例えば、第２のフォトマス
ク６２におけるダミーゲートマスクパターン６６の幅の
設計寸法を０．４５μｍとし、露光量５００ｍｊ／ｃｍ
2 で露光した場合、ウェハ上でのダミーゲートパターン
５４の幅は、０．４５μｍ〜０．６０μｍの範囲で変化
することがわかる。この時、定在波の谷と山に相当する
部分の区別は光学顕微鏡を用いた肉眼の観察でも認識可
能である。
（ａ）の第２のフォトレジスト膜４６でゲートパターン
５３を形成した上で、そのダミーゲートパターン５４を
利用して検査を行うことにより、適正な膜厚からのずれ
量と方向とを知ることができる。すなわち、図８（ｂ）
は、この工程において作製されるゲートパターン５３と
ダミーゲートパターン５４、および目盛りパターン５５
の平面パターンを示している。ダミー電極パターン５２
内において、段差幅Ｌｄが広がるにつれて、段差内の実
効レジスト膜厚Ｔｄは、減少するため、図１１の定在波
曲線からわかるように、ダミー電極パターン５２内のダ
ミーゲートパターン５４の寸法は、電極段差の長さ方向
に沿って周期的に増減する。例えば、第２のフォトマス
ク６２におけるダミーゲートマスクパターン６６の幅の
設計寸法を０．４５μｍとし、露光量５００ｍｊ／ｃｍ
2 で露光した場合、ウェハ上でのダミーゲートパターン
５４の幅は、０．４５μｍ〜０．６０μｍの範囲で変化
することがわかる。この時、定在波の谷と山に相当する
部分の区別は光学顕微鏡を用いた肉眼の観察でも認識可
能である。
【００２０】電極パターン５１の幅Ｌｒに対して、定在
波曲線の谷となる適正膜厚に塗布膜厚を設定した場合、
ダミー電極パターン５２内のＬｄ＝Ｌｒとなる平面上の
位置Ａにおいて、ダミーゲートパターン５４の幅が最も
細くなり、ゲートパターン５３の幅と等しくなる。な
お、図８（ｂ）示すウェハ表面からの観察において、ダ
ミーゲートパターン５４の長さ方向の位置Ａは、目盛り
マスクパターン６７によって形成される目盛りパターン
５５が利用される。また、塗布膜厚が適正膜厚より厚く
なった場合、ダミーゲートパターン５４の幅が最も細く
なる平面上の位置は、位置ＡよりもＬｄ＞Ｌｒ側にず
れ、一方、塗布膜厚が適正膜厚より薄くなった場合、開
口パターンが最も細くなる位置は、位置ＡよりもＬｄ＜
Ｌｒ側にずれる。すなわち、このずれ量を読み取ること
によりＴｄの適正な膜厚からのずれ量と方向とを知るこ
とができる。
波曲線の谷となる適正膜厚に塗布膜厚を設定した場合、
ダミー電極パターン５２内のＬｄ＝Ｌｒとなる平面上の
位置Ａにおいて、ダミーゲートパターン５４の幅が最も
細くなり、ゲートパターン５３の幅と等しくなる。な
お、図８（ｂ）示すウェハ表面からの観察において、ダ
ミーゲートパターン５４の長さ方向の位置Ａは、目盛り
マスクパターン６７によって形成される目盛りパターン
５５が利用される。また、塗布膜厚が適正膜厚より厚く
なった場合、ダミーゲートパターン５４の幅が最も細く
なる平面上の位置は、位置ＡよりもＬｄ＞Ｌｒ側にず
れ、一方、塗布膜厚が適正膜厚より薄くなった場合、開
口パターンが最も細くなる位置は、位置ＡよりもＬｄ＜
Ｌｒ側にずれる。すなわち、このずれ量を読み取ること
によりＴｄの適正な膜厚からのずれ量と方向とを知るこ
とができる。
【００２１】
【発明の効果】以上説明したように本発明は、半導体基
板上に幅寸法が長さ方向に変化されたダミーの溝状段差
を形成し、このダミーの溝状段差内にレジストによりパ
ターンを形成しているので、パターン寸法が溝状段差内
の実効的なレジスト膜厚の変化に起因して変動している
場合に、このパターン寸法の変化状態をダミーの溝状段
差の長さ方向位置に基づいて観察することにより、実効
レジスト膜厚の変化方向と変化量を知ることができ、適
切なレジスト膜厚の確認と管理を行うことができ、レジ
ストにより形成される電極パターンを高精度に寸法管理
した半導体装置を製造することが可能となる。
板上に幅寸法が長さ方向に変化されたダミーの溝状段差
を形成し、このダミーの溝状段差内にレジストによりパ
ターンを形成しているので、パターン寸法が溝状段差内
の実効的なレジスト膜厚の変化に起因して変動している
場合に、このパターン寸法の変化状態をダミーの溝状段
差の長さ方向位置に基づいて観察することにより、実効
レジスト膜厚の変化方向と変化量を知ることができ、適
切なレジスト膜厚の確認と管理を行うことができ、レジ
ストにより形成される電極パターンを高精度に寸法管理
した半導体装置を製造することが可能となる。
【図１】本発明の第１の実施形態の製造工程を示す断面
図のその１である。
図のその１である。
【図２】本発明の第１の実施形態の製造工程を示す断面
図のその２である。
図のその２である。
【図３】フォトマスクパターンを示す平面図である。
【図４】レジストパターンを示す平面図である
【図５】本発明の第２の実施形態の製造工程を示す断面
図のその１である。
図のその１である。
【図６】本発明の第２の実施形態の製造工程を示す断面
図のその２である。
図のその２である。
【図７】フォトマスクパターンを示す平面図である。
【図８】レジストパターンを示す平面図である
【図９】従来の製造工程の一例を示す断面図のその１で
ある。
ある。
【図１０】従来の製造工程の一例を示す断面図のその２
である。
である。
【図１１】レジスト膜厚の定在波特性を示す図である。
１，４１ 半絶縁性基板 ２，４２ 動作層 ３，４３ 第１のフォトレジスト膜 ４ 絶縁膜層 ５ 第２のフォトレジスト膜 ６ 金属膜層 ７ ゲート電極 ２１ リセスパターン ２２ ダミーリセスパターン ２３，５３ ゲートパターン ２４，５４ ダミーゲートパターン ２５，５５ 目盛りパターン ３１，６１ 第１のフォトマスク ３２，６２ 第２のフォトマスク ３３ リセスマスクパターン ３４ ダミーリセスマスクパターン ３５，６５ ゲートマスクパターン ３６，６６ ダミーゲートマスクパターン ３７，６７ 目盛りマスクパターン ５１ 電極パターン ５２ ダミー電極パターン ６３ 電極マスクパターン ６４ ダミー電極マスクパターン
Claims (5)
- 【請求項１】 半導体基板上に形成した溝状段差内にレ
ジストパターンを形成し、このレジストパターンを用い
て素子を形成する工程を含む半導体装置の製造方法にお
いて、前記溝状段差を形成するのと同時に前記半導体基
板上に溝の幅を長さ方向で変化させたダミーの溝状段差
を設ける工程と、前記半導体基板上にフォトレジストを
塗布しフォトマスクを用いて露光することにより前記溝
状段差内に素子パターンを形成するのと同時に前記ダミ
ーの溝状段差内にダミーパターンを形成する工程と、形
成されたダミーパターンの幅の変化を観察し、この幅の
変化位置に基づいて前記フォトレジストの膜厚を管理す
る工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 ダミーの溝状段差の幅寸法は、溝状段差
の幅寸法よりも小さい幅寸法から、大きい幅寸法までの
間にわたって連続的に変化される請求項１の半導体装置
の製造方法。 - 【請求項３】 前記溝状段差とダミーの溝状段差の両幅
寸法が等しい長さ方向の位置においてダミーパターンの
幅が最小となり、設計パターンの幅と等しくなるように
フォトレジストの膜厚を設定する請求項１の半導体装置
の製造方法。 - 【請求項４】 溝状段差は、半導体基板の表面に形成さ
れるリセスであり、このリセス内にゲート電極が形成さ
れる請求項１ないし３のいずれかの半導体装置の製造方
法。 - 【請求項５】 溝状段差は、半導体基板上に隣接形成さ
れる電極パターンであり、これらの電極パターン間にゲ
ート電極が形成される請求項１ないし３のいずれかの半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159294A JP2850855B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159294A JP2850855B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012514A JPH1012514A (ja) | 1998-01-16 |
| JP2850855B2 true JP2850855B2 (ja) | 1999-01-27 |
Family
ID=15690656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8159294A Expired - Fee Related JP2850855B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850855B2 (ja) |
-
1996
- 1996-06-20 JP JP8159294A patent/JP2850855B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1012514A (ja) | 1998-01-16 |
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