JP2849479B2 - 半導体装置のパッケージ構造 - Google Patents
半導体装置のパッケージ構造Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置を導電性キ
ャップで覆うことにより気密シールするパッケージ構造
に関するものである。更に詳しく述べると、上面に半導
体素子を搭載した回路基板の下面側に導電層を設け、導
電スルーホールで導電性封着部と接続することにより、
気密性と電磁シールド性の両方をもたせた封着技術に関
するものである。この技術はハイブリッドＩＣ等のパッ
ケージに好適である。
ャップで覆うことにより気密シールするパッケージ構造
に関するものである。更に詳しく述べると、上面に半導
体素子を搭載した回路基板の下面側に導電層を設け、導
電スルーホールで導電性封着部と接続することにより、
気密性と電磁シールド性の両方をもたせた封着技術に関
するものである。この技術はハイブリッドＩＣ等のパッ
ケージに好適である。
【０００２】
【従来の技術】回路基板上に各種半導体素子を搭載した
半導体装置（例えばハイブリッドＩＣ等）では、半導体
素子と外気との間を遮断するために気密封止を行ってい
る。他方、発振モジュールなどを同一回路基板上に搭載
する半導体装置では、気密封止の他に電磁シールドも併
せて要求される。
半導体装置（例えばハイブリッドＩＣ等）では、半導体
素子と外気との間を遮断するために気密封止を行ってい
る。他方、発振モジュールなどを同一回路基板上に搭載
する半導体装置では、気密封止の他に電磁シールドも併
せて要求される。
【０００３】一般に、このように気密封止と電磁シール
ドとを併せ持つパッケージ構造としては、抵抗溶接法に
より封止する金属ケースが知られている。この金属ケー
スは外部リードを保持するステムとキャップとの組み合
わせからなる。回路基板上に半導体素子を取り付けて金
ワイヤなどでボンディングした半導体装置を、ステム上
に固定しキャップを被せて封止する。
ドとを併せ持つパッケージ構造としては、抵抗溶接法に
より封止する金属ケースが知られている。この金属ケー
スは外部リードを保持するステムとキャップとの組み合
わせからなる。回路基板上に半導体素子を取り付けて金
ワイヤなどでボンディングした半導体装置を、ステム上
に固定しキャップを被せて封止する。
【０００４】また最近では回路基板の中間層に第２の導
電層を形成し、フランジの無いキャップを被せ、回路基
板の外周端面で半田付けして第２の導電層とキャップと
を導通させて電磁シールドするパッケージ構造も提案さ
れている。
電層を形成し、フランジの無いキャップを被せ、回路基
板の外周端面で半田付けして第２の導電層とキャップと
を導通させて電磁シールドするパッケージ構造も提案さ
れている。
【０００５】
【発明が解決しようとする課題】上記従来技術のうち前
者の場合は、回路基板を収納する金属ケース（ステムと
キャップ）を必要とすることから、コスト高、重量増加
を招き、更には専用の封止装置が不可欠である等の欠点
があり、近年の軽薄短小化の要求に対応することが著し
く困難となっている。
者の場合は、回路基板を収納する金属ケース（ステムと
キャップ）を必要とすることから、コスト高、重量増加
を招き、更には専用の封止装置が不可欠である等の欠点
があり、近年の軽薄短小化の要求に対応することが著し
く困難となっている。
【０００６】また後者の場合は回路基板にキャップを被
せるだけの構成であるため、小型化軽量化できる利点は
あるものの、回路基板の端面でキャップを半田付けを行
うため、回路基板を１個ずつ分離した後、別々に封着し
なければならず、作業性が悪く量産化には不向きであ
る。
せるだけの構成であるため、小型化軽量化できる利点は
あるものの、回路基板の端面でキャップを半田付けを行
うため、回路基板を１個ずつ分離した後、別々に封着し
なければならず、作業性が悪く量産化には不向きであ
る。
【０００７】本発明の目的は、上記のような従来技術の
欠点を解消し、気密性と電磁シールドとを併せ持ち、そ
れでいて小型軽量化でき、簡単な構造で封着作業性が良
好なため安価に量産できる半導体装置のパッケージ構造
を提供することである。
欠点を解消し、気密性と電磁シールドとを併せ持ち、そ
れでいて小型軽量化でき、簡単な構造で封着作業性が良
好なため安価に量産できる半導体装置のパッケージ構造
を提供することである。
【０００８】
【課題を解決するための手段】本発明は基本的には、回
路基板の上面に半導体素子を搭載した半導体装置を導電
性キャップで覆い気密シールする半導体装置のパッケー
ジ構造である。このようなパッケージ構造において、キ
ャップは周囲にフランジを有する形状をなし、回路基板
はその上面の前記フランジに対応する箇所に形成した第
１の導電層と、下面側を覆う第２の導電層と、前記第１
の導電層の真下でほぼ均等に分散し該第１の導電層と第
２の導電層との間を接続する多数の導電スルーホールを
有する。そしてフランジと第１の導電層との間を導電性
封着材により封着する。
路基板の上面に半導体素子を搭載した半導体装置を導電
性キャップで覆い気密シールする半導体装置のパッケー
ジ構造である。このようなパッケージ構造において、キ
ャップは周囲にフランジを有する形状をなし、回路基板
はその上面の前記フランジに対応する箇所に形成した第
１の導電層と、下面側を覆う第２の導電層と、前記第１
の導電層の真下でほぼ均等に分散し該第１の導電層と第
２の導電層との間を接続する多数の導電スルーホールを
有する。そしてフランジと第１の導電層との間を導電性
封着材により封着する。
【０００９】通常、第１の導体層は、回路基板の外周に
沿って枠状に形成する。単層の回路基板を用いる場合
は、その下面の半導体装置のリード電極を除くほぼ全面
に第２の導電層を形成する。多層回路基板を用いる場合
は、中間層のほぼ全面に第２の導電層を形成する。本発
明のパッケージ構造は、例えばハイブリッドＩＣ等に特
に好適である。
沿って枠状に形成する。単層の回路基板を用いる場合
は、その下面の半導体装置のリード電極を除くほぼ全面
に第２の導電層を形成する。多層回路基板を用いる場合
は、中間層のほぼ全面に第２の導電層を形成する。本発
明のパッケージ構造は、例えばハイブリッドＩＣ等に特
に好適である。
【００１０】
【作用】キャップのフランジと回路基板の第１の導電層
とを導電性封着材を用いて封着することにより、気密封
止が達成される。封止を回路基板の上面で行うため、多
数個取りが可能でなる。電磁シールドは、上方はキャッ
プにより、また側方と下方は導電性封着材、第１の導体
層、導電スルーホール、及び第２の導電層により達成さ
れる。側方の電磁シールドを受け持つ多数の導電スルー
ホールは、第１の導電層の真下に位置し、そのため回路
基板の面積は必要以上に増大することはなく、省スペー
ス化に貢献する。
とを導電性封着材を用いて封着することにより、気密封
止が達成される。封止を回路基板の上面で行うため、多
数個取りが可能でなる。電磁シールドは、上方はキャッ
プにより、また側方と下方は導電性封着材、第１の導体
層、導電スルーホール、及び第２の導電層により達成さ
れる。側方の電磁シールドを受け持つ多数の導電スルー
ホールは、第１の導電層の真下に位置し、そのため回路
基板の面積は必要以上に増大することはなく、省スペー
ス化に貢献する。
【００１１】
【実施例】図１は本発明における半導体装置のパッケー
ジ構造の一実施例を示す断面図であり、図２はその回路
基板の平面図である。この例は単層回路基板を用いる場
合である。回路基板１０は、アルミナあるいは窒化アル
ミニウムなどからなる。回路基板１０の上面に回路パタ
ーン１２を設けて各種半導体素子１４を搭載し、金ワイ
ヤ１６によって接続して半導体装置を構成する。図２の
一点鎖線でしめす領域（符号１８で示す）が半導体装置
形成部分である。このような回路基板１０の上に金属製
のキャップ２０を被せる。本実施例ではキャップ２０
は、その外周下端部分に水平方向外向きに突出するフラ
ンジ２２を有する形状をなしており、全体にニッケル・
メッキが施されている。
ジ構造の一実施例を示す断面図であり、図２はその回路
基板の平面図である。この例は単層回路基板を用いる場
合である。回路基板１０は、アルミナあるいは窒化アル
ミニウムなどからなる。回路基板１０の上面に回路パタ
ーン１２を設けて各種半導体素子１４を搭載し、金ワイ
ヤ１６によって接続して半導体装置を構成する。図２の
一点鎖線でしめす領域（符号１８で示す）が半導体装置
形成部分である。このような回路基板１０の上に金属製
のキャップ２０を被せる。本実施例ではキャップ２０
は、その外周下端部分に水平方向外向きに突出するフラ
ンジ２２を有する形状をなしており、全体にニッケル・
メッキが施されている。
【００１２】本実施例において回路基板１０には、その
上面（半導体素子搭載面）の前記フランジ２２に対応す
る箇所に枠状の第１の導電層２４を形成し、下面のほぼ
全体（リード電極２６及びその近傍を除く）を覆うよう
に第２の導電層２８を形成する。そして前記第１の導電
層２４の真下に多数の導電スルーホール３０を形成して
第１の導電層２４と第２の導電層２８とを接続する。こ
れらの導電スルーホール３０は、回路基板１０の周囲で
ほぼ均等に分散するように設ける。この例では１２本ほ
ぼ等間隔で形成してある。これらの導電層は、厚膜印
刷、エッチング、選択メッキ、積層法やスルーホール技
術を用いて容易に行える。
上面（半導体素子搭載面）の前記フランジ２２に対応す
る箇所に枠状の第１の導電層２４を形成し、下面のほぼ
全体（リード電極２６及びその近傍を除く）を覆うよう
に第２の導電層２８を形成する。そして前記第１の導電
層２４の真下に多数の導電スルーホール３０を形成して
第１の導電層２４と第２の導電層２８とを接続する。こ
れらの導電スルーホール３０は、回路基板１０の周囲で
ほぼ均等に分散するように設ける。この例では１２本ほ
ぼ等間隔で形成してある。これらの導電層は、厚膜印
刷、エッチング、選択メッキ、積層法やスルーホール技
術を用いて容易に行える。
【００１３】実際の作業手順では、まず上記のように回
路基板１０に各種導電層を形成した後、半導体素子１４
等を搭載して装置を構成する。次に第１の導電層２４上
に、例えば錫−鉛系半田プリフォームのような導電性封
着材３２を載せ、それを介してキャップ２０のフランジ
２２を載せてリフロー炉などを通し結合する。このよう
にして気密封止と電磁シールドを同時に満足するパッケ
ージ構造を得ることができる。
路基板１０に各種導電層を形成した後、半導体素子１４
等を搭載して装置を構成する。次に第１の導電層２４上
に、例えば錫−鉛系半田プリフォームのような導電性封
着材３２を載せ、それを介してキャップ２０のフランジ
２２を載せてリフロー炉などを通し結合する。このよう
にして気密封止と電磁シールドを同時に満足するパッケ
ージ構造を得ることができる。
【００１４】なお、導電性封着材３２として錫−鉛系半
田ペーストを用いる場合には、半導体素子を搭載する前
に第１の導電層２４の封着面に半田ペーストを印刷し、
リフロー炉を通して半田層を設けておくことも可能であ
る。また例えば導電性封着材として、耐熱性の高い高温
半田や導電性フィラー入り封止用ガラスを用い、回路基
板の下面のリード電極に錫−鉛系普通半田を施すとＳＭ
Ｄ（表面実装部品）対応型のパッケージ構造にもなる。
田ペーストを用いる場合には、半導体素子を搭載する前
に第１の導電層２４の封着面に半田ペーストを印刷し、
リフロー炉を通して半田層を設けておくことも可能であ
る。また例えば導電性封着材として、耐熱性の高い高温
半田や導電性フィラー入り封止用ガラスを用い、回路基
板の下面のリード電極に錫−鉛系普通半田を施すとＳＭ
Ｄ（表面実装部品）対応型のパッケージ構造にもなる。
【００１５】本発明では回路基板の上面でキャップを結
合するため、１枚の基板に上記のような導電層及び導電
スルーホールを持つ多数の回路基板部分を並べて一度に
形成し、それぞれ半導体素子などを搭載して半導体装置
を構成した後、金属製キャップを順次取り付け封着して
から、１個ずつに切断分離する工程を採用でき、それに
よって安価に大量に製造できる。
合するため、１枚の基板に上記のような導電層及び導電
スルーホールを持つ多数の回路基板部分を並べて一度に
形成し、それぞれ半導体素子などを搭載して半導体装置
を構成した後、金属製キャップを順次取り付け封着して
から、１個ずつに切断分離する工程を採用でき、それに
よって安価に大量に製造できる。
【００１６】図３は本発明の他の実施例の断面図であ
る。この例は多層回路基板を用いる場合である。基本的
な構成は前記の実施例と同様であるから、対応する部分
には同一符号を付し、それらについての詳細な説明は省
略する。回路基板４０は、上面に回路パターン１２を設
けると共に、フランジ２２に対応する箇所に枠状の第１
の導電層２４を形成し、中間層のほぼ全体（リード引出
し用導電スルーホール部４２及びその近傍を除く）に第
２の導電層４４を形成する。そして前記第１の導電層２
４の真下に多数の導電スルーホール３０を形成して第１
の導電層２４と第２の導電層４４とを接続する。これら
の導電スルーホール３０は、回路基板４０の周囲でほぼ
均等に分布するように設ける。このような回路基板４０
に半導体素子１４等を搭載し、金ワイヤ１６で接続して
半導体装置を構成する。次に第１の導電層２４上に導電
性封着材３２を介してキャップ２０のフランジ２２を載
せて結合する。
る。この例は多層回路基板を用いる場合である。基本的
な構成は前記の実施例と同様であるから、対応する部分
には同一符号を付し、それらについての詳細な説明は省
略する。回路基板４０は、上面に回路パターン１２を設
けると共に、フランジ２２に対応する箇所に枠状の第１
の導電層２４を形成し、中間層のほぼ全体（リード引出
し用導電スルーホール部４２及びその近傍を除く）に第
２の導電層４４を形成する。そして前記第１の導電層２
４の真下に多数の導電スルーホール３０を形成して第１
の導電層２４と第２の導電層４４とを接続する。これら
の導電スルーホール３０は、回路基板４０の周囲でほぼ
均等に分布するように設ける。このような回路基板４０
に半導体素子１４等を搭載し、金ワイヤ１６で接続して
半導体装置を構成する。次に第１の導電層２４上に導電
性封着材３２を介してキャップ２０のフランジ２２を載
せて結合する。
【００１７】また本発明は、大きな回路基板の一部に形
成した半導体装置部分にキャップを被せて気密封止と電
磁シールドを施す場合にも適用できる。
成した半導体装置部分にキャップを被せて気密封止と電
磁シールドを施す場合にも適用できる。
【００１８】
【発明の効果】本発明は上記のように周囲にフランジを
有するキャップを用い、回路基板の上面の前記フランジ
に対応する箇所に第１の導電層を形成して、フランジと
第１の導電層との間を導電性封着材により封着するか
ら、気密シールができる。また回路基板は、下面側を覆
う第２の導電層と、ほぼ均等に分散し両導電層間を接続
する多数の導電スルーホールを有し、導電性キャップ及
び導電性封着材を用いるため、上方はキャップにより、
側方及び下方は導電性封着材、第１の導電層、導電スル
ーホール、及び第２の導電層で囲まれ、電磁シールドさ
れる。
有するキャップを用い、回路基板の上面の前記フランジ
に対応する箇所に第１の導電層を形成して、フランジと
第１の導電層との間を導電性封着材により封着するか
ら、気密シールができる。また回路基板は、下面側を覆
う第２の導電層と、ほぼ均等に分散し両導電層間を接続
する多数の導電スルーホールを有し、導電性キャップ及
び導電性封着材を用いるため、上方はキャップにより、
側方及び下方は導電性封着材、第１の導電層、導電スル
ーホール、及び第２の導電層で囲まれ、電磁シールドさ
れる。
【００１９】また本発明では、第１の導電層と第２の導
電層間を接続する導電スルーホールが、前記第１の導電
層の真下に位置しているため、回路基板サイズは気密シ
ールに必要な最小限度に小型化でき、省スペース化を図
ることがでる。重量の大きい金属ステムも不要なため軽
量化を図ることもできる。更に基板構造上、容易にＳＭ
Ｄ対応型のパッケージ構造になる。
電層間を接続する導電スルーホールが、前記第１の導電
層の真下に位置しているため、回路基板サイズは気密シ
ールに必要な最小限度に小型化でき、省スペース化を図
ることがでる。重量の大きい金属ステムも不要なため軽
量化を図ることもできる。更に基板構造上、容易にＳＭ
Ｄ対応型のパッケージ構造になる。
【００２０】また本発明では、キャップを回路基板の上
面で封着するため、同一基板に多数の回路基板部分を一
度に並べて形成し、そのまま半導体装置を構成した後、
順次キャップを被せて封着し、最後に１個１個に切断分
離する製造工程を採用できるため、量産化に適し、コス
トを低減できる。
面で封着するため、同一基板に多数の回路基板部分を一
度に並べて形成し、そのまま半導体装置を構成した後、
順次キャップを被せて封着し、最後に１個１個に切断分
離する製造工程を採用できるため、量産化に適し、コス
トを低減できる。
【図１】本発明に係るパッケージ構造の一実施例を示す
断面図。
断面図。
【図２】図１のパッケージで用いる回路基板の平面図。
【図３】本発明に係るパッケージ構造の他の実施例を示
す断面図。
す断面図。
１０ 回路基板 １４ 半導体素子 ２０ キャップ ２２ フランジ ２４ 第１の導電層 ２８ 第２の導電層 ３０ 導電スルーホール ３２ 導電性封着材
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/00 H01L 23/02
Claims (3)
- 【請求項１】 回路基板の上面に半導体素子を搭載した
半導体装置を導電性キャップで覆い気密シールするパッ
ケージにおいて、キャップは周囲にフランジを有し、回
路基板は、その上面の前記フランジに対応する箇所に形
成した第１の導電層と、下面側を覆う第２の導電層と、
前記第１の導電層の真下でほぼ均等に分散し該第１の導
電層と第２の導電層との間を接続する多数の導電スルー
ホールとを有し、フランジと第１の導電層との間を導電
性封着材により封着することを特徴とする半導体装置の
パッケージ構造。 - 【請求項２】 第１の導電層を回路基板の外周に沿って
枠状に形成し、第２の導電層を回路基板の下面の半導体
装置のリード電極を除くほぼ全面に形成した請求項１記
載のパッケージ構造。 - 【請求項３】 第１の導電層を回路基板の外周に沿って
枠状に形成し、第２の導電層を回路基板の中間層のほぼ
全面に形成した請求項１記載のパッケージ構造。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41119790A JP2849479B2 (ja) | 1990-12-17 | 1990-12-17 | 半導体装置のパッケージ構造 |
| TW083102121A TW377499B (en) | 1990-12-17 | 1992-06-02 | Method of manufacturing an electrode external to semiconductor package and the same apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41119790A JP2849479B2 (ja) | 1990-12-17 | 1990-12-17 | 半導体装置のパッケージ構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04216652A JPH04216652A (ja) | 1992-08-06 |
| JP2849479B2 true JP2849479B2 (ja) | 1999-01-20 |
Family
ID=18520236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41119790A Expired - Fee Related JP2849479B2 (ja) | 1990-12-17 | 1990-12-17 | 半導体装置のパッケージ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2849479B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3464136B2 (ja) * | 1998-02-20 | 2003-11-05 | 京セラ株式会社 | 電子部品収納用パッケージ |
| CN1323435C (zh) * | 2002-07-19 | 2007-06-27 | 松下电器产业株式会社 | 模块部件 |
| KR100698570B1 (ko) * | 2005-11-03 | 2007-03-21 | 신테크 컴퍼니, 리미티드 | 전자파 간섭을 감소시키는 패키지 디바이스 |
| JP5795411B2 (ja) * | 2014-08-06 | 2015-10-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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