JP2849222B2 - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】この発明は半導体記憶装置の構成
回路、特に非同期な周辺回路にアドレス信号の変化を検
知して内部同期信号を供給するATD(Address Transit
ion Detect)回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ATD (Address Transit) for detecting a change in an address signal and supplying an internal synchronizing signal to constituent circuits of a semiconductor memory device, in particular, an asynchronous peripheral circuit.
ion Detect) circuit.
【0002】[0002]
【従来の技術】図3は、従来の内部同期式SRAMのア
ドレス遷移検出(ATD)回路を示す回路構成図であ
り、図において、1は外部よりの各アドレス信号の変化
を検出するローカルATD回路、2は各アドレス入力よ
りのローカルATD回路1出力信号(ローカルATD信
号)の論理和を作成するためのワイヤードOR回路、5
は電源電位との間に設けられた負荷抵抗、12は外部よ
りの各アドレス信号のうち少なくとも1つが変化したこ
とを検出するグローバルATD信号、7は外部アドレス
入力信号、8は外部アドレス入力回路、9は遅延回路、
10は排他的論理和回路、13はNMOSトランジスタ
である。2. Description of the Related Art FIG. 3 is a circuit diagram showing an address transition detection (ATD) circuit of a conventional internal synchronous SRAM. In FIG. 3, reference numeral 1 denotes a local ATD circuit for detecting a change in each address signal from the outside. Reference numeral 2 denotes a wired OR circuit for generating a logical sum of an output signal (local ATD signal) of the local ATD circuit 1 from each address input;
Is a load resistance provided between the power supply potential, 12 is a global ATD signal for detecting that at least one of the external address signals has changed, 7 is an external address input signal, 8 is an external address input circuit, 9 is a delay circuit,
10 is an exclusive OR circuit, and 13 is an NMOS transistor.
【0003】次に動作について説明する。図3において
外部アドレス入力信号7が変化すると、図4の動作タイ
ミング図に示すように、図3の外部アドレス入力回路8
の出力点a及び遅延回路9の出力点bの波形が変化す
る。この結果、ローカルATD回路1の出力信号を示す
出力点cの波形は、排他的論理和ゲート10の作用によ
り図4で示すように変化する。この結果、外部アドレス
入力信号7の変化が検出される。Next, the operation will be described. When the external address input signal 7 changes in FIG. 3, the external address input circuit 8 in FIG.
At the output point a and the output point b of the delay circuit 9 change. As a result, the waveform of the output point c indicating the output signal of the local ATD circuit 1 changes as shown in FIG. As a result, a change in the external address input signal 7 is detected.
【0004】そしてこのローカルATD信号出力cは、
各アドレス入力よりのローカルATD信号出力の論理和
を作成するためのワイヤードOR回路2により、論理和
演算され、グローバルATD信号12となって発生され
る。上記ワイヤードOR回路2は、NMOSトランジス
タ13のオープンドレイン回路で形成され、グローバル
ATD回路の信号振幅は、該回路及びその他の周辺回路
を構成するCMOS回路の信号振幅と同じものとなる。The local ATD signal output c is
A logical OR operation is performed by a wired OR circuit 2 for generating a logical sum of a local ATD signal output from each address input, and a global ATD signal 12 is generated. The wired OR circuit 2 is formed by an open drain circuit of an NMOS transistor 13, and the signal amplitude of the global ATD circuit is the same as the signal amplitude of the CMOS circuit forming the circuit and other peripheral circuits.
【0005】[0005]
【発明が解決しようとする課題】従来のATD回路を備
えた半導体記憶装置は以上のように構成されていたの
で、グローバルATD信号を発生するワイヤードOR回
路の信号振幅は、CMOS回路の信号振幅と同じである
ので、チップ内に分散して配置されるローカルATD回
路より発生される信号を高速動作させるためには、負荷
駆動力の大きいNMOSトランジスタを使用する必要が
ある。従って、スイッチング時に発生する雑音が大きく
なったり、雑音により誤動作するという問題があった。Since the conventional semiconductor memory device having the ATD circuit is configured as described above, the signal amplitude of the wired OR circuit for generating the global ATD signal is equal to the signal amplitude of the CMOS circuit. In order to operate the signals generated by the local ATD circuits distributed in the chip at a high speed, it is necessary to use an NMOS transistor having a large load driving force. Therefore, there has been a problem that noise generated at the time of switching becomes large or a malfunction occurs due to the noise.
【0006】この発明は上記のような問題点を解消する
ためになされたもので、高速動作を行なうとともに雑音
に強い半導体記憶装置を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to obtain a semiconductor memory device which operates at high speed and is resistant to noise.
【0007】[0007]
【課題を解決するための手段】この発明に係るATD回
路を備えた半導体記憶装置は、グローバルATD信号発
生部の入力段を、一対のトランジスタからなるエミッタ
カップル論理回路から構成し、上記ローカルATD信号
発生部の出力段に、上記エミッタカップル論理回路を構
成する一対のトランジスタのうちの一方を含むものと
し、上記エミッタカップル論理回路を構成する一対のト
ランジスタの差動信号を上記ATD回路のグローバルA
TD信号として出力するようにしたものである。Means for Solving the Problems A semiconductor memory device having an ATD circuit according to the present invention, global ATD signal onset
The raw input stage is connected to an emitter consisting of a pair of transistors.
A local ATD signal composed of a couple logic circuit
The emitter-coupled logic circuit is configured in the output stage of the generator.
Including one of a pair of transistors
And a pair of transistors constituting the emitter couple logic circuit.
The differential signal of the transistor is transferred to the global A of the ATD circuit.
This is output as a TD signal .
【0008】[0008]
【作用】この発明においては、ECL回路を用いてロー
カルATD信号を後段のワイヤードOR回路に伝送する
ようにしたので、信号振幅が小さな差動信号となり、動
作速度が向上すると共に雑音に強く誤動作が起きない。According to the present invention, the local ATD signal is transmitted to the subsequent wired OR circuit by using the ECL circuit, so that the signal becomes a differential signal having a small signal amplitude, the operation speed is improved, and malfunction is strong against noise. Does not wake up.
【0009】[0009]
【実施例】図1は本発明の一実施例によるATD回路を
示す回路構成図であり、図3と同一符号は同一または相
当部分を示し、3はNPNバイポーラトランジスタ、4
は電流源、6はグローバルATD信号対、11は基準電
圧であり、2つの上記NPNバイポーラトランジスタ3
が一対となり、相互のエミッタが接続されてECL論理
回路が構成されている。FIG. 1 is a circuit diagram showing an ATD circuit according to an embodiment of the present invention. The same reference numerals as those in FIG. 3 denote the same or corresponding parts, and 3 denotes an NPN bipolar transistor.
Is a current source, 6 is a global ATD signal pair, 11 is a reference voltage, and the two NPN bipolar transistors 3
Are paired, and the emitters are connected to each other to form an ECL logic circuit.
【0010】次に動作について説明する。図1において
外部アドレス入力信号7が変化すると、図2の動作タイ
ミング図に示すように、図1の外部アドレス入力回路8
の出力点aと、遅延回路9の出力点bの波形が変化す
る。この結果、グローバルATD信号対6の点cでの波
形は図4のように変化する。この信号から外部アドレス
入力信号7の変化が検出される。このローカルATD信
号出力は、各アドレス入力よりのローカルATD信号出
力の論理和を作成するためのワイヤードOR回路2によ
り論理和演算され、グローバルATD信号対6となって
出力される。本発明のワイヤードOR回路2は、NPN
トランジスタ3のエミッタカップル論理回路(ECL回
路)により作成されている。このECL回路の論理振幅
は図2cに示すように従来のCMOS回路のものと比較
して小さくなる。また、このグローバルATD信号対6
の信号は図2cに示すように差動信号となっている。Next, the operation will be described. When the external address input signal 7 changes in FIG. 1, as shown in the operation timing diagram of FIG.
And the waveform at the output point b of the delay circuit 9 changes. As a result, the waveform at the point c of the global ATD signal pair 6 changes as shown in FIG. From this signal, a change in the external address input signal 7 is detected. The local ATD signal output is subjected to a logical OR operation by a wired OR circuit 2 for generating a logical OR of the local ATD signal outputs from the respective address inputs, and is output as a global ATD signal pair 6. The wired OR circuit 2 according to the present invention includes an NPN
It is created by an emitter couple logic circuit (ECL circuit) of the transistor 3. The logic amplitude of this ECL circuit is smaller than that of a conventional CMOS circuit as shown in FIG. 2c. Also, this global ATD signal pair 6
Are differential signals as shown in FIG. 2c.
【0011】このように本実施例によれば、ローカルA
TD回路1の出力段とワイヤードOR回路2の入力段
を、相互にエミッタを接続したNPNバイポーラトラン
ジスタ3からなるECL回路から構成し、ローカルAT
D信号をワイヤードOR回路2に伝送するようにしたか
ら、ローカルATD信号はCMOS回路の信号振幅より
も小さくなり、立上り及び立下り時の遅延時間が短縮さ
れ動作速度の高い回路を得ることができる。As described above, according to the present embodiment, the local A
The output stage of the TD circuit 1 and the input stage of the wired OR circuit 2 are composed of an ECL circuit composed of NPN bipolar transistors 3 whose emitters are connected to each other, and a local AT
Since the D signal is transmitted to the wired OR circuit 2, the local ATD signal becomes smaller than the signal amplitude of the CMOS circuit, and the delay time at the rise and fall is reduced, so that a circuit with a high operation speed can be obtained. .
【0012】また、装置の論理しきい値が、例えば電源
電位Vccの半分の1/2Vccに設定されている場合、例
えばVccが2〜3Vであれば、しきい値は1〜1.5V
となるため、接地電位が場所によって異なっていると誤
動作が起きることがあるが、本発明では差動信号を用い
ているため電源電位Vccが低い場合でも、確実に動作す
ることができ、雑音の影響を受けにくいものとなってい
る。When the logic threshold value of the device is set to, for example, 1/2 Vcc which is half of the power supply potential Vcc, for example, if Vcc is 2 to 3 V, the threshold value is 1 to 1.5 V
Therefore, a malfunction may occur if the ground potential is different depending on the location. However, in the present invention, since the differential signal is used, even when the power supply potential Vcc is low, the operation can be reliably performed, and the noise can be reduced. It is less affected.
【0013】[0013]
【発明の効果】以上のように、この発明に係るATD回
路を備えた半導体記憶装置は、半導体記憶装置のチップ
内を伝送されるATD信号をECL回路で動作させるよ
うにしたから、信号振幅が小さくなり、動作速度の高速
化を図ることができるとともに、差動信号であることか
ら雑音の影響を受けにくく、動作精度に優れ、また動作
速度の速い半導体記憶装置を得ることができるという効
果がある。As described above, in the semiconductor memory device provided with the ATD circuit according to the present invention, the ATD signal transmitted in the chip of the semiconductor memory device is operated by the ECL circuit. It is possible to obtain a semiconductor memory device which is small, can be operated at high speed, and is less affected by noise because of a differential signal, has excellent operation accuracy, and has a high operation speed. is there.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明の一実施例による半導体記憶装置のAT
D回路の回路構成を示す図である。FIG. 1 illustrates an AT of a semiconductor memory device according to an embodiment of the present invention;
FIG. 3 is a diagram illustrating a circuit configuration of a D circuit.
【図2】本発明の一実施例による半導体記憶装置のAT
D回路の動作タイミングを示す図である。FIG. 2 shows an AT of a semiconductor memory device according to an embodiment of the present invention;
FIG. 3 is a diagram illustrating operation timing of a D circuit.
【図3】従来の半導体記憶装置におけるATD回路の回
路構成を示す図である。FIG. 3 is a diagram showing a circuit configuration of an ATD circuit in a conventional semiconductor memory device.
【図4】従来の半導体記憶装置におけるATD回路の動
作タイミングを示す図である。FIG. 4 is a diagram showing an operation timing of an ATD circuit in a conventional semiconductor memory device.
1 ローカルATD回路 2 ワイヤードOR回路 3 NPNバイポーラトランジスタ 4 電流源 5 負荷抵抗 6 グローバルATD信号対 7 外部アドレス入力信号 8 外部アドレス入力回路 9 遅延回路 10 排他的論理和回路 11 基準電圧 12 グローバルATD信号 13 NMOSトランジスタ DESCRIPTION OF SYMBOLS 1 Local ATD circuit 2 Wired OR circuit 3 NPN bipolar transistor 4 Current source 5 Load resistance 6 Global ATD signal pair 7 External address input signal 8 External address input circuit 9 Delay circuit 10 Exclusive OR circuit 11 Reference voltage 12 Global ATD signal 13 NMOS transistor
Claims (1)
レス信号と該アドレス信号の遅延信号との排他的論理和
信号であるローカルATD信号を出力する複数のローカ
ルATD信号発生部と、複数のローカルATD信号を受
け、これらの論理和からグローバルATD信号を出力す
るグローバルATD信号発生部とからなるアドレス遷移
検出(ATD)回路を備え、 上記グローバルATD信号発生部は、その入力段が、一
対のトランジスタからなるエミッタカップル論理回路か
ら構成されており、上記ローカルATD信号発生部は、
その出力段に上記エミッタカップル論理回路を構成する
一対のトランジスタのうちの一方を含み、 上記エミッタカップル論理回路を構成する一対のトラン
ジスタの差動信号を上記ATD回路のグローバルATD
信号 として出力するようにしたことを特徴とする半導体
記憶装置。1. A provided for each address signal, and a plurality of local ATD signal generator for outputting a local ATD signal is exclusive OR signal and the delay signal of the predetermined address signal and said address signal, a plurality of local It receives the ATD signal, comprising a global ATD signal generator consisting of an address transition detection (ATD) circuit that outputs a global ATD signals from these ORs upper Kigu global ATD signal generator has an input stage, one
An emitter-coupled logic circuit consisting of a pair of transistors ?
Wherein the local ATD signal generation section comprises:
The above-mentioned emitter-coupled logic circuit is formed at the output stage.
A pair of transistors including one of the pair of transistors and constituting the emitter-coupled logic circuit.
The differential signal of the register is converted to the global ATD of the ATD circuit.
A semiconductor memory device characterized by outputting as a signal .
Priority Applications (1)
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---|---|---|---|
JP3031802A JP2849222B2 (en) | 1991-01-29 | 1991-01-29 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3031802A JP2849222B2 (en) | 1991-01-29 | 1991-01-29 | Semiconductor storage device |
Publications (2)
Publication Number | Publication Date |
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JPH0696588A JPH0696588A (en) | 1994-04-08 |
JP2849222B2 true JP2849222B2 (en) | 1999-01-20 |
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ID=12341216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JPH04119591A (en) * | 1990-09-10 | 1992-04-21 | Fujitsu Ltd | Detecting circuit for multi-input signal change |
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1991
- 1991-01-29 JP JP3031802A patent/JP2849222B2/en not_active Expired - Fee Related
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