JP3031223B2 - Semiconductor integrated circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路にお
ける制御信号発生回路に関し、特に印加される電源電圧
の立ち上がり時間により信号発生を制御する制御信号発
生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control signal generation circuit in a semiconductor integrated circuit, and more particularly to a control signal generation circuit for controlling signal generation by a rise time of an applied power supply voltage.
【０００２】[0002]
【従来の技術】図６は、外部入力端子に入力される信号
を検出して制御信号を発生する半導体集積回路の従来の
構成例をブロック線図で示した図である。2. Description of the Related Art FIG. 6 is a block diagram showing a conventional configuration example of a semiconductor integrated circuit which generates a control signal by detecting a signal input to an external input terminal.
【０００３】図６を参照して、従来の半導体集積回路
は、制御信号を入力する専用の外部入力端子１４を備
え、この外部入力端子１４から入力される信号を用いて
半導体チップ内部の回路へ動作モード切換信号（以下
「動作モード信号」という）を伝達している。Referring to FIG. 6, a conventional semiconductor integrated circuit includes a dedicated external input terminal 14 for inputting a control signal, and uses a signal input from external input terminal 14 to transmit a signal to a circuit inside a semiconductor chip. An operation mode switching signal (hereinafter, referred to as “operation mode signal”) is transmitted.
【０００４】検知回路１３は外部入力端子１４に接続さ
れ、外部入力端子１４からの制御信号がＨｉｇｈレベル
（高レベル）またはＬｏｗレベル（低レベル）のいずれ
にあるかを判別し、後段の付属回路１２に対してこれを
イネーブル（活性化または動作許可）状態またはディセ
ーブル（非活性化または動作禁止）状態とする信号を出
力する。A detection circuit 13 is connected to an external input terminal 14 to determine whether the control signal from the external input terminal 14 is at a high level (high level) or a low level (low level), and a subsequent auxiliary circuit is provided. A signal is output to the device 12 to enable (activate or permit operation) or disable (deactivate or inhibit operation).
【０００５】付属回路１２は、動作モード信号を発生す
るための回路であり、検知回路１３からの出力信号を入
力し、内部回路１５を通常動作または非通常動作に切換
える動作モード信号を発生し、これを内部回路１５へ伝
達する。The auxiliary circuit 12 is a circuit for generating an operation mode signal, receives an output signal from the detection circuit 13 and generates an operation mode signal for switching the internal circuit 15 between normal operation and non-normal operation. This is transmitted to the internal circuit 15.
【０００６】内部回路１５は、付属回路１２からの動作
モード信号を受け、通常動作または非通常動作として例
えばテストモード動作を行う。The internal circuit 15 receives an operation mode signal from the accessory circuit 12 and performs, for example, a test mode operation as a normal operation or an unusual operation.
【０００７】図６に示した従来の半導体集積回路の動作
を説明する。制御信号として外部入力端子１４からＨｉ
ｇｈレベルを入力した場合、検知回路１３は制御信号を
判別し、付属回路１２をイネーブルとする信号を出力す
る。このイネーブル出力を受けて付属回路１２の動作モ
ード信号発生回路は、内部回路１５を非通常動作モード
であるテストモードとして動作させるテスト動作信号を
出力する。The operation of the conventional semiconductor integrated circuit shown in FIG. 6 will be described. Hi from the external input terminal 14 as a control signal
When the gh level is input, the detection circuit 13 determines the control signal and outputs a signal for enabling the attached circuit 12. In response to the enable output, the operation mode signal generation circuit of the auxiliary circuit 12 outputs a test operation signal for operating the internal circuit 15 in a test mode which is a non-normal operation mode.
【０００８】一方、外部入力端子１４からＬｏｗレベル
を入力した場合、検知回路１３はその制御信号を判別
し、付属回路１２をディセーブルにする信号を出力す
る。その出力を受けて付属回路１２の動作モード信号発
生回路は、通常動作モード信号を出力し、内部回路１５
を通常動作モードとする。On the other hand, when a low level is input from the external input terminal 14, the detection circuit 13 determines the control signal and outputs a signal for disabling the attached circuit 12. Upon receiving the output, the operation mode signal generation circuit of the auxiliary circuit 12 outputs the normal operation mode signal,
Is a normal operation mode.
【０００９】[0009]
【発明が解決しようとする課題】上記従来の半導体集積
回路においては、外部入力端子１４から制御信号を入力
して内部回路の動作モードを切換えているため、外部入
力端子の端子数が増加するという問題がある。In the above-mentioned conventional semiconductor integrated circuit, since the operation mode of the internal circuit is switched by inputting a control signal from the external input terminal 14, the number of external input terminals increases. There's a problem.
【００１０】この問題を解決するために、専用の外部入
力端子を用いずに制御信号を発生する方法が、例えば特
開平２−１９５７１９号公報または特開平４−１６０４
１６号公報等に提案されている。In order to solve this problem, a method of generating a control signal without using a dedicated external input terminal is disclosed in, for example, JP-A-2-195719 or JP-A-4-1604.
No. 16 has been proposed.
【００１１】このうち、特開平２−１９５７１９号公報
には、既存の入力端子に入力される特定の入力信号パタ
ーンを検知して制御信号を発生する構成が提案され、具
体的には、二つの入力端子に入力信号波形の検出回路を
設け、さらに状態保持のためのレジスタを設けたことに
より、所定の入力信号波形を二つの入力端子へ入力する
ことにより、Ｉ／Ｏ端子を入力端子か出力端子のどちら
かに切換え、保持することを容易とし、余分な入力端子
を設けることを不要とした半導体集積回路の構成が記載
されている。Among them, Japanese Patent Application Laid-Open No. 2-195719 proposes a configuration in which a specific input signal pattern input to an existing input terminal is detected to generate a control signal. An input signal waveform detection circuit is provided at the input terminal, and a register for holding a state is provided. By inputting a predetermined input signal waveform to the two input terminals, the I / O terminal is output from the input terminal. A configuration of a semiconductor integrated circuit that makes it easy to switch to and hold one of the terminals and eliminates the need to provide an extra input terminal is described.
【００１２】また、特開平４−１６０４１６号公報に
は、半導体素子へ電源電圧を印加する時に、既存の入力
端子に入力されている信号レベルを判定し、制御信号を
発生するようにした構成が提案され、外部端子から入力
された信号は電源立ち上げ時にのみ記憶回路に動作モー
ド等のデータとして書き込まれ、その後はこの外部端子
を切換回路無しに他の入力用端子として利用可能とし、
一度記憶回路に書き込まれたデータは電源を切るまで記
憶回路に記憶され、動作モード等のデータとして内部回
路制御信号等に利用され、これにより制御信号専用の外
部端子の数を省略するようにした構成が記載されてい
る。Japanese Patent Application Laid-Open No. 4-160416 discloses a configuration in which when a power supply voltage is applied to a semiconductor element, a signal level input to an existing input terminal is determined and a control signal is generated. Proposed, a signal input from an external terminal is written as data of an operation mode or the like in a storage circuit only at power-on, and thereafter, this external terminal can be used as another input terminal without a switching circuit,
The data once written to the storage circuit is stored in the storage circuit until the power is turned off, and is used as operation mode data for internal circuit control signals and the like, thereby omitting the number of external terminals dedicated to control signals. The configuration is described.
【００１３】上記二つの公報に提案されるいずれの構成
も、既存の端子からの入力を検知することにより、専用
の外部入力端子を用いず入力端子の数の増加を回避して
いるが、半導体素子の内部に新たに用意する検知回路の
回路構成（回路素子数）が増大しており、このため半導
体素子の面積を増大させるという問題がある。In any of the configurations proposed in the above two publications, an increase in the number of input terminals is avoided by detecting an input from an existing terminal without using a dedicated external input terminal. The circuit configuration (the number of circuit elements) of a newly prepared detection circuit inside the element is increasing, which causes a problem of increasing the area of the semiconductor element.
【００１４】従って、本発明の目的は、上記従来技術の
問題点を解消し、外部入力端子数を増加することなく、
かつ制御信号の検知及び発生のための回路規模の増大を
抑止して半導体素子面積を増加させることなく、内部回
路の動作モードを選択する制御信号を発生する回路を具
備した半導体集積回路を提供することにある。Therefore, an object of the present invention is to solve the above-mentioned problems of the prior art and to increase the number of external input terminals without increasing the number of external input terminals.
Provided is a semiconductor integrated circuit having a circuit for generating a control signal for selecting an operation mode of an internal circuit without increasing a circuit area for detecting and generating a control signal without increasing a semiconductor element area. It is in.
【００１５】[0015]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、高電位側電源にソースを接続した第１の
ＰチャネルＭＯＳトランジスタと、低電位電源のソース
を接続した第１のＮチャネルＭＯＳトランジスタとから
なり、前記第１のＰチャネルＭＯＳトランジスタのゲー
トと前記第１のＮチャネルＭＯＳトランジスタのゲート
とを共通接続して入力端とし、前記第１のＰチャネルＭ
ＯＳトランジスタのドレインと前記第１のＮチャネルＭ
ＯＳトランジスタのドレインを共通接続して出力端とし
た第１のインバータ回路と、前記低電位側電源にソース
を接続した第２のＮチャネルＭＯＳトランジスタと、一
端を前記高電位側電源に接続し他端を前記第２のＮチャ
ネルＭＯＳトランジスタのドレインに接続した負荷抵抗
とからなり、前記第２のＮチャネルＭＯＳトランジスタ
のゲートを入力端とし、前記負荷抵抗の他端と前記第２
のＮチャネルＭＯＳトランジスタのドレインとの接続点
を出力端とした第２のインバータ回路と、を備え前記第
１のインバータ回路の前記出力端を、前記第２のインバ
ータ回路の入力端に接続すると共に、前記第１のインバ
ータ回路の前記出力端から制御信号が取り出され、前記
第２のインバータ回路の前記出力端を、前記第１のイン
バータ回路の前記入力端に接続すると共に、一端が前記
低電位側電源に接続された容量の他端に接続し、前記制
御信号として、前記高電位側電源の前記低電位側電源に
対する立ち上がり時間と、前記負荷抵抗と前記容量とで
定まる時定数との大きさの差で、第１、第２の制御信号
を出力する制御信号発生回路を含むことを特徴とする半
導体集積回路を提供する。In order to achieve the above-mentioned object, the present invention relates to a first power supply having a source connected to a high potential side power supply.
P-channel MOS transistor and low-potential power source
Connected to the first N-channel MOS transistor
Becomes, and commonly connected to the input terminal and the gates of said first N-channel MOS transistor of the first P-channel MOS transistor, the first P-channel M
The drain of the OS transistor and the first N-channel M
A first inverter circuit to which a common connection to the output terminal and the drain of the OS transistor, a source on the low potential side power supply
A second N-channel MOS transistor connected to one
One end is connected to the high potential side power supply, and the other end is connected to the second N channel.
Load resistance connected to the drain of a channel MOS transistor
It consists of a, the second N-channel MOS transistor <br/> gates of the input end, wherein the load resistor other end and the second
Connection point with the drain of the N-channel MOS transistor
A second inverter circuit to which an output terminal, said output end of said first inverter circuit comprises a, as well as connected to the input end of said second inverter circuit, said first inverter
Control signal from the output end of the over-capacitor circuit is taken out, the output terminal of said second inverter circuit, said first-in
Connected to the input terminal of the barter circuit and one end is
Connected to another end of the capacitor connected to the low potential side power source, said system
As a control signal, the low-potential power supply of the high-potential power supply
The rise time, and the load resistance and the capacitance.
The first and second control signals are determined by a difference between the time constant and a predetermined time.
Providing semi <br/> conductor integrated circuit which comprises a control signal generating circuit for outputting.
【００１６】本発明によれば、制御信号を専用の外部入
力端子から内部回路へ入力するのではなく、印加電源電
圧の立ち上がり時間を検知する回路を備え、制御信号を
発生させるように構成したことにより、従来の回路構成
と比較して非常に簡易な回路構成及び回路規模とされて
おり、回路素子数（使用素子数）と全回路面積（チップ
面積）を削減することができるようにしたものである。According to the present invention, the control signal is not input from the dedicated external input terminal to the internal circuit, but a circuit for detecting the rise time of the applied power supply voltage is provided to generate the control signal. As a result, the circuit configuration and the circuit scale are extremely simple as compared with the conventional circuit configuration, and the number of circuit elements (number of used elements) and the total circuit area (chip area) can be reduced. It is.
【００１７】[0017]
【発明の実施の形態】図面を参照して本発明の実施の形
態を以下に説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１８】図１は、本発明の一実施形態に係る半導体
集積回路における制御信号発生回路を示す図である。図
１を参照して、本実施形態の制御信号発生回路は、第１
のＰチャネルＭＯＳトランジスタＭ１のゲートと第１の
ＮチャネルＭＯＳトランジスタＭ２のゲートとを接続し
て入力端とし、第１のＰチャネルＭＯＳトランジスタＭ
１のドレインと第１のＮチャネルＭＯＳトランジスタＭ
２のドレインとを接続して出力端子Ｚとした第１のイン
バータ（ＣＭＯＳインバータ）と、第２のＮチャネルＭ
ＯＳトランジスタＭ３のゲートを入力とし、一端が高位
側電源ＶＣＣに接続された第１の抵抗Ｒ4の他端と第２
のＮチャネルＭＯＳトランジスタＭ３のドレインとを接
続しこの接続点（図中節点Ａで示す）を出力端とする第
２のインバータと、を備え、第１のインバータの入力端
と第２のインバータの出力端とを接続し、第２のインバ
ータの出力端には、第１の容量Ｃ5の一端を接続し、第
１の容量Ｃ5の他端は低位側電源ＧＮＤに接続されてい
る。FIG. 1 is a diagram showing a control signal generation circuit in a semiconductor integrated circuit according to one embodiment of the present invention. Referring to FIG. 1, the control signal generation circuit of the present embodiment includes a first
The gate of the P-channel MOS transistor M1 and the gate of the first N-channel MOS transistor M2 are connected to serve as an input terminal.
1 and the first N-channel MOS transistor M
A first inverter (CMOS inverter) connected to the drain of the second N-channel and an output terminal Z;
An input gate of the OS transistor M3, the other end a second of the first resistor R 4 whose one end is connected to the high-potential power supply VCC
A second inverter connected to the drain of the N-channel MOS transistor M3 and having the connection point (indicated by a node A in the figure) as an output terminal. The input terminal of the first inverter and the second inverter connecting the output terminal, the output terminal of the second inverter, one end of the first capacitor C 5 is connected, the other end of the first capacitor C 5 is connected to the low-potential power supply GND.
【００１９】図２（Ａ）と図２（Ｂ）は、図１に示した
本発明の一実施形態に係る半導体集積回路の動作を説明
するタイミングチャートである。FIGS. 2A and 2B are timing charts for explaining the operation of the semiconductor integrated circuit according to one embodiment of the present invention shown in FIG.
【００２０】図１及び図２（Ａ）を参照して、印加電源
電圧ＶＣＣの立ち上がり時間を、第１の抵抗Ｒ4と容量
Ｃ5で定められる時定数Ｃ5Ｒ4よりも小さくすると、節
点Ａの電位は電源電圧ＶＣＣの電位上昇に追従していく
ことができず、節点Ａの電位と電源電圧ＶＣＣとの電位
差ΔＶは徐々に大きくなる。Referring to FIGS. 1 and 2A, if the rising time of the applied power supply voltage VCC is made smaller than a time constant C 5 R 4 determined by the first resistor R 4 and the capacitor C 5 , the node The potential of A cannot follow the rise in the potential of the power supply voltage VCC, and the potential difference ΔV between the potential of the node A and the power supply voltage VCC gradually increases.
【００２１】そして、節点Ａの電位と電源電圧ＶＣＣと
の電位差ΔＶが第１のＰチャネルＭＯＳトランジスタＭ
１のしきい値電圧｜ＶTP｜より大きくなると、第１のＰ
チャネルＭＯＳトランジスタＭ１はオン（導通）するた
め、第１のＰチャネルＭＯＳトランジスタＭ１と第１の
ＮチャネルＭＯＳトランジスタＭ２からなるＣＭＯＳイ
ンバータの出力ＺはＨｉｇｈレベルとなる。The potential difference ΔV between the potential at the node A and the power supply voltage VCC is equal to the first P-channel MOS transistor M
Becomes larger than the threshold voltage | V TP |
Since the channel MOS transistor M1 is turned on (conducting), the output Z of the CMOS inverter including the first P-channel MOS transistor M1 and the first N-channel MOS transistor M2 is at a high level.
【００２２】そして、第２のＮチャネルＭＯＳトランジ
スタＭ３はオンとなるので、節点Ａの電位はＬｏｗレベ
ルに固定され、出力端子ＺはＨｉｇｈレベルを保持す
る。Then, since the second N-channel MOS transistor M3 is turned on, the potential of the node A is fixed at the low level, and the output terminal Z holds the high level.
【００２３】一方、図１及び図２（Ｂ）を参照して、印
加電源電圧ＶＣＣの立ち上がり時間を時定数Ｃ5Ｒ4より
大きくすると、節点Ａの電位は電源電圧ＶＣＣと同じ値
で上昇するため、第１のＮチャネルＭＯＳトランジスタ
Ｍ２が導通し、第１のＰチャネルＭＯＳトランジスタＭ
１と第１のＮチャネルＭＯＳトランジスタＭ２からなる
ＣＭＯＳインバータの出力ＺはＬｏｗレベルとなる。On the other hand, referring to FIGS. 1 and 2 (B), when the rising time of applied power supply voltage VCC is made larger than time constant C 5 R 4 , the potential at node A rises at the same value as power supply voltage VCC. Therefore, the first N-channel MOS transistor M2 conducts, and the first P-channel MOS transistor M2
The output Z of the CMOS inverter composed of the first and first N-channel MOS transistors M2 is at the low level.
【００２４】そして、このＣＭＯＳインバータの出力を
ゲート入力とする第２のＮチャネルＭＯＳトランジスタ
Ｍ３はオフ（非導通）となるので、節点Ａの電位はＨｉ
ｇｈレベルに固定され、出力端子ＺはＬｏｗレベルを保
持する。Then, since the second N-channel MOS transistor M3 having the output of the CMOS inverter as a gate input is turned off (non-conductive), the potential of the node A becomes Hi.
gh level, and the output terminal Z holds the low level.
【００２５】なお、本実施形態に係る制御信号発生回路
を含む半導体集積回路においては、印加電源電圧ＶＣＣ
の立ち上がり時間に応じて制御信号を発生し、内部回路
の動作モードを決めるように構成したことにより、専用
の外部入力端子を不要とすると共に、入力信号の検知回
路が不要とされ、回路規模の増大を抑止している。本実
施形態の制御信号発生回路と、上記特開平２−１９５７
１９号公報または特開平４−１６０４１６号公報記載の
回路規模との比較を表１に表す。本実施形態により、回
路規模の削減、つまり使用素子数が削減できることは明
らかである。In the semiconductor integrated circuit including the control signal generating circuit according to the present embodiment, the applied power supply voltage VCC
The control signal is generated in accordance with the rise time of the internal circuit, and the operation mode of the internal circuit is determined.This eliminates the need for a dedicated external input terminal and eliminates the need for an input signal detection circuit. The increase has been suppressed. The control signal generating circuit according to the present embodiment
Table 1 shows a comparison with the circuit scale described in Japanese Patent Application Laid-Open No. 19 or JP-A-4-160416. It is clear that the present embodiment can reduce the circuit scale, that is, the number of elements used.
【００２６】[0026]
【表１】 [Table 1]
【００２７】図３は、本発明の別の実施形態に係る半導
体集積回路を示すブロック図である。FIG. 3 is a block diagram showing a semiconductor integrated circuit according to another embodiment of the present invention.
【００２８】図３を参照して、制御信号発生回路１１
は、印加電源電圧ＶＣＣの立ち上がり時間に対応してあ
るレベル（Ｈｉｇｈ／Ｌｏｗレベル）の制御信号を発生
し、この制御信号を付属回路１２に供給する。なお、制
御信号発生回路１１は、好ましくは、前記第１の実施形
態と同一の構成とされている。Referring to FIG. 3, control signal generating circuit 11
Generates a control signal of a certain level (High / Low level) corresponding to the rise time of the applied power supply voltage VCC, and supplies this control signal to the accessory circuit 12. Note that the control signal generation circuit 11 preferably has the same configuration as that of the first embodiment.
【００２９】付属回路１２は、動作モード信号を発生す
る回路であり、内部回路１５に動作モード信号を供給す
る。内部回路１５は、付属回路１２からの動作モード信
号を受け、通常動作または非通常動作として例えばテス
トモード動作を行う。The accessory circuit 12 is a circuit for generating an operation mode signal, and supplies the internal circuit 15 with the operation mode signal. The internal circuit 15 receives the operation mode signal from the accessory circuit 12, and performs, for example, a test mode operation as a normal operation or an unusual operation.
【００３０】次に、図３を参照して、本実施形態の半導
体集積回路の動作を説明をする。印加電源電圧ＶＣＣの
立ち上がり時間を、図１に示した前記第１の実施形態に
係る制御信号発生回路における第１の抵抗Ｒ4と容量Ｃ5
で定められる時定数Ｃ5Ｒ4よりも小さくすると、制御信
号発生回路１１はＨｉｇｈレベルの制御信号を付属回路
１２に供給し、このＨｉｇｈレベルの出力を受けて、付
属回路１２の動作モード信号発生回路は内部回路１５を
通常動作モードにする信号を出力する。Next, the operation of the semiconductor integrated circuit of this embodiment will be described with reference to FIG. The rise time of the applied power supply voltage VCC is determined by the first resistor R 4 and the capacitor C 5 in the control signal generation circuit according to the first embodiment shown in FIG.
When less than the constant C 5 R 4 when it is determined by the control signal generating circuit 11 supplies a control signal of the High level to the accessory circuit 12 receives the output of the High level, the operation mode signal generating accessory circuit 12 The circuit outputs a signal for setting the internal circuit 15 to the normal operation mode.
【００３１】また、印加電源電圧ＶＣＣの立ち上がり時
間を、図１に示した前記第１の実施形態に係る制御信号
発生回路における時定数Ｃ5Ｒ4よりも大きくすると、制
御信号発生回路１１はＬｏｗレベルの制御信号を付属回
路１２に供給し、このＬｏｗレベルの出力を受けて、付
属回路１２の動作モード信号発生回路は内部回路１５を
非通常動作モードであるテストモードとして動作させる
テスト動作信号を出力する。When the rise time of the applied power supply voltage VCC is made longer than the time constant C 5 R 4 of the control signal generation circuit according to the first embodiment shown in FIG. 1, the control signal generation circuit 11 becomes low. The level control signal is supplied to the accessory circuit 12, and the operation mode signal generating circuit of the accessory circuit 12 receives the low level output, and generates a test operation signal for operating the internal circuit 15 in the test mode which is the non-normal operation mode. Output.
【００３２】図４は、本発明の更に別の実施形態の半導
体集積回路の構成を示すブロック図である。制御信号発
生回路１１は、好ましくは前記第１の実施形態と同一の
構成とされている。FIG. 4 is a block diagram showing a configuration of a semiconductor integrated circuit according to still another embodiment of the present invention. The control signal generation circuit 11 preferably has the same configuration as that of the first embodiment.
【００３３】図４を参照して、本実施形態に係る半導体
集積回路は、第１〜第ｎの制御信号発生回路１１−１〜
１１−ｎを用いている。第１〜第ｎの制御信号発生回路
１１−１〜１１−ｎはいずれも前記第１の実施形態と同
一の構成とされているが、各制御信号発生回路１１−
１、１１−２、１１−３、…、１１−ｎにおけるそれぞ
れの時定数Ｃ5Ｒ4は、各制御信号発生回路の間で異なる
ように、その容量Ｃ5と抵抗Ｒ4とが調整されている。Referring to FIG. 4, a semiconductor integrated circuit according to the present embodiment includes first to n-th control signal generation circuits 11-1 to 11-1.
11-n is used. Each of the first to n-th control signal generation circuits 11-1 to 11-n has the same configuration as that of the first embodiment.
1,11-2,11-3, ..., the constant C 5 R 4 when each of the 11-n are differently between each control signal generating circuit, and its capacitance C 5 and resistor R 4 is adjusted ing.
【００３４】第１〜第ｎの制御信号発生回路１１−１〜
１１−ｎの各制御信号を付属回路１２が受け、付属回路
１２が内部回路１５へ動作モード信号を供給する。The first to n-th control signal generation circuits 11-1 to 11-1
The attached circuit 12 receives each of the control signals 11-n, and the attached circuit 12 supplies an operation mode signal to the internal circuit 15.
【００３５】次に、図４を参照して、本実施形態に係る
半導体集積回路の動作を説明する。たとえば、第１、第
２、第３、…、第ｎの制御信号発生回路１１−１、１１
−２、１１−３、…、１１−ｎの時定数ＣＲ(1)、ＣＲ
(2)、ＣＲ(3)、…、ＣＲ(n)は、それぞれ次式（１）の
大小関係にあるとする。Next, the operation of the semiconductor integrated circuit according to the present embodiment will be described with reference to FIG. For example, the first, second, third,..., N-th control signal generation circuits 11-1, 11
, 11-3,..., 11-n time constants CR (1) , CR
It is assumed that (2) , CR (3) ,..., CR (n) have a magnitude relationship of the following equation (1).
【００３６】 ＣＲ(1)＜ＣＲ(2)＜ＣＲ(3)＜…＜ＣＲ(n) …(1)CR (1) <CR (2) <CR (3) <... <CR (n) (1)
【００３７】また、図５に、各制御信号発生回路におけ
る時定数の大小関係をグラフ表示にて示す。FIG. 5 is a graph showing the magnitude relationship of the time constant in each control signal generating circuit.
【００３８】この時、印加電源電圧ＶＣＣの立ち上がり
時間を第２の制御信号発生回路１１−２の時定数ＣＲ
(2)と第３の制御信号発生回路１１−３の時定数ＣＲ(3)
との間の時定数ＣＲ(X)で立ち上げる時、第１、第２の
制御信号発生回路１１−１、１１−２はＬｏｗレベルの
制御信号を出力し、第３〜第ｎの制御信号発生回路１１
−３、…、１１−ｎはＨｉｇｈレベルの制御信号を出力
する。At this time, the rise time of the applied power supply voltage VCC is determined by the time constant CR of the second control signal generation circuit 11-2.
(2) and the time constant CR of the third control signal generation circuit 11-3 (3)
When turning at constant CR (X) when between the first and second control signal generating circuit 11-1, 11-2 outputs the control signal of the Low level, the control signal of the third to n Generation circuit 11
-3,..., 11-n output control signals of High level.
【００３９】付属回路１２は、これらの各制御信号を受
けて内部回路１５に、例えば２n通りの動作モード信号
を供給する。The accessory circuit 12 receives these control signals and supplies, for example, 2 n operation mode signals to the internal circuit 15.
【００４０】このように、印加電源電圧の立ち上がり時
間ＣＲ(X)をＣＲ(1)からＣＲ(n)の間で選択し、それぞ
れの制御信号発生回路の出力レベルの組み合わせを変え
ることによってその組み合わせに対応し、通常モード動
作に加え複数の異なったテストモード動作を実行でき
る。すなわち、本実施形態によれば、複数のテスト条件
を選択することができる。As described above, the rise time CR (X) of the applied power supply voltage is selected from CR ( 1) to CR (n) , and the combination of the output levels of the control signal generation circuits is changed to change the combination. And a plurality of different test mode operations can be executed in addition to the normal mode operation. That is, according to the present embodiment, a plurality of test conditions can be selected.
【００４１】[0041]
【発明の効果】以上説明したように、本発明の半導体集
積回路は、印加電源電圧の立ち上がり時間により制御信
号を発生し、内部回路の動作モードを決めるように構成
したことにより、専用の外部入力端子を不要としてい
る。また、本発明によれば、入力信号の検知回路が不要
とされ、回路規模の増大を抑止している。As described above, the semiconductor integrated circuit of the present invention generates a control signal according to the rise time of the applied power supply voltage, and determines the operation mode of the internal circuit. No terminals are required. Further, according to the present invention, an input signal detection circuit is not required, and an increase in circuit size is suppressed.
【００４２】さらに、本発明による制御信号発生回路
は、従来の回路構成と比較して非常に簡単な回路構成及
び回路規模とされており、回路素子数（使用素子数）と
全回路面積の削減ができるという効果を有する。本発明
による回路規模の縮小及び素子数の削減効果は従来例の
回路規模との比較結果を示す表１からも明らかである。Further, the control signal generating circuit according to the present invention has a very simple circuit configuration and circuit scale as compared with the conventional circuit configuration, and reduces the number of circuit elements (number of used elements) and the total circuit area. It has the effect that can be done. The effect of reducing the circuit scale and the number of elements according to the present invention is also evident from Table 1 showing the result of comparison with the circuit scale of the conventional example.
【図１】本発明の一実施形態に係る半導体集積回路の回
路図である。FIG. 1 is a circuit diagram of a semiconductor integrated circuit according to an embodiment of the present invention.
【図２】本発明の一実施形態に係る半導体集積回路の動
作を説明するタイミングチャートである。FIG. 2 is a timing chart illustrating the operation of the semiconductor integrated circuit according to one embodiment of the present invention.
【図３】本発明の第２の実施形態に係る半導体集積回路
を示すブロック図である。FIG. 3 is a block diagram showing a semiconductor integrated circuit according to a second embodiment of the present invention.
【図４】本発明の第３の実施形態に係る半導体集積回路
を示すブロック図である。FIG. 4 is a block diagram showing a semiconductor integrated circuit according to a third embodiment of the present invention.
【図５】本発明の第３の実施形態に係る半導体集積回路
の動作を説明するグラフである。FIG. 5 is a graph illustrating an operation of the semiconductor integrated circuit according to the third embodiment of the present invention.
【図６】従来の半導体集積回路の一例を示すブロック図
である。FIG. 6 is a block diagram illustrating an example of a conventional semiconductor integrated circuit.
Ｍ１ ＰＭＯＳトランジスタ Ｍ２、Ｍ３ ＮＭＯＳトランジスタ Ｒ4 抵抗 Ｃ5 容量 １１、１１−１、１１−２、１１−３、…、１１−ｎ
制御信号発生回路 １２ 付属回路 １３ 検知回路 １４ 外部入力端子 １５ 内部回路M1 PMOS transistor M2, M3 NMOS transistor R 4 resistance C 5 volume 11,11-1,11-2,11-3, ..., 11-n
Control signal generation circuit 12 Attached circuit 13 Detection circuit 14 External input terminal 15 Internal circuit
Claims (6)
チャネルＭＯＳトランジスタと、低電位側電源にソース
を接続した第１のＮチャネルＭＯＳトランジスタとから
なり、前記第１のＰチャネルＭＯＳトランジスタのゲー
トと前記第１のＮチャネルＭＯＳトランジスタのゲート
とを共通接続して入力端とし、前記第１のＰチャネルＭ
ＯＳトランジスタのドレインと前記第１のＮチャネルＭ
ＯＳトランジスタのドレインとを共通接続して出力端と
した第１のインバータ回路と、前記低電位側電源にソースを接続した 第２のＮチャネル
ＭＯＳトランジスタと、一端を前記高電位側電源に接続
し他端を前記第２のＮチャネルＭＯＳトランジスタのド
レインに接続した負荷抵抗とからなり、前記第２のＮチ
ャネルＭＯＳトランジスタのゲートを入力端とし、前記
負荷抵抗の他端と前記第２のＮチャネルＭＯＳトランジ
スタのドレインとの接続点を出力端とした第２のインバ
ータ回路と、を備え、 前記第１のインバータ回路の前記出力端を、前記第２の
インバータ回路の入力端に接続すると共に、前記第１の
インバータ回路の前記出力端から制御信号が取り出さ
れ、 前記第２のインバータ回路の前記出力端を、前記第１の
インバータ回路の前記入力端に接続すると共に、一端が
前記低電位側電源に接続された容量の他端に接続し、前記制御信号として、前記高電位側電源の前記低電位側
電源に対する立ち上がり時間と、前記負荷抵抗と前記容
量とで定まる時定数との大きさの差に応じて、第１の制
御信号もしくは第２の制御信号を出力する 制御信号発生
回路を含むことを特徴とする半導体集積回路。A first P-type power supply having a source connected to a high-potential-side power supply;
Source for channel MOS transistor and low potential side power supply
Connected to the first N-channel MOS transistor
Becomes, and commonly connected to the input terminal and the gates of said first N-channel MOS transistor of the first P-channel MOS transistor, the first P-channel M
The drain of the OS transistor and the first N-channel M
A first inverter circuit commonly connected to the drain of the OS transistor and serving as an output terminal; a second N-channel MOS transistor having a source connected to the low-potential power supply ; and one end connected to the high-potential power supply
The other end is connected to the gate of the second N-channel MOS transistor.
And a load resistor connected to the second
An input end of the gate of the Yaneru MOS transistor, wherein
Comprising a second inverter circuit to which the output terminal of the connection point between the drain of the other end of the load resistor and the second N-channel MOS transistor, and said output end of said first inverter circuit, said first while connected to the input end of the second inverter circuit, said first
A control signal is extracted from the output terminal of the inverter circuit.
Is, the output terminal of the second inverter circuit, said first
One end is connected to the input end of the inverter circuit,
Connected to other end of the connected to the low potential side power capacity, as the control signal, the low potential side of the high-potential power supply
Rise time for the power supply, the load resistance and the capacitance
Depending on the difference between the time constant determined by the quantity and the size, the first control
A semiconductor integrated circuit including a control signal generation circuit that outputs a control signal or a second control signal .
え、前記複数の制御信号発生回路における前記第２のイ
ンバータ回路の前記負荷抵抗または前記容量の値が異な
り、それぞれの前記時定数が相違している、ことを特徴
とする請求項１記載の半導体集積回路。Wherein a plurality of control signal generating circuit according to claim 1, different values of the load resistance or the capacitance of the second inverter circuit in the plurality of control signal generating circuit, each of said time constant 2. The semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is different.
する立ち上がり時間が、前記負荷抵抗と前記容量とで定
まる前記時定数よりも大きいときに、前記第１の制御信
号を出力し、小さいときに前記第２の制御信号を出力す
ることを特徴とする請求項１又は２記載の半導体集積回
路。3. A high-potential-side power supply for the low-potential-side power supply.
Rise time is determined by the load resistance and the capacitance.
When the first control signal is greater than the full time constant,
And outputs the second control signal when it is small.
3. The semiconductor integrated circuit according to claim 1, wherein:
接続された第１のＰチャネルＭＯＳトランジスタと第１
のＮチャネルＭＯＳトランジスタとからなる第１のイン
バータ回路と、前記高電位側電源と前記低電位側電源との間に直列接続
された負荷抵抗と第２のＮチャネルＭＯＳトランジスタ
とからなる第２のインバータ回路と、を少なくとも備
え 、前記第１のインバータ回路の出力端を前記第２のインバ
ータ回路の入力端に接続すると共に制御信号として取り
出し 、前記第２のインバータ回路の出力端を前記第１のインバ
ータ回路の入力端に接続すると共に容量を介して前記低
電位側電源に接続し、 前記制御信号として、前記高電位側電源の前記低電位側
電源に対する立ち上がり時間と、前記負荷抵抗と前記容
量とで定まる時定数との大きさの差に応じて第１の制御
信号もしくは第２の制御信号を出力する制御信号発生回
路と 、前記制御信号発生回路から出力される前記制御信号を入
力端から入力し、内部回路の動作モードを設定する動作
モード信号を出力端から前記内部回路に対して出力する
付属回路と 、を備えた ことを特徴とする半導体集積回路。4. A series connection between a high-potential power supply and a low-potential power supply.
The first connected P-channel MOS transistor and the first
Of first N-channel MOS transistors
A series connection between the inverter circuit and the high-potential-side power supply and the low-potential-side power supply
Load resistance and second N-channel MOS transistor
At least a second inverter circuit comprising:
For example, the said output terminal of the first inverter circuit second inverter
Connected to the input terminal of the
And outputs the output of the second inverter circuit to the first inverter.
Connected to the input end of the
Connected to a potential-side power supply, and the control signal as the low-potential side of the high-potential-side power supply
Rise time for the power supply, the load resistance and the capacitance
First control according to the difference between the time constant determined by the amount and the size
Control signal generation circuit for outputting a signal or a second control signal
And the control signal output from the control signal generation circuit.
Input from the input terminal to set the operation mode of the internal circuit
Outputs a mode signal from the output terminal to the internal circuit
A semiconductor integrated circuit, comprising: an auxiliary circuit .
数の制御信号発生回路における前記第２のインバータ回
路の前記負荷抵抗または前記容量の値が異なり、それぞ
れの前記時定数が相違しており、前記付属回路が、前記複数の制御信号発生回路からの前
記制御信号である前記第１の制御信号もしくは前記第２
の制御信号を複数の入力端からそれぞれ入力し 前記複数
の制御信号の値の組合せにより、前記内部回路の動作モ
ードを設定する動作モード信号を前記内部回路に対して
出力する、 ことを特徴とする請求項４記載の半導体集積
回路。 5. The apparatus according to claim 1 , further comprising a plurality of said control signal generating circuits.
Number of the second inverters in the number of control signal generation circuits.
The value of the load resistance or the capacitance of the
The time constants of the plurality of control signal generation circuits are different from each other .
The first control signal or the second control signal
Wherein the plurality enter each of the control signals from a plurality of input terminals
The operation mode of the internal circuit is determined by the combination of the control signal values
Operation mode signal for setting the mode to the internal circuit.
The semiconductor integrated circuit according to claim 4, wherein the output is, it.
制御信号発生回路の前記第２のインバータ回路の前記出
力端から出力される互いに論理値の異なる信号からな
る、ことを特徴とする請求項１乃至５のいずれか一に記
載の半導体集積回路。 6. The method according to claim 1, wherein the first and second control signals are
The output of the second inverter circuit of the control signal generation circuit;
Signals with different logical values
The method according to any one of claims 1 to 5, wherein
Semiconductor integrated circuit .
Priority Applications (2)
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|---|---|---|---|
| JP7329966A JP3031223B2 (en) | 1995-11-24 | 1995-11-24 | Semiconductor integrated circuit |
| KR1019960056425A KR100249540B1 (en) | 1995-11-24 | 1996-11-22 | Mode selection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329966A JP3031223B2 (en) | 1995-11-24 | 1995-11-24 | Semiconductor integrated circuit |
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| JPH09148905A JPH09148905A (en) | 1997-06-06 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP7329966A Expired - Fee Related JP3031223B2 (en) | 1995-11-24 | 1995-11-24 | Semiconductor integrated circuit |
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|---|---|
| JP (1) | JP3031223B2 (en) |
| KR (1) | KR100249540B1 (en) |
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