JP2846372B2 - Semiconductor circuit - Google Patents
Semiconductor circuitInfo
- Publication number
- JP2846372B2 JP2846372B2 JP1292133A JP29213389A JP2846372B2 JP 2846372 B2 JP2846372 B2 JP 2846372B2 JP 1292133 A JP1292133 A JP 1292133A JP 29213389 A JP29213389 A JP 29213389A JP 2846372 B2 JP2846372 B2 JP 2846372B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- ecl
- mos
- bimos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
本発明は半導体回路に係り、特にECL回路、MOS回路、
BiMOS回路の混在するメモリ等を高速化するのに好適な
回路技術に関する。The present invention relates to a semiconductor circuit, particularly an ECL circuit, a MOS circuit,
The present invention relates to a circuit technique suitable for speeding up a memory or the like in which a BiMOS circuit is mixed.
最近、メモリの高速化及び高集積化の両立を図るため
に、ECL回路、MOS回路またはBiMOS回路の混在する半導
体回路が多数提案されている。しかし、ECL回路の出力
信号で、直接にMOS回路またはBiMOS回路を駆動すること
が出来ない（この理由は詳細後述）。 そのため、例えば「アイ エス エス シー シー
ダイジェスト オブ テクニカル ペーパーズ（ISSCC
Digest of Technical Papers,pp.32−33;Feb.,1989の
“A 3.5ns,500mW 16kb BiCMOS ECL RAM"）」に記載され
ているように、ECL回路、MOS回路またはBiMOS回路の混
在する半導体回路では、必ずレベル変換回路が必要であ
った。しかし、メモリの高速化が進むに従い、上記レベ
ル変換回路の遅延時間が無視できなくなり、メモリの高
速化を妨げる要因になってきた。Recently, many semiconductor circuits in which an ECL circuit, a MOS circuit, or a BiMOS circuit are mixed have been proposed in order to achieve both high speed and high integration of a memory. However, the output signal of the ECL circuit cannot directly drive the MOS circuit or the BiMOS circuit (the reason will be described later in detail). For this reason, for example,
Digest of Technical Papers (ISSCC
Digest of Technical Papers, pp. 32-33; Feb., 1989, "A 3.5ns, 500mW 16kb BiCMOS ECL RAM"), a semiconductor circuit with mixed ECL, MOS or BiMOS circuits. Then, a level conversion circuit was always required. However, as the speeding up of the memory progresses, the delay time of the level conversion circuit cannot be ignored, which has been a factor that hinders the speeding up of the memory.
第２図は、ECL回路、MOS回路またはBiMOS回路の混在
する従来のメモリの一例の構成図である。 第２図においては、アドレスバッファ１、デコーダ
２、センス回路３、出力バッファ４をECL回路で構成
し、ドライバ５をMOS回路またはBiMOS回路で構成し、メ
モリセル６をMOS回路で構成した例を示している。 第５図は、第２図のアドレスバッファ１、デコーダ
２、ドライバ５、メモリセル６の具体的な回路の１例を
示す回路図である。第５図においては、ドライバ５をBi
MOS回路で構成している。 ここで、着目すべき点は、両図とも、ECL回路、MOS回
路またはBiMOS回路が接続される電源線の電位が、全てV
CC（高電位）とVEE（低電位）になっており、ECL回路、
MOS回路またはBiMOS回路に印加される電源電圧が全てVC
C−VEEと同じになっている点である。このように、ECL
回路、MOS回路またはBiMOS回路に印加する電源電圧を同
じにすると、ECL回路の信号電圧がMOS回路またはBiMOS
回路の信号電圧よりも小さくなるので、両図面に示すよ
うに、ECL回路とMOS回路またはBiMOS回路との間に、必
ずレベル変換回路7,8が必要となる。 以下この理由を、第４図を用いて詳細に説明する。 第４図（ａ）は、ECL回路の基本構成となるECLインバ
ータの入力信号（INPUT）レベルと出力信号（OUTPUT）
レベルと電源線の電位（VCC,VEE）の関係を示してい
る。また、第４図（ｂ）は、MOS回路の基本構成となるM
OSインバータの入力信号レベルと出力信号レベルと電源
線の電位VDD,VSSの関係を示している。また、第４図
（ｃ）は、BiMOS回路の基本構成となるBiMOSインバータ
の入力信号レベルと出力信号レベルと電源線の電位の関
係を示している。 まず、第４図（ａ）のECLインバータについて説明す
る。 ECLインバータの入力信号のＨレベルの上限は、電源
線の電位VCCから決まり、ECLインバータの出力信号の電
圧振幅をVOUTとすると、VCC−VOUTより高くなることは
出来ない。なぜならば、入力トランジスタQIを飽和させ
ないためには、QIのコレクタ電位をベース電位より高く
しなければならないが、QIのコレクタ電位が最も低くな
るのは、出力信号がＬレベルときで、このときコレクタ
電位はVCC−VOUTになるからである。 また、入力信号のＬレベルは、参照電位VBBより低電
位であれば如何様な電位でもよい。したがって、Ｌレベ
ルの下限は電源電位VEEと言ってよい。 次に、ECLインバータの出力信号のＨレベルの上限
は、電源の電位VCCから決まり、トランジスタQOのベー
ス・エミッタ間電圧をLBEとすると、VCC−VBEより高く
出来ない。 また、Ｌレベルの下限は、電源線の電位VEEから決ま
る。なぜならば、電流源を構成するトランジスタQCSを
飽和させないためには、QCSのコレクタ電位をベース電
位VCSより高くしなければならないが、QCSのベース・・
エミッタ間電圧をVBEとすると、VCS＝VBEとなるので、Q
CSのコレクタ電位VCQCSは、VCQCS＞VEE＋VBEとなる。よ
って、QBのベース・エミッタ間電圧をVBEとすると、VBB
＞VEE＋２×VBEとなる。今、ECLインバータの入力信号
の電圧振幅をVINとすると、通常、入力信号のＨレベル
はVBB＋0.5VIN,LレベルはVBB−0.5VINに設定されるの
で、Ｈレベルは、VEE＋２×VBE＋0.5VINより高電位でな
ければならない。したがってQIを飽和させないために
は、出力信号がＬレベルのときQIのコレクタ電位はVEE
＋２×VBE＋0.5VINより高電位でなければならない。よ
って、トランジスタQOのベース・エミッタ隔圧をVBEと
すると、Ｌレベルの下限は、VEE＋VBE＋0.5VINとなる。 次に、第４図（ｂ）のMOSインバータについて説明す
る。 MOSインバータの入力信号のＨレベルの下限は、電源
線の電位VDDから決まり、トランジスタMPのしきい値電
圧を−VTHとすると、VDD−VTHより低くは出来ない。な
ぜならば、ＨレベルがVDD−VTHより低いとMPがオンし、
貫通電流が流れるからである。 また、入力信号のＬレベルの上限は、電源線の電位VS
Sから決まり、トランジスタMNのしきい値電圧をVTHとす
ると、VSS＋VTHより高くは出来ない。なぜならば、Ｌレ
ベルがVSS＋VTHより高いとMNがオンし、貫通電流が流れ
るからである。 また、MOSインバータの出力信号のＨレベルは、電源
線の電位VDDから直接決まり、VDDとほぼ等しい電位にな
る。また、Ｌレベルは、電源線の電位VSSから直接決ま
り、VSSとほぼ等しい電位になる。 次に、第４図（ｃ）のBiMOSインバータについて説明
する。 BiMOSインバータの入力信号のＨレベルは、MOSインバ
ータの場合と全く同様に、トランジスタMPのしきい値電
圧を−VTHとすると、VCD−VTHより低くは出来ない。ま
た、入力信号のＬレベルは、MOSインバータの場合と全
く同様に、トランジスタMN1のしきい値電圧をVTHとする
と、VES＋VTHより高くは出来ない。 また、BiMOSインバータの出力信号のＨレベルは、電
源線の電位VDDから決まり、トランジスタQHのベース・
エミッタ間電圧をVBEとすると、ほぼVCD−VBEとなる。
また、Ｌレベルは、電源線の電位VSSから決まり、トラ
ンジスタQLのベース・エミッタ間電圧をVBEとすると、
ほぼVES＋VBEとなる。 ここで、まず第１のケースとして、第４図（ａ）のEC
L回路で、第４図（ｂ）のMOS回路を直接駆動する場合を
考える。このときECL回路の出力信号がMOS回路の入力信
号となるので、それぞれのＨレベルの比較から、 VCC−VBE＞VDD−VTH ……（１） また、それぞれのＬレベルの比較から、 VEE＋VBE＋0.5VIN＜VSS＋VTH ……（２） を満足しなければならないことがわかる。 ここで、上記（１），（２）式に、一般的な値とし
て、VBE＝0.8V,VTH＝0.8V,VIN＝0.8Vを代入すると、 （１）式は、 VCC＞VDD ……（３） （２）式は、 VEE＋0.4V＜VSS ……（４） となり、（３）−（４）より、 VCC−VEE＞VDD−VSS＋0.4V ……（５） が得られる。 この（５）式は、ECL回路に印加する電源電圧（VCC−
VEE）とMOS回路に印加する電源電圧（VDD−VSS）を同じ
にすると、成立しなくなるのは明らかである。すなわ
ち、これはECL回路でMOS回路を直接駆動することは出来
ないことを意味している。 これが第２図に示すようにECL回路に印加する電源電
圧（VCC−VEE）とMOS回路に印加する電源電圧（VDD−VS
S）を同じにすると、ECL回路（例えばデコーダ２）とMO
S回路（例えばドライバ５）との間に、必ずレベル変換
回路が必要となる理由である。 次に、第２のケースとしてに、第４図（ａ）のECL回
路で、第４図（ｃ）のBiMOS回路を直接駆動する場合を
考える。 この場合も、第１のケースと全く同様の議論が成立
し、 VCC−VEE＞VCD−VES＋0.4Vなる式が得られる。 この式は、ECL回路に印加する電源電圧（VCC−VEE）
とBiMOS回路に印加する電源電圧（VCD−VES）を同じに
すると、成立しなくなるのは明らかである。すなわち、
これはECL回路でBiMOS回路を直接駆動できないことを意
味している。 これが第２図及び第５図に示すようにECL回路に印加
する電源電圧とBiMOS回路に印加する電源電圧を同じに
すると、ECL回路（例えばデコーダ２）とBiMOS回路（例
えばドライバ５）との間に、必ずレベル変換回路が必要
となる理由である。 次に、第３のケースとしてに、第４図（ｂ）のMOS回
路で、第４図（ａ）のECL回路を直接駆動する場合を考
える。 この場合も、第１のケースと全く同様の議論が成立
し、 VCC−VOUT＞VDD、 VEE＜VSS を満足しなければならないことが判り、上記２つの式か
ら、 VCC−VEE＞VDD−VSS＋0.8Vなる式が得られる。なお、
ここではVOUTに一般的な値として、VOUT＝0.8Vを代入し
た場合を示す。 この式は、ECL回路に印加する電源電圧（VCC−VEE）
とMOS回路に印加する電源電圧（VDD−VSS）を同じにす
ると、成立しなくなるのは明らかである。すなわち、こ
れはMOS回路でECL回路を直接駆動できないことを意味し
ている。 これが第２図に示すようにECL回路に印加する電源電
圧とMOS回路に印加する電源電圧を同じにすると、MOS回
路（例えばメモリセル６）とECL回路（例えばセンス回
路３）との間に、必ずレベル変換回路が必要となる理由
である。 最後に、第４のケースとしてに、第４図（ｃ）のBiMO
S回路で、第４図（ａ）のECL回路を直接駆動する場合を
考える。 この場合も、第１のケースと全く同様の議論が成立
し、 VCC−VOUT＞VCD−VBE、 VEE＜VES＋VBE を満足しなければならないことが判り、上記２つの式か
ら、 VCC−VEE＞VCD−VES−0.8V なる式が得られる。 この式は、ECL回路に印加する電源電圧（VCC−VEE）
とBiMOS回路に印加する電源電圧（VCD−VES）に同じに
しても成立する。 すなわち、これはBiMOS回路でECL回路を直接駆動する
ことが出来ることを意味しており、この場合は、BiMOS
回路とECL回路との間に、必ずしもレベル変換回路を必
要としない。しかし、上記の式においては、VOUTに一般
的な値として、VOUT＝0.8Vを代入した場合を示したが、
なんらかの理由で、VOUT＞1.6Vにする必要がある場合
は、上記の式は不成立となり、レベル変換回路が必要と
なる。 本発明の目的は、上記第１〜第３及び第４の特殊なケ
ースにおいてもレベル変換回路が不要となるようにし、
それによってECL回路とMOS回路またはBiMOS回路の混在
するメモリ等を高速化することにある。FIG. 2 is a configuration diagram of an example of a conventional memory in which an ECL circuit, a MOS circuit, or a BiMOS circuit are mixed. FIG. 2 shows an example in which the address buffer 1, the decoder 2, the sense circuit 3, and the output buffer 4 are constituted by an ECL circuit, the driver 5 is constituted by a MOS circuit or a BiMOS circuit, and the memory cell 6 is constituted by a MOS circuit. Is shown. FIG. 5 is a circuit diagram showing an example of a specific circuit of the address buffer 1, decoder 2, driver 5, and memory cell 6 of FIG. In FIG. 5, the driver 5 is Bi
It is composed of MOS circuits. Here, it should be noted that in both figures, the potentials of the power lines connected to the ECL circuit, MOS circuit or BiMOS circuit are all V
CC (high potential) and VEE (low potential), ECL circuit,
The power supply voltage applied to the MOS circuit or BiMOS circuit is VC
It is the same as C-VEE. Thus, ECL
If the power supply voltage applied to the circuit, MOS circuit or BiMOS circuit is the same, the signal voltage of the ECL circuit
Since the signal voltage is lower than the signal voltage of the circuit, the level conversion circuits 7 and 8 are always required between the ECL circuit and the MOS circuit or the BiMOS circuit as shown in both the drawings. Hereinafter, the reason will be described in detail with reference to FIG. FIG. 4 (a) shows an input signal (INPUT) level and an output signal (OUTPUT) of an ECL inverter which is a basic configuration of the ECL circuit.
The relationship between the level and the potential of the power supply line (VCC, VEE) is shown. FIG. 4 (b) shows the basic configuration of the MOS circuit M
The relation between the input signal level and the output signal level of the OS inverter and the potentials VDD and VSS of the power supply line is shown. FIG. 4C shows the relationship between the input signal level, the output signal level, and the potential of the power supply line of the BiMOS inverter which is the basic configuration of the BiMOS circuit. First, the ECL inverter shown in FIG. 4A will be described. The upper limit of the H level of the input signal of the ECL inverter is determined by the potential VCC of the power supply line. If the voltage amplitude of the output signal of the ECL inverter is VOUT, it cannot be higher than VCC-VOUT. This is because the collector potential of QI must be higher than the base potential in order not to saturate the input transistor QI, but the collector potential of QI becomes the lowest when the output signal is at L level. This is because the potential becomes VCC-VOUT. The L level of the input signal may be any potential as long as it is lower than the reference potential VBB. Therefore, the lower limit of the L level may be referred to as the power supply potential VEE. Next, the upper limit of the H level of the output signal of the ECL inverter is determined by the power supply potential VCC. If the base-emitter voltage of the transistor QO is LBE, it cannot be higher than VCC-VBE. Further, the lower limit of the L level is determined by the potential VEE of the power supply line. This is because the collector potential of the QCS must be higher than the base potential VCS in order not to saturate the transistor QCS constituting the current source.
If the emitter-to-emitter voltage is VBE, VCS = VBE, so Q
The collector potential VC QCS of CS is VC QCS > VEE + VBE. Therefore, if the base-emitter voltage of QB is VBE, then VBB
> VEE + 2 × VBE. Now, assuming that the voltage amplitude of the input signal of the ECL inverter is VIN, the H level of the input signal is normally set to VBB + 0.5VIN, and the L level is set to VBB−0.5VIN, so the H level is VEE + 2 × VBE + 0.5VIN. Must be high potential. Therefore, in order not to saturate QI, when the output signal is at L level, the collector potential of QI is VEE
Must be higher than + 2 × VBE + 0.5VIN. Therefore, if the base-emitter separation pressure of the transistor QO is VBE, the lower limit of the L level is VEE + VBE + 0.5VIN. Next, the MOS inverter shown in FIG. 4B will be described. The lower limit of the H level of the input signal of the MOS inverter is determined by the potential VDD of the power supply line. If the threshold voltage of the transistor MP is -VTH, it cannot be lower than VDD-VTH. Because, when the H level is lower than VDD-VTH, MP turns on,
This is because a through current flows. The upper limit of the L level of the input signal is the potential VS of the power supply line.
Determined by S, if the threshold voltage of the transistor MN is VTH, it cannot be higher than VSS + VTH. This is because when the L level is higher than VSS + VTH, MN is turned on and a through current flows. Further, the H level of the output signal of the MOS inverter is directly determined by the potential VDD of the power supply line, and is substantially equal to VDD. Further, the L level is directly determined from the potential VSS of the power supply line, and has a potential substantially equal to VSS. Next, the BiMOS inverter of FIG. 4 (c) will be described. As in the case of the MOS inverter, the H level of the input signal of the BiMOS inverter cannot be lower than VCD-VTH if the threshold voltage of the transistor MP is -VTH. Also, the L level of the input signal cannot be higher than VES + VTH when the threshold voltage of the transistor MN1 is VTH, just like in the case of the MOS inverter. The H level of the output signal of the BiMOS inverter is determined by the potential VDD of the power supply line, and
Assuming that the voltage between the emitters is VBE, the voltage is approximately VCD-VBE.
Also, the L level is determined by the potential VSS of the power supply line, and when the base-emitter voltage of the transistor QL is VBE,
It is almost VES + VBE. Here, as a first case, the EC of FIG.
Consider a case in which the L circuit directly drives the MOS circuit of FIG. 4 (b). At this time, since the output signal of the ECL circuit becomes the input signal of the MOS circuit, the comparison of each H level indicates that VCC−VBE> VDD−VTH (1) The comparison of each L level indicates that VEE + VBE + 0.5VIN <VSS + VTH... (2) Here, when VBE = 0.8V, VTH = 0.8V, and VIN = 0.8V are substituted as general values into the above equations (1) and (2), the equation (1) becomes: VCC> VDD... ( 3) Equation (2) is as follows: VEE + 0.4V <VSS (4), and from (3)-(4), VCC−VEE> VDD−VSS + 0.4V (5) is obtained. Equation (5) is based on the power supply voltage (VCC−
Obviously, the same is not true if the power supply voltage (VDD-VSS) applied to the MOS circuit is the same as VEE). That is, this means that the MOS circuit cannot be directly driven by the ECL circuit. As shown in FIG. 2, the power supply voltage (VCC-VEE) applied to the ECL circuit and the power supply voltage (VDD-VS
If S) is the same, the ECL circuit (eg, decoder 2) and MO
This is the reason that a level conversion circuit is always required between the S circuit (for example, the driver 5). Next, as a second case, consider the case where the ECL circuit of FIG. 4A directly drives the BiMOS circuit of FIG. 4C. In this case as well, the same discussion as in the first case holds, and the equation VCC−VEE> VCD−VES + 0.4V is obtained. This formula is the power supply voltage (VCC-VEE) applied to the ECL circuit.
If the power supply voltage (VCD-VES) applied to the and the BiMOS circuit is made the same, it is apparent that this is not the case. That is,
This means that the BiCL circuit cannot be directly driven by the ECL circuit. If the power supply voltage applied to the ECL circuit is the same as the power supply voltage applied to the BiMOS circuit as shown in FIG. 2 and FIG. 5, the connection between the ECL circuit (for example, the decoder 2) and the BiMOS circuit (for example, the driver 5) Another reason is that a level conversion circuit is always required. Next, as a third case, a case is considered in which the ECL circuit of FIG. 4A is directly driven by the MOS circuit of FIG. 4B. In this case as well, the same argument as in the first case holds, and it is understood that VCC−VOUT> VDD and VEE <VSS must be satisfied. From the above two equations, VCC−VEE> VDD−VSS + 0. The formula of 8V is obtained. In addition,
Here, a case where VOUT = 0.8 V is substituted as a general value for VOUT is shown. This formula is the power supply voltage (VCC-VEE) applied to the ECL circuit.
If the power supply voltage (VDD-VSS) applied to the MOS circuit is the same as that of the MOS circuit, it is apparent that the above condition is not satisfied. That is, this means that the ECL circuit cannot be directly driven by the MOS circuit. If the power supply voltage applied to the ECL circuit and the power supply voltage applied to the MOS circuit are made the same as shown in FIG. 2, a voltage between the MOS circuit (for example, the memory cell 6) and the ECL circuit (for example, the sense circuit 3) becomes That is why a level conversion circuit is always required. Finally, as a fourth case, the BiMO shown in FIG.
It is assumed that the S circuit directly drives the ECL circuit of FIG. 4A. In this case, the same argument as in the first case holds, and it is understood that VCC−VOUT> VCD−VBE and VEE <VES + VBE must be satisfied. From the above two equations, VCC−VEE> VCD− The equation VES-0.8V is obtained. This formula is the power supply voltage (VCC-VEE) applied to the ECL circuit.
And the same as the power supply voltage (VCD-VES) applied to the BiMOS circuit. In other words, this means that the ECL circuit can be directly driven by the BiMOS circuit.
A level conversion circuit is not necessarily required between the circuit and the ECL circuit. However, in the above equation, a case where VOUT = 0.8 V is substituted as a general value for VOUT is shown.
If, for some reason, it is necessary to make VOUT> 1.6V, the above equation does not hold and a level conversion circuit is required. An object of the present invention is to eliminate the need for a level conversion circuit even in the first to third and fourth special cases,
Accordingly, it is to speed up a memory or the like in which an ECL circuit and a MOS circuit or a BiMOS circuit are mixed.
上記目的を達成するため、本発明においては、特許請
求の範囲に記載するように構成している。 すなわち、請求項１は、前記第３のケースを解決する
回路構成を示すものであり、例えば、後記第１図、第３
図および第10図の実施例に相当する。 また、請求項２は、前記第４の特殊なケースを解決す
る回路構成を示すものであり、例えば、後記第８図の実
施例に相当する。 また、請求項３、４、５は、本発明においてMOS回路
またはBiMOS回路に印加する電源電圧を発生する回路の
構成を示すものであり、例えば、請求項３は後記第11図
の実施例に、請求項４は後記第12図〜第14図の実施例
に、請求項５は後記第15図の実施例に、それぞれ相当す
る。In order to achieve the above object, the present invention is configured as described in the claims. That is, claim 1 shows a circuit configuration that solves the third case. For example, FIG.
This corresponds to the embodiment of FIG. 10 and FIG. Claim 2 shows a circuit configuration for solving the fourth special case, and corresponds to, for example, an embodiment of FIG. 8 described later. Claims 3, 4 and 5 show the configuration of a circuit for generating a power supply voltage to be applied to a MOS circuit or a BiMOS circuit in the present invention. For example, claim 3 shows an embodiment of FIG. Claim 4 corresponds to the embodiment of FIGS. 12 to 14 described later, and claim 5 corresponds to the embodiment of FIG. 15 described later.
本発明の請求項１の構成では、例えば、第４図（ｂ）
において、MOS回路に接続される電源線の電位VDD及びVS
Sを、 （VH−VL）≒（VDD−VSS） ただし、VH:ECL回路の入力信号のＨレベル VL:ECL回路の入力信号のＬレベル を満足するように設定するものである。 このようにすると、第４図（ｂ）に示すMOS回路の出
力信号OUTPUTのＨレベル及びＬレベルをECL回路の入力
信号のＨレベル及びＬレベルと同じに設定することが出
来る。すなわち、MOS回路でECL回路を直接駆動すること
が出来る。したがってMOS回路とECL回路との間のレベル
変換回路が不要となる。 また、請求項２の構成では、例えば、第４図（ｃ）に
おいて、BiMOS回路に接続される電源線の電位VCD及びVE
Sを、 （VH−VL）＋２×VBE≒（VCD−VES） ただし、VH:ECL回路の入力信号のＨレベル VL:ECL回路の入力信号のＬレベル を満足するように設定するものである。 このようにすると、第４図（ｃ）に示すBiMOS回路の
出力信号のＨレベル及びＬレベルをECL回路の入力信号
のＨレベル及びＬレベル同じに設定することが出来る。
すなわち、BiMOS回路でECL回路を直接駆動することが出
来る。したがってBiMOS回路とECL回路との間のレベル変
換回路が不要となる。 また、請求項３の構成においては、MOS回路またはBiM
OS回路に印加する電源電圧を、ECL回路に電源電圧を供
給する電源から発生する回路を設けたことにより、MOS
回路またはBiMOS回路に印加する電源電圧を外部から供
給する必要が無くなる。 また、請求項４の構成においては、MOS回路またはBiM
OS回路に電源電圧を供給する２本の電源線の電位を、EC
L回路の出力信号レベルを決める電源線の電位から発生
する回路を設けたことにより、ECL回路の出力信号レベ
ルの変動を補償することが出来る。 また、請求項５の構成においては、MOS回路またはBiM
OS回路に印加する電源電圧を発生する回路に接続される
電源線を、ECL回路に接続される電源線と別系統で供給
するように構成したことにより、MOS回路またはBiMOS回
路のスイッチングノイズがECL回路に接続される電源線
に伝播せず、上記ノイズによるECL回路の誤動作を防止
することが出来る。In the configuration of claim 1 of the present invention, for example, FIG.
At the potentials VDD and VS of the power supply line connected to the MOS circuit.
S is set so that (VH−VL) ≒ (VDD−VSS), where VH: the H level of the input signal of the ECL circuit and VL: the L level of the input signal of the ECL circuit are satisfied. In this way, the H level and L level of the output signal OUTPUT of the MOS circuit shown in FIG. 4B can be set to be the same as the H level and L level of the input signal of the ECL circuit. That is, the ECL circuit can be directly driven by the MOS circuit. Therefore, a level conversion circuit between the MOS circuit and the ECL circuit becomes unnecessary. In the configuration of claim 2, for example, in FIG. 4C, the potentials VCD and VE of the power supply line connected to the BiMOS circuit are set.
S is set so that (VH−VL) + 2 × VBE ≒ (VCD−VES), where VH: the H level of the input signal of the ECL circuit and VL: the L level of the input signal of the ECL circuit. In this way, the H level and L level of the output signal of the BiMOS circuit shown in FIG. 4C can be set to be the same as the H level and L level of the input signal of the ECL circuit.
That is, the ECL circuit can be directly driven by the BiMOS circuit. Therefore, a level conversion circuit between the BiMOS circuit and the ECL circuit becomes unnecessary. Further, in the configuration of claim 3, the MOS circuit or the BiM
By providing a circuit that generates the power supply voltage applied to the OS circuit from the power supply that supplies the power supply voltage to the ECL circuit, MOS
There is no need to externally supply a power supply voltage to be applied to the circuit or the BiMOS circuit. Further, in the configuration of claim 4, the MOS circuit or the BiM
The potential of the two power supply lines that supply the power supply voltage to the OS circuit is expressed as EC
By providing a circuit that generates from the potential of the power supply line that determines the output signal level of the L circuit, fluctuations in the output signal level of the ECL circuit can be compensated. Further, in the configuration of claim 5, the MOS circuit or the BiM
The power supply line connected to the circuit that generates the power supply voltage to be applied to the OS circuit is configured to be supplied separately from the power supply line connected to the ECL circuit. It does not propagate to the power supply line connected to the circuit, so that malfunction of the ECL circuit due to the noise can be prevented.
第１図は、本発明の第１の実施例であり、ECL回路とM
OS回路の混在するメモリの構成図を示す。 第１図においては、アドレスバッファ11、デコーダ1
2、ドライバ13、センス回路14、出力バッファ15をECL回
路で構成し、メモリセル16をMOS回路で構成している。 ここで、着目すべき点は、第１図では、ECL回路が接
続される電源線の電位がVCCとVEEになっているのに対
し、MOS回路が接続される電源線の電位がVCCおよびVEE
と異なる電位VDDおよびVSSとなっている点である。この
ように、ECL回路とMOS回路に印加する電源電圧を異なら
せると、ECL回路の信号電圧とMOS回路の信号電圧を一致
させることができるので、ECL回路とMOS回路との間にレ
ベル変換回路を設ける必要がなくなる。 なお、上記VCC,VEEとVDD,VSSは、後記第６図等で詳述
するごとく、前記請求項１、請求項２および前記作用の
欄で説明した関係に設定されている。 次に、第３図は、本発明の第２の実施例図であり、EC
L回路、MOS回路、BiMOS回路の混在するメモリの構成図
を示す。 第３図においては、アドレスバッファ11、デコーダ1
2、センス回路14、出力バッファ15をECL回路で構成し、
ドライバ17をMOS回路またはBiMOS回路で構成し、メモリ
セル16をMOS回路で構成している。 ここで、着目すべき点は、第３図では、ECL回路が接
続される電源線の電位がVCCとVEEになっているのに対
し、MOS回路またはBiMOS回路で構成されるドライバ17が
接続される電源線の電位がVCCおよびVEEと異なる電位VD
D1およびVSS1となっており、MOS回路で構成されるメモ
リセル16が接続される電源線の電位がVCCおよびVEEと異
なる電位VDD2およびVSS2となっている点である。 このように、ECL回路とMOS回路またはBiMOS回路に印
加する電源電圧を異ならせると、ECL回路の信号電圧とM
OS回路またはBiMOS回路の信号電圧を一致させることが
出来るので、ECL回路とMOS回路またはBiMOS回路との間
のレベル変換回路が不要となる。 なお、上記VCC,VEEとVDD1,VSS1およびVDD2,VSS2は、
後記第７図等で詳述するごとく、前記請求項１、請求項
２および前記作用の欄で説明した関係に設定されてい
る。 次に、第６図は本発明の第３の実施例図であり、第１
図のアドレスバッファ11、デコーダ12、ドライバ13、メ
モリセル16の具体的な回路の１例を示す回路図である。 ここで、着目すべき点は、第６図では、ECL回路のド
ライバ13が接続される電源線の電位がVCC（0V）とVEE
（−4.5V）になっているのに対し、MOS回路のメモリセ
ル16が接続される電源線の電位がVDD（−0.8V）およびV
SS（−2.8V）となっている点である。 このように、ドライバ13とメモリセル16に印加する電
源電圧を異ならせると、ドライバ13の出力信号電圧（Ｈ
レベル＝−0.8V,Lレベル＝−2.8V）とメモリセル16の入
力信号電圧（Ｈレベル＝−0.8V,Lレベル＝−2.8V）を一
致させることが出来るので、ドライバ13とメモリセル16
との間にレベル変換回路を設ける必要がなくなる。 次に、第７図は本発明の第４の実施例図であり、第３
図のアドレスバッファ11、デコーダ12、ドライバ17、メ
モリセル16の具体的な回路の１例を示す回路図である。 第７図においては、ドライバ17をMOS回路で構成して
いる。 ここで着目すべき点は、弟７図では、ECL回路のアド
レスバッファ11、デコーダ12が接続される電源線の電位
がVCC（0V）とVEE（−4.5V）になっているのに対し、MO
S回路のドライバ17が接続される電源線の電位がVDD1
（−0.8V）およびVSS1（−2.8V）となっている点であ
る。 このように、アドレスバッファ11、デコーダ12とドラ
イバ17に印加する電源電圧を異ならせると、アドレスバ
ッファ11、デコーダ12の出力信号電圧（Ｈレベル＝−0.
8V,Lレベル＝−2.8V）とドライバ17の入力信号電圧（Ｈ
レベル＝−0.8V,Lレベル＝−2.8V）を一致させることが
出来るので、アドレスバッファ11、デコーダ12とドライ
バ17との間のレベル変換回路が不要となる。 次に、第８図は本発明の第５の実施例図であり、第３
図のアドレスバッファ11、デコーダ12、ドライバ17、メ
モリセル16の具体的な回路の１例を示す回路図である。 第８図では、ドライバ17をBiMOS回路で構成してい
る。 ここで着目すべき点は、第８図では、ECL回路のアド
レスバッファ11、デコーダ12が接続される電源線の電位
がVCC（0V）とVEE（−4.5V）になっているのに対し、Bi
MOS回路のドライバ17が接続される電源線の電位がVCD
（0V）およびVES（−3.6V）となっている点である。 このように、アドレスバッファ11、デコーダ12とドラ
イバ17に印加する電源電圧を異ならせると、アドレスバ
ッファ11、デコーダ12の出力信号電圧（Ｈレベル＝−0.
8V,Lレベル＝−2.8V）とドライバ17の入力信号電圧（Ｈ
レベル＝−0.8V,Lレベル＝−2.8V）を一致させることが
出来るので、アドレスバッファ11、デコーダ12とドライ
バ17との間のレベル変換回路が不要となる。 次に、第９図は本発明の第６の実施例図であり、第１
図のアドレスバッファ11、デコーダ12、ドライバ13、メ
モリセル16の具体的な回路の他の１例を示す回路図であ
る。 第９図においても、ECL回路のドライバ13が接続され
る電源線の電位がVCC（0V）とVEE（−4.5V）になってい
るのに対し、MOS回路のメモリセル16が接続される電源
線の電位をVDD（0V）およびVSS（−2.8V）とし、ドライ
バ13とメモリセル16に印加する電源電圧を異ならせてい
るので、ドライバ13とメモリセル16との間のレベル変換
回路が不要となっている。 第９図においては、ECL回路のドライバ13の出力信号
が、MOS回路のメモリセル16内のPMOSを直接駆動しない
点に着目し、電源線の電位VSSを VSS＞VL−VTH＝−2.8−0.8＝3.6V ただし、VL:ECL回路の出力信号のＬレベルを満足するよ
うに−2.8Dに設定している。 このようにすると、ECL回路の出力信号のＬレベル
は、MOS回路の入力信号INPUTのＬレベルの上限を満足す
るように設定することが出来る。したがって、ドライバ
13とメモリセル16との間のレベル変換回路が不要とな
る。 次に、第10図は、本発明の第７の実施例図であり、第
１図の具体的な回路の他の１例を示す回路図である。 第10図（ａ）及び（ｂ）では、ECL回路が接続される
電源線の電位がVCC（0V）とVEE（−4.5V）になっている
のに対し、MOS回路のメモリセル16が接続される電源線
の電位がVDD（0V）およびVSS（−2.8V）となっている。 このように、ECL回路とMOS回路に印加する電源電圧を
異ならせると、ECL回路の信号電圧とMOS回路の信号電圧
を一致させることが出来るので、ECL回路とMOS回路との
間のレベル変換回路が不要となる。 なお、第10図（ａ）及び（ｂ）に示すドライバ13の回
動動作については、例えば、特願平１−84863号に詳細
に記載されている。 また、第10図（ａ）のメモリセル16、センス回路14、
出力回路18の回路動作については、例えば、特願平１−
84864号に詳細に記載されている。 また、第10図（ｂ）のメモリセル16、センス回路14及
び出力回路19は、例えば「アイ エス エス シー シ
ー ダイジェスト オブ テクニカル ペーパーズ（IS
SCC Digest of Technical Papers,pp.32−33;Feb.,1989
の“A 3.5ns,500mW 16kb BiCMOS ECL RAM"）」にも記載
されているように、一般に広く使用されているので、回
路動作の詳細な説明はここでは省略する。 ただし、第10図（ｂ）で着目すべき点は、トランジス
タQL及びQRで構成されるECL回路の入力信号のＨレベル
が約−1.6Vであるので、本発明に従い、PMOSトランジス
タML及びMRのソース電位を−1.6Vにしている。このた
め、従来はトランジスタQL及びQRで構成されるECL回路
の前段に入っていたレベル変換回路が本回路では不要と
なっている。 次に、第11図は、本発明の第８の実施例図であり、EC
L回路とMOS回路の混在するメモリの構成図を示す。 第11図において、アドレスバッファ11、デコーダ12、
ドライバ13、センス回路14、出力バッファ15をECL回路
で構成し、メモリセル16をMOS回路で構成している。 第11図も前記第１図と同様に、MOS回路が接続される
電源線の電位がVCCおよびVEEと異なる電位となってお
り、ECL回路とMOS回路との間のレベル変換回路が不要と
なっている。 この第11図が第１図と異なる点は、第11図では、MOS
回路が接続される電源線の電位VDD及びVSSを、VDD・VSS
発生回路20を用いてVCCまたはVEEから発生している点で
ある。このように構成すると、MOS回路が接続される電
源線の電位を外部から与える必要がなく、外部からはVC
C及びVEEのみを与えればよいという効果がある。 なお、第11図は、第１図のVDD及びVSSをVCCまたはVEE
から発生した例を示しているが、第３図のVDD1、DSS1、
VDD2及びVSS2をVCCまたはVEEから発生しても、同様の結
果が得られることは明らかである。 次に、第12図は、本発明の第９の実施例図であり、第
11図のVDD・VSS発生回路20としてVDD発生回路21及びVSS
発生回路22を用いた場合の具体的な回路の１例を示す回
路図である。 すなわち、第12図では、第６図のメモリセル16が接続
される電源線の電位VDD（−0.8V）およびVSS（−2.8V）
をVDD発生回路21及びVSS発生回路22で発生している。こ
のようにすると、既に述べたように、MOS回路が接続さ
れる電源線の電位を外部から与える必要がなく、外部か
らはVCC及びVEEのみを与えればよいという効果がある。 さらに、この実施例のVDD発生回路21及びVSS発生回路
22の特徴は、 VDD＝VCC−VBEQDD、 VSS＝VCC−VRS−VBEQS、 ただし、 VBEQDD:QDDのベース・エミッタ間電圧、 VRS ：抵抗RSでの電圧降下、 VBEQS :QSのベース・エミッタ間電圧、 となり、電位VDDおよびVSSがVCCから決まる点である。
すなわち、一般に、npnトランジスタで構成したECL回路
の出力信号レベルはVCCから決まるので、ECL回路で構成
されたドライバの出力信号のレベルがVCCの変動に伴っ
て変動しても、本VDD発生回路21及びVSS発生回路22はこ
の変動を補償することが出来る。 さらに、VDD発生回路21及びVSS発生回路22内のトラン
ジスタQDD及びQSの電流密度をドライバ内のQDの電流密
度と同じになるように、QDD及びQSのエミッタ面積及び
電流源IDD2及びIS2の電流値を設定し、VSS発生回路22内
の抵抗RSの電流密度をドライバ内のRDの電流密度と同じ
になるように、RSの大きさ及び電流源IS1の電流値を設
定すれば、プロセスばらつき又は温度変動によるドライ
バの出力信号レベルの変化を、本VDD発生回路21及びVSS
発生回路22で補償することが出来る。 次に、第13図は、本発明の第10の実施例図であり、第
７図のドライバ17が接続される電源線の電位VDD1（−0.
8V）およびVSS1（−2.8V）をVDD発生回路21及びVSS発生
回路22で発生した例を示している。 このように構成すると、既に述べたように、MOS回路
が接続される電源線の電位を外部から与える必要がな
く、外部からはVCC及びVEEのみを与えればよいという効
果がある。 さらに、本実施例のVDD発生回路21及びVDSS発生回路2
2の発生する電位VDDおよびVSSはVCCから決まるので、EC
L回路で構成されたアドレスバッファ、デコーダの出力
信号のレベルがVCCの変動に伴って変動しても、本VDD発
生回路21及びVSS発生回路22はこの変動を補償すること
が出来る。 さらに、VDD発生回路21及びVSS発生回路22内のトラン
ジスタQDD及びQSの電流密度をアドレスバッファ内のQA
1,QA2の電流密度と同じになるように、QDD及びQSのエミ
ッタ面積及び電流源IDD2及びIS2の電流値を設定し、VSS
発生回路22内の抵抗RSの電流密度をアドレスバッファ内
のRA1,RA2の電流密度と同じになるように、RSの大きさ
及び電流源IS1の電流値を設定すれば、プロセスばらつ
き又は温度変動によるアドレスバッファの出力信号レベ
ルの変化を、本VDD発生回路21及びVSS発生回路22で補償
することが出来る。 次に、第14図は、本発明の第11の実施例図であり、第
９図のメモリセル16が接続される電源線の電位VSS（−
2.8V）をVSS発生回路22で発生した例を示している。 このように構成すると、既に述べたように、MOS回路
が接続される電源線の電位を外部から与える必要がな
く、外部からはVCC及びVEEのみを与えればよいという効
果がある。 さらに、本VSS発生回路22の発生する電位VSSはVCCか
ら決まるので、ECL回路で構成されたドライバの出力信
号のレベルがVCCの変動に伴って変動しても、本VSS発生
回路22はこの変動を補償することが出来る。 さらに、VSS発生回路22内のトランジスタQSの電流密
度をドライバ内のQDの電流密度と同じになるように、QS
のエミッタ面積及び電流源IS2の電流値を設定し、抵抗R
Sの電流密度をドライバ内のRDの電流密度と同じになる
ように、RSの大きさ及び電流源IS1の電流値を設定すれ
ば、プロセスばらつき又は温度変動によるドライバの出
力信号レベルの変化を、本VSS発生回路22で補償するこ
とが出来る。 なお、第12図、第13図、第14図は、第６図、第７図、
第９図のVDD及びVSSをVCCから発生した例を示している
が、第８図のVES、VDD及びVSSをVCCから発生しても、同
様の効果が得られることは明らかである。 次に、第15図は、本発明の第12の実施例図であり、メ
モリのチップレイアウト図を示す。 第15図においては、MOS回路またはBiMOS回路に印加す
る電源電圧を発生する回路GEN30（VDD発生回路およびVS
S発生回路）に接続される電源線を、ECL回路に接続され
る電源線と別系統で供給するように構成している。 すなわち、第15図では、GEN30にVCCを供給するパッド
31（VCC PAD）及びVEEを供給するパッド（VEE PAD）
と、ECL回路にVCC及VEEを供給するパッド33,34とを別に
している。 このように構成したことにより、MOS回路またはBiMOS
回路のスイッチングノイズがECL回路に接続される電源
線に伝播することがなく、そのためノイズによるECL回
路の誤動作を防止することが出来る。FIG. 1 shows a first embodiment of the present invention.
1 shows a configuration diagram of a memory in which an OS circuit is mixed. In FIG. 1, an address buffer 11, a decoder 1
2. The driver 13, the sense circuit 14, and the output buffer 15 are configured by an ECL circuit, and the memory cell 16 is configured by a MOS circuit. Here, it should be noted that in FIG. 1, the potential of the power supply line to which the ECL circuit is connected is VCC and VEE, while the potential of the power supply line to which the MOS circuit is connected is VCC and VEE.
Are different from the potentials VDD and VSS. As described above, if the power supply voltages applied to the ECL circuit and the MOS circuit are different, the signal voltage of the ECL circuit and the signal voltage of the MOS circuit can be matched, so that the level conversion circuit is provided between the ECL circuit and the MOS circuit. There is no need to provide The above-mentioned VCC, VEE and VDD, VSS are set in the relationship described in the claims 1, 2 and the operation section, as will be described later in detail with reference to FIG. Next, FIG. 3 is a diagram showing a second embodiment of the present invention.
1 shows a configuration diagram of a memory in which an L circuit, a MOS circuit, and a BiMOS circuit are mixed. In FIG. 3, the address buffer 11, the decoder 1
2, the sense circuit 14 and the output buffer 15 are composed of ECL circuits,
The driver 17 is configured by a MOS circuit or a BiMOS circuit, and the memory cell 16 is configured by a MOS circuit. Here, it should be noted that in FIG. 3, the potential of the power supply line to which the ECL circuit is connected is VCC and VEE, whereas the driver 17 composed of a MOS circuit or a BiMOS circuit is connected. VD, where the potential of the power supply line differs from VCC and VEE
D1 and VSS1, and the potential of the power supply line to which the memory cell 16 composed of the MOS circuit is connected is the potential VDD2 and VSS2 different from VCC and VEE. As described above, when the power supply voltage applied to the ECL circuit and the MOS circuit or the BiMOS circuit are made different, the signal voltage of the ECL circuit and M
Since the signal voltages of the OS circuit and the BiMOS circuit can be matched, a level conversion circuit between the ECL circuit and the MOS circuit or the BiMOS circuit becomes unnecessary. The above VCC, VEE and VDD1, VSS1 and VDD2, VSS2 are
As will be described later in detail with reference to FIG. 7 and the like, the relationship is set as described in the claims 1 and 2 and the operation section. Next, FIG. 6 is a diagram showing a third embodiment of the present invention, and FIG.
FIG. 2 is a circuit diagram showing an example of a specific circuit of an address buffer 11, a decoder 12, a driver 13, and a memory cell 16 in the figure. Here, it should be noted that in FIG. 6, the potential of the power supply line to which the driver 13 of the ECL circuit is connected is VCC (0 V) and VEE.
(−4.5 V), while the potential of the power supply line to which the memory cell 16 of the MOS circuit is connected is VDD (−0.8 V) and V
The point is that it is SS (-2.8V). As described above, when the power supply voltages applied to the driver 13 and the memory cell 16 are made different, the output signal voltage (H
Level = -0.8 V, L level = -2.8 V) and the input signal voltage (H level = -0.8 V, L level = -2.8 V) of the memory cell 16 can be matched.
It is not necessary to provide a level conversion circuit between them. Next, FIG. 7 is a diagram showing a fourth embodiment of the present invention, and FIG.
FIG. 2 is a circuit diagram showing an example of a specific circuit of an address buffer 11, a decoder 12, a driver 17, and a memory cell 16 in the figure. In FIG. 7, the driver 17 is constituted by a MOS circuit. Here, it should be noted that in FIG. 7, the potential of the power supply line to which the address buffer 11 and the decoder 12 of the ECL circuit are connected is VCC (0 V) and VEE (−4.5 V). MO
The potential of the power supply line to which the driver 17 of the S circuit is connected to VDD1
(-0.8V) and VSS1 (-2.8V). As described above, when the power supply voltages applied to the address buffer 11, the decoder 12, and the driver 17 are made different, the output signal voltage of the address buffer 11, the decoder 12 (H level = −0.
8V, L level = -2.8V) and the input signal voltage (H
Level = −0.8 V, L level = −2.8 V), so that a level conversion circuit between the address buffer 11, the decoder 12 and the driver 17 becomes unnecessary. Next, FIG. 8 is a view showing a fifth embodiment of the present invention, and FIG.
FIG. 2 is a circuit diagram showing an example of a specific circuit of an address buffer 11, a decoder 12, a driver 17, and a memory cell 16 in the figure. In FIG. 8, the driver 17 is constituted by a BiMOS circuit. It should be noted here that in FIG. 8, the potential of the power supply line to which the address buffer 11 and the decoder 12 of the ECL circuit are connected is VCC (0 V) and VEE (−4.5 V). Bi
The potential of the power supply line to which the MOS circuit driver 17 is connected is VCD
(0V) and VES (-3.6V). As described above, when the power supply voltages applied to the address buffer 11, the decoder 12, and the driver 17 are made different, the output signal voltage of the address buffer 11, the decoder 12 (H level = −0.
8V, L level = -2.8V) and the input signal voltage (H
Level = −0.8 V, L level = −2.8 V), so that a level conversion circuit between the address buffer 11, the decoder 12 and the driver 17 becomes unnecessary. Next, FIG. 9 is a view showing a sixth embodiment of the present invention, and FIG.
FIG. 4 is a circuit diagram showing another example of a specific circuit of the address buffer 11, the decoder 12, the driver 13, and the memory cell 16 in the figure. In FIG. 9 as well, the potential of the power supply line to which the driver 13 of the ECL circuit is connected is VCC (0 V) and VEE (−4.5 V), whereas the power supply to which the memory cell 16 of the MOS circuit is connected. The line potential is set to VDD (0V) and VSS (-2.8V), and the power supply voltage applied to the driver 13 and the memory cell 16 are made different. Therefore, a level conversion circuit between the driver 13 and the memory cell 16 is unnecessary. It has become. In FIG. 9, attention is paid to the point that the output signal of the driver 13 of the ECL circuit does not directly drive the PMOS in the memory cell 16 of the MOS circuit, and the potential VSS of the power supply line is set to VSS> VL−VTH = −2.8−0.8. = 3.6V However, it is set to -2.8D so as to satisfy the L level of the output signal of the VL: ECL circuit. In this way, the L level of the output signal of the ECL circuit can be set so as to satisfy the upper limit of the L level of the input signal INPUT of the MOS circuit. Therefore, the driver
A level conversion circuit between the memory cell 13 and the memory cell 16 becomes unnecessary. Next, FIG. 10 is a diagram of a seventh embodiment of the present invention, and is a circuit diagram showing another example of the concrete circuit of FIG. In FIGS. 10A and 10B, the potential of the power supply line to which the ECL circuit is connected is VCC (0 V) and VEE (−4.5 V), while the memory cell 16 of the MOS circuit is connected. The potential of the power supply line is VDD (0 V) and VSS (−2.8 V). As described above, if the power supply voltages applied to the ECL circuit and the MOS circuit are made different, the signal voltage of the ECL circuit and the signal voltage of the MOS circuit can be matched, so that the level conversion circuit between the ECL circuit and the MOS circuit is used. Becomes unnecessary. The turning operation of the driver 13 shown in FIGS. 10A and 10B is described in detail in, for example, Japanese Patent Application No. 1-84863. Further, the memory cell 16, the sense circuit 14, and the memory cell 16 shown in FIG.
The circuit operation of the output circuit 18 is described in, for example,
It is described in detail in No. 84864. In addition, the memory cell 16, the sense circuit 14, and the output circuit 19 in FIG. 10 (b) correspond to, for example, “ISSC Digest of Technical Papers (IS
SCC Digest of Technical Papers, pp. 32-33; Feb., 1989
As described in “A 3.5ns, 500mW 16kb BiCMOS ECL RAM”), since it is widely used in general, detailed description of the circuit operation is omitted here. However, the point to be noted in FIG. 10 (b) is that the H level of the input signal of the ECL circuit composed of the transistors QL and QR is about -1.6 V, so that the PMOS transistors ML and MR are The source potential is -1.6V. For this reason, the present circuit does not require a level conversion circuit which is conventionally provided in a stage preceding the ECL circuit including the transistors QL and QR. Next, FIG. 11 is a diagram of an eighth embodiment of the present invention,
1 shows a configuration diagram of a memory in which an L circuit and a MOS circuit are mixed. In FIG. 11, an address buffer 11, a decoder 12,
The driver 13, the sense circuit 14, and the output buffer 15 are configured by an ECL circuit, and the memory cell 16 is configured by a MOS circuit. In FIG. 11, similarly to FIG. 1, the potential of the power supply line to which the MOS circuit is connected is different from VCC and VEE, and the level conversion circuit between the ECL circuit and the MOS circuit becomes unnecessary. ing. FIG. 11 is different from FIG. 1 in that FIG.
The potential VDD and VSS of the power supply line to which the circuit is connected
The point is that it is generated from VCC or VEE using the generation circuit 20. With this configuration, there is no need to externally supply the potential of the power supply line to which the MOS circuit is connected,
There is an effect that only C and VEE need to be given. FIG. 11 shows that VDD and VSS in FIG.
In the example shown in FIG. 3, VDD1, DSS1,
It is clear that similar results are obtained if VDD2 and VSS2 are generated from VCC or VEE. Next, FIG. 12 shows a ninth embodiment of the present invention.
As the VDD / VSS generation circuit 20 in FIG. 11, the VDD generation circuit 21 and the VSS
FIG. 9 is a circuit diagram showing one example of a specific circuit when a generation circuit 22 is used. That is, in FIG. 12, the potentials VDD (−0.8 V) and VSS (−2.8 V) of the power supply line to which the memory cell 16 in FIG.
Is generated by the VDD generation circuit 21 and the VSS generation circuit 22. With this configuration, as described above, there is an effect that there is no need to externally supply the potential of the power supply line to which the MOS circuit is connected, and only VCC and VEE need to be externally supplied. Further, the VDD generation circuit 21 and the VSS generation circuit of this embodiment
22 features of, VDD = VCC-VBE QDD, VSS = VCC-V RS -VBE QS, however, VBE QdD: base-emitter voltage of QDD, V RS: voltage drop at the resistor RS, VBE QS: the QS This is the voltage between the base and the emitter, and the potentials VDD and VSS are determined by VCC.
That is, in general, the output signal level of the ECL circuit constituted by the npn transistor is determined by VCC. Therefore, even if the output signal level of the driver constituted by the ECL circuit fluctuates in accordance with the fluctuation of VCC, this VDD generation circuit 21 And the VSS generation circuit 22 can compensate for this variation. Further, the emitter areas of the QDD and QS and the current values of the current sources IDD2 and IS2 are set so that the current densities of the transistors QDD and QS in the VDD generation circuit 21 and the VSS generation circuit 22 become the same as the current density of QD in the driver. Is set, and the magnitude of RS and the current value of the current source IS1 are set so that the current density of the resistor RS in the VSS generation circuit 22 becomes the same as the current density of RD in the driver. The change of the output signal level of the driver due to the fluctuation is detected by the VDD generation circuit 21 and VSS.
The compensation can be made by the generation circuit 22. Next, FIG. 13 is a diagram of a tenth embodiment of the present invention, in which a potential VDD1 (−0.
8V and VSS1 (−2.8 V) are generated by the VDD generation circuit 21 and the VSS generation circuit 22. With this configuration, as described above, there is an effect that there is no need to externally supply the potential of the power supply line to which the MOS circuit is connected, and it is sufficient to supply only VCC and VEE from outside. Further, the VDD generation circuit 21 and the VDSS generation circuit 2 of the present embodiment
Since the potentials VDD and VSS generated by 2 are determined by VCC, EC
Even if the level of the output signal of the address buffer and the decoder constituted by the L circuit fluctuates with the fluctuation of VCC, the VDD generation circuit 21 and the VSS generation circuit 22 can compensate for this fluctuation. Further, the current density of the transistors QDD and QS in the VDD generation circuit 21 and the VSS generation circuit 22 is
1, Set the emitter area of QDD and QS and the current value of current sources IDD2 and IS2 so that the current density becomes the same as that of QA2.
If the magnitude of RS and the current value of the current source IS1 are set so that the current density of the resistor RS in the generation circuit 22 becomes the same as the current density of RA1 and RA2 in the address buffer, process variation or temperature variation The change in the output signal level of the address buffer can be compensated by the VDD generation circuit 21 and the VSS generation circuit 22. Next, FIG. 14 shows an eleventh embodiment of the present invention, in which the potential VSS (−) of the power supply line to which the memory cell 16 in FIG. 9 is connected is shown.
2.8V) is generated by the VSS generation circuit 22. With this configuration, as described above, there is an effect that there is no need to externally supply the potential of the power supply line to which the MOS circuit is connected, and it is sufficient to supply only VCC and VEE from outside. Further, since the potential VSS generated by the VSS generation circuit 22 is determined by VCC, even if the level of the output signal of the driver configured by the ECL circuit fluctuates with the fluctuation of VCC, the VSS generation circuit 22 generates this fluctuation. Can be compensated. Further, the QS is set so that the current density of the transistor QS in the VSS generation circuit 22 becomes equal to the current density of the QD in the driver.
And the current value of current source IS2.
If the magnitude of RS and the current value of the current source IS1 are set so that the current density of S becomes the same as the current density of RD in the driver, a change in the output signal level of the driver due to process variation or temperature variation can be obtained. This VSS generation circuit 22 can compensate. FIGS. 12, 13, and 14 are FIGS. 6, 7,
Although FIG. 9 shows an example in which VDD and VSS are generated from VCC, it is apparent that similar effects can be obtained even if VES, VDD and VSS in FIG. 8 are generated from VCC. Next, FIG. 15 is a diagram of a twelfth embodiment of the present invention, showing a chip layout diagram of a memory. In FIG. 15, a circuit GEN30 (VDD generation circuit and VS30) for generating a power supply voltage to be applied to a MOS circuit or a BiMOS circuit is shown.
The power supply line connected to the S generation circuit is supplied separately from the power supply line connected to the ECL circuit. That is, in Fig. 15, the pad that supplies VCC to GEN30
31 (VCC PAD) and VEE pad (VEE PAD)
And pads 33 and 34 for supplying VCC and VEE to the ECL circuit. With this configuration, the MOS circuit or BiMOS
The switching noise of the circuit does not propagate to the power supply line connected to the ECL circuit, so that malfunction of the ECL circuit due to the noise can be prevented.
以上述べてきたように、本発明においては、ECL回路
とMOS回路またはBiMOS回路の混在する半導体回路におい
て、レベル変換回路が不要になるので、ECL回路とMOS回
路またはBiMOS回路の混在するメモリ等をレベル変換回
路の遅延時間分だけ高速化することが出来る、という効
果が得られる。 また、請求項３、請求項４の発明においては、電圧の
異なる外部電源を増設する必要がなく、かつ電源電圧の
変動を補償することが出来る。また、請求項５の発明に
おいては、MOS回路またはBiMOS回路のスイッチングノイ
ズによるECL回路の誤動作を防止することが出来る。As described above, in the present invention, a semiconductor circuit in which an ECL circuit and a MOS circuit or a BiMOS circuit are mixed does not require a level conversion circuit. The effect is obtained that the speed can be increased by the delay time of the level conversion circuit. According to the third and fourth aspects of the present invention, it is not necessary to add an external power supply having a different voltage, and the fluctuation of the power supply voltage can be compensated. According to the fifth aspect of the present invention, it is possible to prevent a malfunction of the ECL circuit due to switching noise of the MOS circuit or the BiMOS circuit.
第１図は本発明の第１の実施例を示すメモリのブロック
図、第２図は従来例を示すメモリのブロック図、第３図
は本発明の第２の実施例を示すメモリのブロック図、第
４図は本発明が解決しようとする課題および本発明の作
用を説明するための回路図、第５図は従来例を示す回路
図、第６図は本発明の第３の実施例を示す回路図、第７
図は本発明の第４の実施例を示す回路図、第８図は本発
明の第５の実施例を示す回路図、第９図は本発明の第６
の実施例を示す回路図、第10図は本発明の第７の実施例
を示す回路図、第11図は本発明の第８の実施例を示すブ
ロック図、第12図は本発明の第９の実施例を示す回路
図、第13図は本発明の第10の実施例を示す回路図、第14
図は本発明の第11の実施例を示す回路図、第15図は本発
明の第12の実施例を示すレイアウト図である。 ＜符号の説明＞ 11……アドレスバッファ、12……デコーダ 13……ドライバ、14……センス回路 15……出力バッファ、16……メモリセル 17……ドライバ 18、19……出力回路 20……VDD・VSS発生回路 21……VDD発生回路 22……VSS発生回路 30……GEN（VDD・VSS発生回路） 31……VCCパッド 32……VSSパッド 33,34……ECL回路用のパッド VCC,VEE……ECL回路が接続される電源線の電位 VDD,VSS……MOS回路が接続される電源線の電位 VCD,VES……BiMOS回路が接続される電源線の電位FIG. 1 is a block diagram of a memory showing a first embodiment of the present invention, FIG. 2 is a block diagram of a memory showing a conventional example, and FIG. 3 is a block diagram of a memory showing a second embodiment of the present invention. FIG. 4 is a circuit diagram for explaining the problem to be solved by the present invention and the operation of the present invention, FIG. 5 is a circuit diagram showing a conventional example, and FIG. 6 is a circuit diagram showing a third embodiment of the present invention. Circuit diagram, seventh
FIG. 9 is a circuit diagram showing a fourth embodiment of the present invention, FIG. 8 is a circuit diagram showing a fifth embodiment of the present invention, and FIG.
FIG. 10 is a circuit diagram showing a seventh embodiment of the present invention, FIG. 11 is a block diagram showing an eighth embodiment of the present invention, and FIG. FIG. 13 is a circuit diagram showing a ninth embodiment of the present invention, FIG. 13 is a circuit diagram showing a tenth embodiment of the present invention, and FIG.
FIG. 15 is a circuit diagram showing an eleventh embodiment of the present invention, and FIG. 15 is a layout diagram showing a twelfth embodiment of the present invention. <Explanation of reference numerals> 11 ... address buffer, 12 ... decoder 13 ... driver, 14 ... sense circuit 15 ... output buffer, 16 ... memory cell 17 ... driver 18, 19 ... output circuit 20 ... VDD / VSS generator 21… VDD generator 22… VSS generator 30… GEN (VDD / VSS generator) 31… VCC pad 32… VSS pad 33, 34… Pad for ECL circuit VCC, VEE: The potential of the power supply line to which the ECL circuit is connected VDD, VSS: The potential of the power supply line to which the MOS circuit is connected VCD, VES: The potential of the power supply line to which the BiMOS circuit is connected
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 邦彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/413 - 11/417──────────────────────────────────────────────────続 き Continuing on the front page (72) Kunihiko Yamaguchi 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd. (72) Kazuo Kanaya 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Hitachi, Ltd. Within the Central Research Laboratory (72) Inventor Yoji Dei 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Within the Central Research Laboratory, Hitachi, Ltd. Inventor Yoshiaki Sakurai 3681 Hayano, Mobara-shi, Chiba Hitachi Device Engineering Co., Ltd. (58) Field surveyed (Int.Cl. 6 , DB name) G11C 11/413-11/417
Claims (9)
含む半導体回路において、上記MOS回路に印加する電源
電圧を、上記ECL回路の入力信号振動幅電圧とほぼ等し
い値に設定したことを特徴とする半導体回路。In a semiconductor circuit including a MOS circuit that outputs an input signal to an ECL circuit, a power supply voltage applied to the MOS circuit is set to a value substantially equal to an input signal oscillation width voltage of the ECL circuit. Characteristic semiconductor circuit.
を含む半導体回路において、上記BiMOS回路に印加する
電源電圧を、上記ECL回路の入力信号振幅電圧と、上記B
iMOS回路を構成するバイポーラ・トランジスタのベース
・エミッタ間電圧の２倍の電圧との和の電圧とほぼ等し
い値に設定したことを特徴とする半導体回路。2. A semiconductor circuit including a BiMOS circuit for outputting an input signal to an ECL circuit, wherein a power supply voltage to be applied to the BiMOS circuit is determined by: an input signal amplitude voltage of the ECL circuit;
A semiconductor circuit characterized by being set to a value substantially equal to a sum of a voltage twice as large as a voltage between a base and an emitter of a bipolar transistor constituting an iMOS circuit.
路において、上記MOS回路またはBiMOS回路に印加する電
源電圧を、上記ECL回路に電源電圧を供給する電源から
発生する回路を備えたことを特徴とする半導体回路。3. The semiconductor circuit according to claim 1, further comprising a circuit for generating a power supply voltage applied to said MOS circuit or BiMOS circuit from a power supply for supplying a power supply voltage to said ECL circuit. A semiconductor circuit characterized by the above-mentioned.
回路とを含む半導体回路であって、上記MOS回路またはB
iMOS回路に印加する電源電圧を、上記ECL回路に印加す
る電源電圧より小さな値に設定した半導体回路におい
て、上記MOS回路または上記BiMOS回路に印加する電源電
圧を、上記ECL回路に電源電圧を供給する電源から発生
する回路を備えたことを特徴とする半導体回路。4. At least an ECL circuit and a MOS circuit or BiMOS
A semiconductor circuit including the MOS circuit or B
In a semiconductor circuit in which the power supply voltage applied to the iMOS circuit is set to a value smaller than the power supply voltage applied to the ECL circuit, the power supply voltage applied to the MOS circuit or the BiMOS circuit is supplied to the ECL circuit. A semiconductor circuit comprising a circuit generated from a power supply.
たはBiMOS回路を含む半導体回路であって、上記MOS回路
またはBiMOS回路に印加する電源電圧を、上記ECL回路の
出力信号振幅電圧と、上記MOS回路またはBiMOS回路を構
成するMOSトランジスタのしきい値電圧の２倍の電圧と
の和の電圧とほぼ等しいか、それ以下に設定した半導体
回路において、上記MOS回路または上記BiMOS回路に印加
する電源電圧を、上記ECL回路に電源電圧を供給する電
源から発生する回路を備えたことを特徴とする半導体回
路。5. A semiconductor circuit including a MOS circuit or a BiMOS circuit to which an output signal of an ECL circuit is input, wherein a power supply voltage applied to the MOS circuit or the BiMOS circuit is determined by: an output signal amplitude voltage of the ECL circuit; In a semiconductor circuit set to be substantially equal to or less than the sum of a voltage twice as high as the threshold voltage of the MOS transistor constituting the MOS circuit or the BiMOS circuit, the voltage is applied to the MOS circuit or the BiMOS circuit. A semiconductor circuit, comprising: a circuit that generates a power supply voltage from a power supply that supplies a power supply voltage to the ECL circuit.
たはBiMOS回路を含む半導体回路であり、かつ、上記ECL
回路の出力信号が、上記MOS回路またはBiMOS回路内のPM
OSを直接駆動しない回路であって、上記MOS回路またはB
iMOS回路に印加する電源電圧を供給する２本の電源線の
電位のうち低い方の電位を、上記ECL回路の出力信号の
低電位よりNMOSトランジスタのしきい値電圧だけ低い電
位よりも、高い値に設定した半導体回路において、上記
MOS回路または上記BiMOS回路に印加する電源電圧を、上
記ECL回路に電源電圧を供給する電源から発生する回路
を備えたことを特徴とする半導体回路。6. A semiconductor circuit including a MOS circuit or a BiMOS circuit to which an output signal of an ECL circuit is inputted, and
The output signal of the circuit is the PM in the above MOS circuit or BiMOS circuit.
A circuit that does not directly drive the OS, and the MOS circuit or B
The lower one of the two power supply lines for supplying the power supply voltage to be applied to the iMOS circuit is set to a value higher than the lower potential of the output signal of the ECL circuit by the threshold voltage of the NMOS transistor than the lower potential of the output signal of the ECL circuit In the semiconductor circuit set to
A semiconductor circuit comprising: a circuit that generates a power supply voltage applied to a MOS circuit or the BiMOS circuit from a power supply that supplies a power supply voltage to the ECL circuit.
たはBiMOS回路を含む半導体回路であり、かつ、上記ECL
回路の出力信号が、上記MOS回路またはBiMOS回路内のNM
OSを直接駆動しない回路であって、上記MOS回路またはB
iMOS回路に印加する電源電圧を供給する２本の電源線の
電位のうち高い方の電位を、上記ECL回路の出力信号の
高電位よりPMOSトランジスタのしきい値電圧だけ高い電
位よりも、低い値に設定した半導体回路において、上記
MOS回路または上記BiMOS回路に印加する電源電圧を、上
記ECL回路に電源電圧を供給する電源から発生する回路
を備えたことを特徴とする半導体回路。7. A semiconductor circuit including a MOS circuit or a BiMOS circuit to which an output signal of an ECL circuit is input, and
The output signal of the circuit is NM in the above MOS circuit or BiMOS circuit.
A circuit that does not directly drive the OS, and the MOS circuit or B
The higher of the two power supply lines for supplying the power supply voltage to be applied to the iMOS circuit is set to a value lower than the higher potential of the output signal of the ECL circuit by the threshold voltage of the PMOS transistor than the higher potential of the output signal of the ECL circuit. In the semiconductor circuit set to
A semiconductor circuit comprising: a circuit that generates a power supply voltage applied to a MOS circuit or the BiMOS circuit from a power supply that supplies a power supply voltage to the ECL circuit.
導体回路において、上記ECL回路がnpnトランジスタで構
成されている場合は、上記MOS回路またはBiMOS回路に電
源電圧を供給する２本の電源線の電位を、上記ECL回路
に電源電圧を供給する２本の電源線の電位のうち高い方
の電位から発生し、上記ECL回路がpnpトランジスタで構
成されている場合は、上記MOS回路またはBiMOS回路に電
源電圧を供給する２本の電源線の電位を、上記ECL回路
に電源電圧を供給する２本の電源線の電位のうち低い方
の電位から発生する回路を備えたことを特徴とする半導
体回路。8. The semiconductor circuit according to claim 3, wherein when the ECL circuit is constituted by an npn transistor, two power supplies for supplying a power supply voltage to the MOS circuit or the BiMOS circuit are provided. The power supply line potential is generated from the higher one of the two power supply line potentials for supplying the power supply voltage to the ECL circuit, and when the ECL circuit is formed of a pnp transistor, the MOS circuit Alternatively, a circuit is provided which generates the potential of two power supply lines for supplying a power supply voltage to the BiMOS circuit from the lower potential of the two power supply lines for supplying the power supply voltage to the ECL circuit. Semiconductor circuit.
導体回路において、上記MOS回路またはBiMOS回路に印加
する電源電圧を発生する回路に接続される電源線を、上
記ECL回路に接続される電源線とは別系統にしたことを
特徴とする半導体回路。9. The semiconductor circuit according to claim 3, wherein a power supply line connected to a circuit for generating a power supply voltage applied to said MOS circuit or BiMOS circuit is connected to said ECL circuit. A semiconductor circuit characterized by having a different system from the power supply line to be used.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292133A JP2846372B2 (en) | 1989-11-09 | 1989-11-09 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292133A JP2846372B2 (en) | 1989-11-09 | 1989-11-09 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03152798A JPH03152798A (en) | 1991-06-28 |
| JP2846372B2 true JP2846372B2 (en) | 1999-01-13 |
Family
ID=17777964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292133A Expired - Fee Related JP2846372B2 (en) | 1989-11-09 | 1989-11-09 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2846372B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05191263A (en) * | 1992-01-16 | 1993-07-30 | Nec Corp | Semiconductor circuit |
| JPH06162782A (en) * | 1992-11-17 | 1994-06-10 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1989
- 1989-11-09 JP JP1292133A patent/JP2846372B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03152798A (en) | 1991-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3079515B2 (en) | Gate array device, input circuit, output circuit, and step-down circuit | |
| US6363029B1 (en) | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions | |
| US5594382A (en) | Constant voltage circuit | |
| JPH06162782A (en) | Semiconductor integrated circuit device | |
| US5202594A (en) | Low power level converter | |
| JPH0798985A (en) | Semiconductor storage circuit | |
| JP2846372B2 (en) | Semiconductor circuit | |
| JPH0722939A (en) | Logic circuit | |
| JP2820980B2 (en) | Logic circuit | |
| EP0678969B1 (en) | BiMOS semiconductor integrated circuit having boosted voltage line | |
| JP3539778B2 (en) | Reference voltage generation circuit | |
| JPH0334248B2 (en) | ||
| EP0638905A2 (en) | Semiconductor memory integrated circuit | |
| JP3014025B2 (en) | BiCMOS logic integrated circuit | |
| JP3066645B2 (en) | Semiconductor device | |
| JPH01284114A (en) | Bipolar cmos level conversion circuit | |
| JP2972960B2 (en) | Digital output circuit | |
| JPH066202A (en) | Semiconductor integrated circuit | |
| JP3076101B2 (en) | Semiconductor integrated circuit device | |
| US6225828B1 (en) | Decoder for saving power consumption in semiconductor device | |
| JPH0286318A (en) | Level converting circuit | |
| EP0530373A1 (en) | Circuit for converting level | |
| EP0880229A1 (en) | Logic interface circuit | |
| JPH05167429A (en) | Semiconductor integrated circuit device | |
| JPH088654A (en) | Operational amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |