JP3539778B2

JP3539778B2 - Reference voltage generation circuit

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Publication number: JP3539778B2
Application number: JP29972594A
Authority: JP
Inventors: 義憲岡島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-12-02
Filing date: 1994-12-02
Publication date: 2004-07-07
Anticipated expiration: 2019-07-07
Also published as: JPH08162611A

Description

【０００１】
【産業上の利用分野】
本発明は半導体回路に関し、特に、安定した所定の電圧を発生する基準電圧発生回路に関する。
近年、様々な半導体機器の高速化, 小型化および低消費電力化の要求に伴って、動作クロックの高速化および電源電圧の低電圧化が進んで来ている。そして、例えば、半導体記憶装置（ＤＲＡＭ）のセル・プレート電圧や、小振幅Ｉ／Ｏの基準電圧として、安定した電位の電源電圧を生成することのできる半導体回路（基準電圧発生回路）の提供が要望されている。
【０００２】
【従来の技術】
近年、携帯型コンピュータや携帯型通信機器を始めとして、様々な半導体機器に対して、高速化，小型化および低消費電力化が要求されている。それに伴って、各種の半導体回路における動作クロックの高速化および電源電圧の低電圧化が進んで来ている。そして、このような高速クロックおよび低電源電圧においても正確な動作を確保するために、電源電圧（Ｖｃｃ：例えば、３．３ボルト、Ｖｓｓ（ＧＮＤ）：例えば、０ボルト）以外の電圧（例えば、Ｖｒｅｆ，１／２Ｖｃｃ）を使用する場合も多くなって来ている。
【０００３】
図１３は本発明に対応する従来の半導体回路（基準電圧発生回路）の例を示す図であり、例えば、ＤＲＡＭのセル・プレート電圧の発生、或いは、チップ間のデータ・バス線に印加する基準電圧の発生や、受信側のチップにおいて入力信号を差動増幅する際に使用される基準電圧の発生等に使用される回路例を示している。図１３(a) および(b) において、参照符号Ｖccは高電位の電源手段（例えば、３.3ボルト),Ｖssは低電位の電源手段（例えば、GND:０ボルト), 101,102は抵抗（インピーダンス素子), QN101,QN102,QN103はＮチャネル型ＭＯＳトランジスタを示している。
【０００４】
図１３（ａ）に示されるように、電源電圧ＶｃｃおよびＶｓｓが供給される回路において、電圧ＶｃｃおよびＶｓｓ以外の電圧Ｖｒｅｆ（例えば、１／２Ｖｃｃ：出力ｏｕｔ）を生成（発生）するためには、電源手段（電源線）ＶｃｃとＶｓｓとの間に抵抗１０１および１０２を直列に接続し、該抵抗１０１と１０２との接続個所（ｏｕｔ）から出力電圧（基準電圧）Ｖｒｅｆを取り出すようになっている。
【０００５】
或いは、図１３（ｂ）に示されるように、電源線ＶｃｃとＶｓｓとの間に抵抗１０１，１０２およびＮチャネル型ＭＯＳトランジスタＱＮ１０１を直列に接続し、また、電源手段ＶｃｃとＶｓｓとの間にＮチャネル型ＭＯＳトランジスタＱＮ１０２，ＱＮ１０３を直列に接続し、抵抗１０１と１０２との接続個所をトランジスタＱＮ１０２のゲートに接続し、そして、トランジスタＱＮ１０１のゲートおよびドレインをトランジスタＱＮ１０３のゲートに接続するようになっている。
【０００６】
このように、従来、電源電圧ＶｃｃおよびＶｓｓが供給される回路において、電圧ＶｃｃおよびＶｓｓ以外のバイアス電圧（例えば、基準電圧Ｖｒｅｆ，１／２Ｖｃｃ）を生成して、例えば、ＤＲＡＭのセル・プレート電源や小振幅のＩ／Ｏの基準電圧発生回路として使用するには、抵抗により電源電圧を分割（抵抗分割）するのが一般的であった。
【０００７】
図１４は図１３の半導体回路が適用される一例としてのチップ間におけるバス線の構成を示すブロック回路図であり、小振幅のＩ／Ｏの終端電源部を示すものである。すなわち、図１４は、図１３（ａ）および（ｂ）に示す半導体回路（基準電圧発生回路１０５）により生成された基準電圧Ｖｒｅｆを使用し、出力バッファ（２００）の後段に設けたプッシュ・プル回路（１００）によりデータ・バス（１０３）に供給される信号の波形整形を行って、より正確なデータ転送を可能とするものである。
【０００８】
図１４において、参照符号１０１は駆動側チップ，１０２は受信側チップ，１２１は差動増幅器，１０３はデータ・バス，１０４は終端抵抗，１０５は基準電圧発生回路，１００はプッシュ・プル回路，そして，２００は出力バッファを示している。
図１４に示されるように、駆動側チップ１０１から受信側チップ１０２に対してデータを供給するデータ・バス１０３は、出力バッファ２００により制御されるＰチャネル型ＭＯＳトランジスタＱＰ１００およびＮチャネル型ＭＯＳトランジスタＱＮ１００を有するプッシュ・プル回路１００により駆動されるようになっている。また、データ・バス１０３には、終端抵抗１０４を介して基準電圧発生回路１０５出力である基準電圧Ｖｒｅｆが印加され、定常時（データの転送が行われていない状態）のデータ・バス１０３のレベルを基準電圧Ｖｒｅｆに保持するようになっている。また、例えば、受信側チップ１０２において、入力信号ＩＮは差動増幅器１２１に供給され、基準電圧Ｖｒｅｆとの差動増幅が行われるようになっている。
【０００９】
【発明が解決しようとする課題】
上述したように、図１３（ａ）に示す従来の半導体回路では、出力される基準電圧Ｖｒｅｆを安定させるためには、抵抗１０１，１０２に対して大きな電流を流さなければなない。すなわち、電源回路の出力インピーダンスを下げるには、余程大きな直流電流を流さなければならず、消費電力の面で問題がある。
【００１０】
また、図１３（ｂ）に示す従来の半導体回路では、トランジスタＱＮ１０２を介して出力ｏｕｔに電流を供給する場合（プル・ダウン側）の出力インピーダンスは低いが、トランジスタＱＮ１０３を介して出力ｏｕｔから電流を低電位の電源線（Ｖｓｓ）へ引き込む場合（プル・アップ側）の出力インピーダンスは十分に下げることができない。すなわち、トランジスタＱＮ１０３を介して大きな電流を流すことができず、出力電圧ｏｕｔ（基準電圧Ｖｒｅｆ）を十分に安定させることが困難である。
【００１１】
また、例えば、図１４における基準電圧発生回路１０５として図１３（ｂ）の半導体回路が適用された場合、該基準電圧発生回路１０５には終端抵抗１０４を介して電流が流れ込む（プル・アップ側に電流が流れ込む）こともあれば、電流が流れ出す（プル・ダウン側に電流が流れ出す）こともあり、両方の場合で出力電圧Ｖｒｅｆを安定させる必要がある。しかしながら、図１３（ｂ）の回路では、基準電圧Ｖｒｅｆに対して双方向に安定して駆動することが困難となっている。
【００１２】
尚、上述した半導体回路（基準電圧発生回路）は、例えば、受信側チップ１０２の差動増幅器１２１に供給される基準電圧Ｖｒｅｆを発生する回路として、或いは、ＤＲＡＭのセル・プレート電源の発生回路として使用され、さらに、入力バッファ回路や閾値を有する論理ゲート等に対しても適用されるものである。
図１５は関連技術としての半導体回路の例を示すブロック回路図であり、出力される電圧（基準電圧）を安定化させるために、Ｐチャネル型ＭＯＳトランジスタＱＰ３０１，Ｎチャネル型ＭＯＳトランジスタＱＮ３０１，および，ゲート電圧作成回路３００，３００’を設けて構成したものである。
【００１３】
図１５（ａ）および（ｂ）に示されるように、安定した出力電圧を発生する回路として、電源線ＶｃｃとＶｓｓとの間にＮチャネル型ＭＯＳトランジスタＱＮ３０１およびＰチャネル型ＭＯＳトランジスタＱＰ３０１を直列に接続し、これらトランジスタＱＮ３０１およびＱＰ３０１をゲート電圧作成回路３００，３００’により制御するものが考えられている。
【００１４】
しかしながら、図１５（ａ）に示す半導体回路は、各トランジスタＱＮ３０１およびＱＰ３０１のゲートに供給する信号を作成するゲート電圧作成回路３００の構成が難しい。そこで、図１５（ｂ）に示すように、出力電圧のゆれを検出するフィード・バック回路を構成するためにアナログ的な演算増幅機器（オペ・アンプ）３０１を用いたゲート電圧作成回路３００’も考えられている。
【００１５】
しかし、より簡略な構成でより少ない消費電力で安定した出力電圧を発生することのできる半導体回路（基準電圧発生回路）の提供が望まれている。
本発明は、上述した従来の半導体回路が有する課題に鑑み、少ない消費電力で小さな出力インピーダンスを有する半導体回路（基準電圧発生回路）の提供を目的とする。
【００１６】
【課題を解決するための手段】
本発明によれば、第１の電源手段Ｖccと第２の電源手段Ｖssとの間に複数の第１導電型トランジスタQP1,QP2 および第２導電型トランジスタQN1,QN2 を直列に設け、所定の第１導電型トランジスタQP2 と第２導電型トランジスタQN1 との接続個所である出力取出ノードN1から基準電圧出力OUT を取り出し、前記第１の電源手段Ｖ cc に接続されるトランジスタ QP1 の基板またはウェル電位として前記第１の電源手段Ｖ cc の電圧を印加すると共に、前記第２の電源手段Ｖ ss に接続されるトランジスタ QN2 の基板またはウェル電位として前記第２の電源手段Ｖ ss の電圧を印加し、前記第１の電源手段Ｖccに接続されるトランジスタおよび前記第２の電源手段Ｖssに接続されるトランジスタQP1,QN2以外のトランジスタQP2,QN1の基板またはウェル電位として前記出力OUTからの基準電圧出力を印加するようにしたことを特徴とする基準電圧発生回路が提供される。
【００１７】
【作用】
本発明の基準電圧発生回路によれば、複数の第１導電型トランジスタQP1,QP2 および第２導電型トランジスタQN1,QN2 が第１の電源手段Ｖccと第２の電源手段Ｖssとの間に設けられる。そして、所定の第１導電型トランジスタQP2 と第２導電型トランジスタQN1 との接続個所である出力取出ノードN1から基準電圧出力OUT が取り出され、第１の電源手段Ｖccに接続されるトランジスタおよび第２の電源手段Ｖssに接続されるトランジスタQP1,QN2以外のトランジスタQP2,QN1の基板またはウェル電位として基準電圧出力 OUT が印加されるようになっている。
これによって、少ない消費電力で小さな出力インピーダンスを持たせることができる。
【００１８】
【実施例】
以下、図面を参照して本発明に係る半導体回路（基準電圧発生回路）の各実施例を説明する。
図１は本発明に係る半導体回路（基準電圧発生回路）の実施例を示す回路図（その１）であり、同図(a) 〜(e) は本発明の第１〜第５実施例を示している。図１(a) 〜(e) において、参照符号Ｖccは高電位の電源手段（高電位電源線：例えば、３.3ボルト),Ｖssは低電位の電源手段（低電位電源線：例えば、GND:０ボルト), QP1,QP2,QP11,QP12,QP21,QP22はＰチャネル型ＭＯＳトランジスタ, そして,QN1,QN2,QN11,QN12,QN21,QN22はＮチャネル型ＭＯＳトランジスタを示している。
【００１９】
図１（ａ）に示す第１実施例では、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に、２つのＰチャネル型ＭＯＳトランジスタＱＰ１，ＱＰ２および２つのＮチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２が直列に設けられている。すなわち、トランジスタＱＰ１のソースは高電位電源線Ｖｃｃに接続され、トランジスタＱＰ１のドレインはトランジスタＱＮ１のドレインに接続され、トランジスタＱＮ１のソースはノードＮ１でトランジスタＱＰ２のソースに接続されている。また、トランジスタＱＰ２のドレインはトランジスタＱＮ２のドレインに接続され、トランジスタＱＮ２のソースは低電位電源線Ｖｓｓに接続されている。ここで、出力電圧ＯＵＴ（基準電圧Ｖｒｅｆ：例えば、１／２Ｖｃｃ）は、トランジスタＱＮ１とＱＰ２との接続個所であるノードＮ１から取り出されるようになっている。
【００２０】
図１（ｂ）に示す第２実施例では、図１（ａ）の第１実施例において、トランジスタＱＮ１のゲートおよびドレインが共通接続され、また、トランジスタＱＰ２のソースおよびゲートが共通接続されるようになっている。すなわち、トランジスタＱＮ１およびＱＰ２をダイオードとして構成するようになっている。
図１（ｃ）に示す第３実施例では、図１（ａ）の第１実施例において、トランジスタＱＰ１のソースおよびゲートが共通接続され、また、トランジスタＱＮ２のドレインおよびゲートが共通接続されるようになっている。すなわち、トランジスタＱＰ１およびＱＮ２をダイオードとして構成するようになっている。
【００２１】
図１（ｄ）に示す第４実施例では、図１（ｂ）および（ｃ）の実施例を組み合わせたもので、図１（ａ）の第１実施例において、トランジスタＱＰ１のソースおよびゲートが共通接続され、トランジスタＱＮ１のゲートおよびドレインが共通接続され、トランジスタＱＰ２のソースおよびゲートが共通接続され、そして、トランジスタＱＮ２のドレインおよびゲートが共通接続されるようになっている。すなわち、トランジスタＱＰ１，ＱＰ２およびＱＮ１，ＱＮ２をダイオードとして構成するようになっている。
【００２２】
図１（ｅ）に示す第５実施例では、図１（ｄ）の第４実施例において、トランジスタＱＰ１，ＱＰ２およびＱＮ１，ＱＮ２をそれぞれ２つのトランジスタとして構成したものである。
尚、図１（ｅ）（図１（ｄ））の実施例において、トランジスタＱＰ１１，ＱＰ１２，ＱＮ１１，ＱＮ１２（ＱＰ１，ＱＮ１）のゲートを共通接続し、且つ、トランジスタＱＰ２１，ＱＰ２２，ＱＮ２１，ＱＮ２２（ＱＰ２，ＱＮ２）のゲートを共通接続するのは、例えば、各ゲートを共通接続しないで、８つ（４つ）のダイオード（ダイオード接続のトランジスタ）を直列に接続すると該ダイオードによる電圧降下（例えば、５．６ボルト（２．８ボルト）が大きくなって、例えば、電源電圧Ｖｃｃ＝３．３ボルトの場合に、基準電圧発生回路として有効に機能することが困難となるため、降下電圧を実質的にダイオード２つ分（例えば、１．４ボルト）に抑えるようになっている。もちろん、使用する電圧が高ければ、各トランジスタのゲート同士を接続しないように構成できることもある。
【００２３】
ここで、図１（ａ）〜（ｅ）に示す第１〜第５実施例から明らかなように、本発明の半導体回路は、Ｐチャネル型ＭＯＳトランジスタＱＰ１，ＱＰ２；ＱＰ１１，ＱＰ１２，ＱＰ２１，ＱＰ２２の数は、Ｎチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２；ＱＮ１１，ＱＮ１２，ＱＮ２１，ＱＮ２２の数と同数とされている。また、高電位電源線Ｖｃｃと出力電圧ＯＵＴを取り出すノードＮ１との間のトランジスタ構成は、ノードＮ１と低電位電源線Ｖｓｓとの間のトランジスタ構成と同じにされている。さらに、Ｐチャネル型ＭＯＳトランジスタＱＰ１，ＱＰ２；ＱＰ１１，ＱＰ１２，ＱＰ２１，ＱＰ２２とＮチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２；ＱＮ１１，ＱＮ１２，ＱＮ２１，ＱＮ２２の総数は、４および８とされているが、一般に、４のｎ倍〔ｎは自然数〕として構成することができる。また、Ｐチャネル型ＭＯＳトランジスタＱＰ１，ＱＰ２；ＱＰ１１，ＱＰ１２，ＱＰ２１，ＱＰ２２の閾値電圧とＮチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２；ＱＮ１１，ＱＮ１２，ＱＮ２１，ＱＮ２２の閾値電圧をそれぞれ等しいものしてもよい。或いは、Ｐチャネル型ＭＯＳトランジスタの閾値電圧とＮチャネル型ＭＯＳトランジスタの閾値電圧との差を電源電圧に比して１０％以下となるようにしてもよい。これらの回路構成の変形は、以下の各実施例（第６実施例〜第１５実施例）においても、上記の第１実施例〜第５実施例と同様に適用することができる。
【００２４】
さらに、本発明の各実施例（第１実施例〜第１５実施例）では、例えば、基準電圧Ｖｒｅｆを、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に設けた対称な回路構成を有するＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタの両方を使用して発生するようになっており、半導体回路（基準電圧発生回路）に電流が流れ込む（プル・アップ側に電流が流れ込む）場合、および、電流が流れ出す（プル・ダウン側に電流が流れ出す）場合の両方で出力電圧（基準電圧）Ｖｒｅｆを安定させることができる。そして、本発明の各実施例によれば、常に直流電流を消費する抵抗を用いることなく少ない直流電流消費で、また、小さな出力インピーダンスを持つ半導体回路を構成することが可能となる。
【００２５】
図２は本発明の半導体回路の実施例を示す回路図（その２）であり、同図（ａ）〜（ｄ）は本発明の第６〜第９実施例を示している。
図２（ａ）に示す第６実施例では、高電位電源線Ｖｃｃに接続されたトランジスタＱＰ１のゲートおよび低電位電源線Ｖｓｓに接続されたトランジスタＱＮ２のゲートを、トランジスタＱＮ１のソースとトランジスタＱＰ２のソースの接続個所（ＯＵＴ）に接続するようになっている。すなわち、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に直列接続されるトランジスタの外側のトランジスタＱＰ１，ＱＮ２のゲートに供給する信号を出力ＯＵＴから取り出すようになっている。
【００２６】
図２（ｂ）に示す第７実施例では、図２（ａ）の第６実施例において、トランジスタＱＮ１およびＱＰ２を図１（ｂ）の第２実施例のようにダイオード接続するようにしたものである。すなわち、トランジスタＱＰ１，ＱＮ２のゲートに供給する信号を出力ＯＵＴから取り出し、トランジスタＱＮ１のゲートおよびドレインを共通接続し、そして、トランジスタＱＰ２のソースおよびゲートが共通接続するようになっている。
【００２７】
図２（ｃ）に示す第８実施例では、図２（ａ）の第６実施例において、トランジスタＱＮ１およびＱＰ２の基板バイアス電位（ウェルバイアス電位）も出力ＯＵＴに接続するようになっている。すなわち、トランジスタＱＰ１，ＱＮ２のゲートおよびトランジスタＱＮ１，ＱＰ２のバックゲートに対して、出力ＯＵＴの電位を印加するようになっている。
【００２８】
図２（ｄ）に示す第９実施例では、図２（ｂ）および図２（ｃ）の実施例を組み合わせた構成とされ、トランジスタＱＮ１およびＱＰ２をダイオード接続し、トランジスタＱＰ１，ＱＮ２のゲートに出力ＯＵＴの電位を印加すると共に、トランジスタＱＮ１およびＱＰ２のバックゲートに対しても出力ＯＵＴの電位を印加するように構成されている。ここで、図２（ｃ）および（ｄ）の第８および第９実施例において、トランジスタＱＰ１のバックゲート（基板またはウェル）には高電位電源電圧Ｖｃｃが印加され、また、トランジスタＱＮ２のバックゲートには低電位電源電圧Ｖｓｓが印加されている。
【００２９】
尚、図２（ｃ）および図２（ｄ）に示す実施例では、例えば、半導体回路がトリプルウェル（Ｔｒｉｐｐｌｅ−Ｗｅｌｌ）構造を使用して形成される。
図３は本発明の半導体回路の実施例を示す回路図（その３）であり、同図（ａ）および（ｂ）は本発明の第１０および第１１実施例を示している。図３（ａ）および（ｂ）において、参照符号１０は第１出力部を示し、また、２０は第２出力部を示している。
【００３０】
図３（ａ）に示す第１０実施例では、図２（ｄ）に示す第９実施例（第１出力部１０）に対して第２の出力ＯＵＴ−Ｂを取り出す第２出力部（２０）が並列に設けられている。第２出力部２０は、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に直列に接続されたＮチャネル型ＭＯＳトランジスタＱＮ３およびＰチャネル型ＭＯＳトランジスタＱＰ３を備えて構成されており、トランジスタＱＮ３のドレインは高電位電源線Ｖｃｃに接続され、トランジスタＱＮ３のソースはトランジスタＱＰ３のソースおよび第２の出力ＯＵＴ−Ｂに共通接続され、そして、トランジスタＱＰ３のドレインは低電位電源線Ｖｓｓに接続されている。
【００３１】
第１出力部１０は、前述した図２（ｄ）に示す第９実施例と同様の構成とされ、その出力ＯＵＴ（第１の出力ＯＵＴ−Ａ）は、第２出力部２０におけるトランジスタＱＮ３，ＱＰ３のバックゲート（基板またはウェル）に接続され、トランジスタＱＮ３のゲートは第２出力部２０におけるトランジスタＱＰ１のドレインとトランジスタＱＮ１のゲートおよびドレインとの接続個所に共通接続され、そして、トランジスタＱＰ３のゲートは第２出力部２０におけるトランジスタＱＮ２のドレインとトランジスタＱＰ２のゲートおよびドレインとの接続個所に共通接続されている。
【００３２】
図３（ｂ）に示す第１１実施例（５０）も、上記の第１０実施例と同様に、図２（ｄ）に示す第９実施例（第１出力部１０）に対して第２の出力ＯＵＴ−Ｂを取り出す第２出力部（２０）が並列に設けられている。ここで、本第１１実施例では、図３（ａ）の第１０実施例において、第２出力部２０におけるトランジスタＱＮ３，ＱＰ３のバックゲートに第１出力部１０の出力（第１の出力）ＯＵＴ−Ａを接続する代わりに、該第２出力部２０の出力（第２の出力）ＯＵＴ−Ｂを接続するようになっている。すなわち、第２の出力ＯＵＴ−Ｂは、第２出力部２０におけるトランジスタＱＮ３のソースおよびバックゲートとトランジスタＱＰ３のソースおよびバックゲートに対して共通に接続されている。
【００３３】
図４は図３に示す半導体回路を制御回路により制御する様子を示す図であり、図４（ａ）および（ｂ）は図３（ａ）および（ｂ）に対応するものである。すなわち、図４（ａ）は、図３（ａ）に示す第１０実施例の半導体回路において、トランジスタＱＰ１，ＱＮ２のゲートを第１の出力ＯＵＴ−Ａから切り離し、該トランジスタＱＰ１，ＱＮ２のゲート（入力）に対して抵抗Ｒ１を介して他の制御回路３０の出力を供給するようにしたものである。また、図４（ｂ）は、図３（ｂ）に示す第１１実施例の半導体回路において、トランジスタＱＰ１，ＱＮ２のゲートを第１の出力ＯＵＴ−Ａから切り離し、該トランジスタＱＰ１，ＱＮ２のゲート（入力）に対して抵抗Ｒ１を介して他の制御回路３０の出力を供給するようにしたものである。そして、制御回路３０により出力電圧（ＯＵＴ−Ａ，ＯＵＴ−Ｂ）の微調整を行うようになっている。
【００３４】
図５は図３に示す半導体回路の一実施例を適用した回路例を示す図であり、図４（ｂ）に示す回路の一例を具体的に示したものである。
図５に示されるように、制御回路３０は、例えば、Ｐチャネル型ＭＯＳトランジスタＱＰ３１〜ＱＰ３６およびＮチャネル型ＭＯＳトランジスタＱＮ３１〜ＱＮ３６を備えて構成されており、トランジスタＱＮ３２のゲートおよびトランジスタＱＰ３５のゲートには、基準電圧Ｖｒｅｆが印加されるようになっている。
【００３５】
図６は本発明の半導体回路の実施例を示す回路図（その４）であり、本発明の第１２実施例を示している。本第１２実施例では、前述した図３（ｂ）に示す第１１実施例において、トランジスタＱＰ１，ＱＮ２のゲートを第１出力部１０の出力（第１の出力）ＯＵＴ−Ａに接続する代わりに、第２出力部２０の出力（第２の出力）ＯＵＴ−Ｂに接続するようになっている。
【００３６】
図７は本発明の半導体回路の実施例を示す回路図（その５）であり、本発明の第１３実施例を示している。本第１３実施例では、上記の図６の第１２実施例における第２出力部２０を第１出力部１０と同様に４つのトランジスタで構成するようになっている。すなわち、第２出力部２０は、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に、２つのＰチャネル型ＭＯＳトランジスタＱＰ３，ＱＰ４および２つのＮチャネル型ＭＯＳトランジスタＱＮ３，ＱＮ４が直列に設けられている。すなわち、トランジスタＱＰ４のソースは高電位電源線Ｖｃｃに接続され、トランジスタＱＰ４のドレインはトランジスタＱＮ３のドレインに接続され、トランジスタＱＮ３のソースおよびバックゲート（基板またはウェル）はトランジスタＱＰ３のソースおよびバックゲートに接続されると共に、第２出力部２０の出力（第２の出力）ＯＵＴ−Ｂが接続されている。また、トランジスタＱＰ３のドレインはトランジスタＱＮ４のドレインに接続され、トランジスタＱＮ４のソースは低電位電源線Ｖｓｓに接続されている。ここで、第１出力部１０におけるトランジスタＱＰ１のゲートおよびトランジスタＱＮ２のゲートは第２の出力ＯＵＴ−Ｂに共通接続され、トランジスタＱＮ３のゲートはトランジスタＱＮ１のゲートに接続され、そして、トランジスタＱＰ３のゲートはトランジスタＱＰ２のゲートに接続されるようになっている。
【００３７】
図８は本発明の半導体回路の実施例を示す回路図（その６）であり、本発明の第１４実施例（４０）を示している。本第１４実施例では、上記の図７の第１３実施例において、トランジスタＱＰ４のバックゲートを高電位電源線Ｖｃｃに接続し、トランジスタＱＮ４のバックゲートを低電位電源線Ｖｓｓに接続し、第２出力部２０におけるトランジスタＱＰ４のゲートおよびトランジスタＱＮ４のゲートを第１の出力ＯＵＴ−Ａに共通接続するようになっている。すなわち、第２出力部２０を第１出力部１０と同様の構成とするようになっている。
【００３８】
図９は本発明の半導体回路の実施例を示す回路図（その７）であり、本発明の第１５実施例を示している。本第１５実施例では、上記の図８の第１４実施例の半導体回路４０を２つ接続するようになっている。すなわち、第１の半導体回路における第２の出力ＯＵＴ−１Ｂを第２の半導体回路における第１の出力ＯＵＴ−２Ａに接続して出力ＯＵＴとし、さらに、第２の半導体回路における第２の出力ＯＵＴ−２Ｂを第１の半導体回路における第１の出力ＯＵＴ−１Ａに接続するようになっている。ここで、第２の出力ＯＵＴ−２Ｂは、例えば、終端抵抗４を介してデータ・バス３に接続されるようになっている。
【００３９】
図１０は本発明の半導体回路が適用される一例としてのチップ間におけるバス線の構成を示すブロック回路図であり、小振幅のＩ／Ｏの終端電源部を示すものである。同図において、参照符号１は駆動側チップ，２は受信側チップ，３はデータ・バス，４は終端抵抗（Ｒ_ＴＴ），５は本発明の半導体回路が組み込まれた終端用チップ，そして，１１および１２は駆動側チップ１におけるプッシュ・プル回路および出力バッファを示している。
【００４０】
図１０に示されるように、駆動側チップ１から受信側チップ２に対してデータを供給するデータ・バス３は、出力バッファ１２により制御されるＰチャネル型ＭＯＳトランジスタＱＰ１０およびＮチャネル型ＭＯＳトランジスタＱＮ１０を有するプッシュ・プル回路１１により駆動されるようになっている。ここで、プッシュ・プル回路１１には出力用電源Ｖ_ＤＤＱおよびＶ_ＳＳＱが印加されている。
【００４１】
駆動側チップ１において、出力バッファ１２は、インバータＩ１〜Ｉ３，ノアゲートＮＯＲ１，ナンドゲートＮＡＮＤ１を備えて構成され、インバータＩ２およびＩ３の出力によりトランジスタＱＰ１０およびＱＮ１０が制御されるようになっている。ノアゲートＮＯＲ１およびナンドゲートＮＡＮＤ１の入力には、例えば、前段のフリップ・フロップの反転レベルの出力信号（／Ｑ）が供給されると共に、制御信号ＳＳおよびその反転信号が供給されるようになっている。ここで、制御信号ＳＳが高レベル“Ｈ”のときは、トランジスタＱＰ１０およびＱＮ１０が両方ともスイッチ・オフとなり駆動側チップ１の出力ＯＵＴが高インピーダンス状態となる。
【００４２】
受信側チップ２において、入力ＩＮには入力バッファ２１が設けられ、入力ＩＮの信号と基準電圧Ｖｒｅｆとの差動増幅を行うようになっている。また、入力バッファ（差動増幅器）２１の出力は、例えば、インバータＩ４を介して次段の回路へ供給される。入力バッファ２１は、例えば、Ｐチャネル型ＭＯＳトランジスタＱＰ１２１，ＱＰ１２２およびＮチャネル型ＭＯＳトランジスタＱＮ１２１，ＱＮ１２２，ＱＮ１２３により構成されている。ここで、トランジスタＱＮ１２３のゲートには、活性化信号ＡＣＴが供給され、該入力バッファ２１の動作を制御するようになっている。
【００４３】
図１１は本発明の半導体回路が適用される図１０における終端用チップの一例を示す回路図である。
図１１に示されるように、終端用チップ５は、終端抵抗４（Ｒ_ＴＴ），２つの半導体回路（基準電圧発生回路）５１，５２（５０），および，制御回路３０’ を備えて構成されている。ここで、基準電圧発生回路５１，５２は、前述した図３（ｂ）に示す第１１実施例の半導体回路５０に対応するものである。尚、終端用チップ５の電源は、例えば、駆動側チップ１の電源と同様に、出力用電源Ｖ_ＤＤＱおよびＶ_ＳＳＱ（０ボルト）が使用されている。
【００４４】
基準電圧発生回路５１は、終端抵抗４を介してデータ・バス３に接続され、該データ・バス３に基準電圧Ｖｒｅｆを印加するようになっている。また、基準電圧発生回路５２は、制御回路３０’ における差動増幅器に対して基準電圧Ｖｒｅｆを供給すると共に、図１０に示す受信側チップ２における差動増幅器（入力バッファ）２１に対して基準電圧Ｖｒｅｆを供給するようになっている。ここで、基準電圧Ｖｒｅｆとしては、例えば、出力用電源Ｖ_ＤＤＱおよびＶ_ＳＳＱの中間電位の電圧１／２Ｖ_ＤＤＱとされている。
【００４５】
制御回路３０’ は、Ｐチャネル型ＭＯＳトランジスタＱＰ３１，ＱＰ３２およびＮチャネル型ＭＯＳトランジスタＱＮ３１，ＱＮ３２，ＱＮ３３により構成された入力バッファ（差動増幅器），および，Ｐチャネル型ＭＯＳトランジスタＱＰ３３およびＮチャネル型ＭＯＳトランジスタＱＮ３４により構成されたインバータを備えて構成されている。制御回路３０’ の入力（入力バッファの入力）には、終端抵抗４を介してデータ・バス３が接続され（基準電圧発生回路５１の第２の出力ＯＵＴ−Ｂが供給され），基準電圧発生回路５２の出力である基準電圧Ｖｒｅｆと差動増幅されるようになっている。また、制御回路３０’ の出力（インバータァの出力）は、抵抗Ｒ１を介して基準電圧発生回路５１の入力（第１の出力ＯＵＴ−Ａ）に供給されるようになっている。これにより、データ転送が行われていない時のデータ・バス３のレベルを基準電圧Ｖｒｅｆに保持するようになっている。
【００４６】
図１２は本発明の半導体回路が適用される他の例としての入力バッファの一例の構成を示す回路図であり、図８に示す本発明の半導体回路の第１４実施例を適用した入力バッファの例を示すものである。
図１２および図８から明らかなように、本実施例の入力バッファは、第１４実施例における第１の出力ＯＵＴ−Ａを入力ＩＮとし、Ｐチャネル型ＭＯＳトランジスタＱＰ５とＮチャネル型ＭＯＳトランジスタＱＮ５との接続個所から出力ＯＵＴを取り出すようになっている。ここで、トランジスタＱＰ５のゲートにはトランジスタＱＰ４とＱＮ３との接続個所からの信号が供給され、また、トランジスタＱＮ５のゲートにはトランジスタＱＰ３とＱＮ４との接続個所からの信号が供給されるようになっている。
このように、本発明に係る半導体回路は、前述した基準電圧発生回路やＤＲＡＭのセル・プレート電源の発生回路としての適用だけでなく、図１２に示すような入力バッファへの適用、或いは、閾値を有する論理ゲート等に対しても適用することができる。
【００４７】
以上、詳述したように、本発明に係る半導体回路の各実施例によれば、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に設けた対称な回路構成を有するＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタの両方を使用し、半導体回路（基準電圧発生回路）に電流が流れ込む場合、および、電流が流れ出す場合の両方で出力（基準電圧Ｖｒｅｆ）を安定させることができる。
【００４８】
【発明の効果】
以上、詳述したように、本発明の半導体回路（基準電圧発生回路）によれば、少ない直流電流消費で、小さな出力インピーダンスを持つ半導体回路（基準電圧発生回路）を構成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の実施例を示す回路図（その１）である。
【図２】本発明の半導体回路の実施例を示す回路図（その２）である。
【図３】本発明の半導体回路の実施例を示す回路図（その３）である。
【図４】図３に示す半導体回路を制御回路により制御する様子を示す図である。
【図５】図３に示す半導体回路の一実施例を適用した回路例を示す図である。
【図６】本発明の半導体回路の実施例を示す回路図（その４）である。
【図７】本発明の半導体回路の実施例を示す回路図（その５）である。
【図８】本発明の半導体回路の実施例を示す回路図（その６）である。
【図９】本発明の半導体回路の実施例を示す回路図（その７）である。
【図１０】本発明の半導体回路が適用される一例としてのチップ間におけるバス線の構成を示すブロック回路図である。
【図１１】本発明の半導体回路が適用される図１０における終端用チップの一例を示す回路図である。
【図１２】本発明の半導体回路が適用される他の例としての入力バッファの一例の構成を示す回路図である。
【図１３】本発明に対応する従来の半導体回路の例を示す図である。
【図１４】図１３の半導体回路が適用される一例としてのチップ間におけるバス線の構成を示すブロック回路図である。
【図１５】関連技術としての半導体回路の例を示すブロック回路図である。
【符号の説明】
１…駆動側チップ
２…受信側チップ
３…データ・バス
４…終端抵抗
５…終端用チップ[0001]
[Industrial applications]
The present invention relates to a semiconductor circuit, and in particular, generates a stable predetermined voltage.Reference voltage generation circuitAbout.
In recent years, with the demand for higher speed, smaller size, and lower power consumption of various semiconductor devices, higher speed operation clocks and lower power supply voltages have been developed. For example, a semiconductor circuit capable of generating a stable power supply voltage as a cell plate voltage of a semiconductor memory device (DRAM) or a reference voltage of a small amplitude I / O.(Reference voltage generation circuit)Is requested.
[0002]
[Prior art]
In recent years, various semiconductor devices, such as portable computers and portable communication devices, have been required to have higher speed, smaller size, and lower power consumption. Accompanying this, the operation clocks of various semiconductor circuits have been sped up and the power supply voltage has been lowered. In order to ensure accurate operation even at such a high-speed clock and a low power supply voltage, a voltage (for example, 3.3 volts, Vss (GND): for example, 0 volts) other than the power supply voltage (for example, 3.3 volts) is used. Vref, 1/2 Vcc).
[0003]
FIG. 13 shows a conventional semiconductor circuit corresponding to the present invention.(Reference voltage generation circuit)FIG. 3 is a diagram showing an example of the case where, for example, generation of a cell plate voltage of a DRAM, generation of a reference voltage applied to a data bus line between chips, or differential amplification of an input signal in a chip on a receiving side. 2 shows an example of a circuit used for generating a reference voltage used for the above. In FIGS. 13 (a) and 13 (b), Vcc is a high-potential power supply (for example, 3.3 volts), Vss is a low-potential power supply (for example, GND: 0 volt), and 101 and 102 are resistors (impedance). ), QN101, QN102, and QN103 indicate N-channel MOS transistors.
[0004]
As shown in FIG. 13A, in a circuit to which the power supply voltages Vcc and Vss are supplied, in order to generate (generate) a voltage Vref (for example, Ｖ Vcc: output out) other than the voltages Vcc and Vss, The resistors 101 and 102 are connected in series between the power supply means (power supply line) Vcc and Vss, and the output voltage (reference voltage) Vref is taken out from the connection point (out) between the resistors 101 and 102. I have.
[0005]
Alternatively, as shown in FIG. 13B, resistors 101 and 102 and an N-channel MOS transistor QN101 are connected in series between the power supply lines Vcc and Vss, and between the power supply means Vcc and Vss. N-channel MOS transistors QN102 and QN103 are connected in series, the connection point between resistors 101 and 102 is connected to the gate of transistor QN102, and the gate and drain of transistor QN101 are connected to the gate of transistor QN103. ing.
[0006]
As described above, conventionally, in a circuit to which the power supply voltages Vcc and Vss are supplied, a bias voltage (for example, the reference voltage Vref, 1/2 Vcc) other than the voltages Vcc and Vss is generated, and for example, the cell plate power supply of the DRAM is generated. In general, a power supply voltage is divided by a resistor (resistance division) in order to use it as a reference voltage generating circuit for an I / O having a small amplitude.
[0007]
FIG. 14 is a block circuit diagram showing a configuration of a bus line between chips as an example to which the semiconductor circuit of FIG. 13 is applied, and shows a terminal power supply unit of a small amplitude I / O. That is, FIG. 14 uses the reference voltage Vref generated by the semiconductor circuit (reference voltage generation circuit 105) shown in FIGS. 13A and 13B, and uses a push-pull provided at the subsequent stage of the output buffer (200). The circuit (100) shapes the waveform of the signal supplied to the data bus (103) to enable more accurate data transfer.
[0008]
14, reference numeral 101 denotes a driving chip, 102 denotes a receiving chip, 121 denotes a differential amplifier, 103 denotes a data bus, 104 denotes a terminating resistor, 105 denotes a reference voltage generating circuit, 100 denotes a push-pull circuit, and , 200 indicate output buffers.
As shown in FIG. 14, the data bus 103 for supplying data from the driving chip 101 to the receiving chip 102 includes a P-channel MOS transistor QP100 and an N-channel MOS transistor QN100 controlled by an output buffer 200. Is driven by a push-pull circuit 100 having A reference voltage Vref, which is an output of a reference voltage generating circuit 105, is applied to the data bus 103 via a terminating resistor 104, and the level of the data bus 103 in a normal state (a state in which data is not transferred) is applied. At the reference voltage Vref. Further, for example, in the receiving side chip 102, the input signal IN is supplied to the differential amplifier 121, and the differential amplification with the reference voltage Vref is performed.
[0009]
[Problems to be solved by the invention]
As described above, in the conventional semiconductor circuit shown in FIG. 13A, in order to stabilize the output reference voltage Vref, a large current must flow through the resistors 101 and 102. That is, in order to lower the output impedance of the power supply circuit, an excessively large DC current must be passed, and there is a problem in power consumption.
[0010]
Further, in the conventional semiconductor circuit shown in FIG. 13B, when a current is supplied to the output out via the transistor QN102 (pull-down side), the output impedance is low, but the current from the output out via the transistor QN103 is reduced. Is pulled into the low potential power supply line (Vss) (pull-up side), the output impedance cannot be sufficiently reduced. That is, a large current cannot flow through the transistor QN103, and it is difficult to sufficiently stabilize the output voltage out (reference voltage Vref).
[0011]
For example, when the semiconductor circuit of FIG. 13B is applied as the reference voltage generation circuit 105 in FIG. 14, a current flows into the reference voltage generation circuit 105 via the terminating resistor 104 (to the pull-up side). In some cases, the current flows in (the current flows in), and in another case, the current flows out (the current flows in the pull-down side). In both cases, it is necessary to stabilize the output voltage Vref. However, in the circuit of FIG. 13B, it is difficult to drive stably bidirectionally with respect to the reference voltage Vref.
[0012]
The above-described semiconductor circuit (reference voltage generation circuit) is used, for example, as a circuit for generating a reference voltage Vref supplied to the differential amplifier 121 of the receiving chip 102 or as a circuit for generating a cell plate power supply of a DRAM. It is also used for an input buffer circuit and a logic gate having a threshold value.
FIG. 15 is a block circuit diagram showing an example of a semiconductor circuit as a related art. In order to stabilize an output voltage (reference voltage), a P-channel MOS transistor QP301, an N-channel MOS transistor QN301, and It is configured by providing gate voltage generation circuits 300 and 300 '.
[0013]
As shown in FIGS. 15A and 15B, as a circuit for generating a stable output voltage, an N-channel MOS transistor QN301 and a P-channel MOS transistor QP301 are connected in series between power supply lines Vcc and Vss. It is considered that the transistors QN301 and QP301 are connected and controlled by gate voltage generating circuits 300 and 300 '.
[0014]
However, in the semiconductor circuit shown in FIG. 15A, the configuration of the gate voltage generation circuit 300 that generates signals to be supplied to the gates of the transistors QN301 and QP301 is difficult. Therefore, as shown in FIG. 15B, a gate voltage generation circuit 300 'using an analog operational amplifier (op-amp) 301 to form a feedback circuit for detecting fluctuations in output voltage is also provided. It is considered.
[0015]
However, a semiconductor circuit that can generate a stable output voltage with less power consumption with a simpler configuration(Reference voltage generation circuit)Is desired.
The present invention has been made in view of the above-described problems of the conventional semiconductor circuit, and has been made in view of the above-described problems.(Reference voltage generation circuit)The purpose is to provide.
[0016]
[Means for Solving the Problems]
According to the present invention, a plurality of first conductivity type transistors QP1 and QP2 and a plurality of second conductivity type transistors QN1 and QN2 are provided in series between the first power supply means Vcc and the second power supply means Vss. The reference voltage output OUT is extracted from an output extraction node N1, which is a connection point between the one conductivity type transistor QP2 and the second conductivity type transistor QN1,The first power supply means V cc Transistor connected to QP1 The first power supply means V as the substrate or well potential cc And the second power supply means V ss Transistor connected to QN2 The second power supply means V as a substrate or well potential. ss Apply the voltage ofA reference voltage output from the output OUT is applied as a substrate or well potential of transistors QP2 and QN1 other than the transistors QP1 and QN2 connected to the first power supply means Vcc and the transistors QP1 and QN2 connected to the second power supply means Vss. A reference voltage generating circuit is provided.
[0017]
[Action]
Of the present inventionReference voltage generation circuitAccording to the above, a plurality of first conductivity type transistors QP1 and QP2 and a plurality of second conductivity type transistors QN1 and QN2 are provided between the first power supply means Vcc and the second power supply means Vss. Then, from the output extraction node N1, which is a connection point between the predetermined first conductivity type transistor QP2 and the second conductivity type transistor QN1,Reference voltageThe output OUT is taken out and taken as the substrate or well potential of the transistors QP2 and QN1 other than the transistors QP1 and QN2 connected to the first power supply means Vcc and the transistors QP1 and QN2 connected to the second power supply means Vss.Reference voltage output OUT Is applied.
As a result, a small output impedance can be provided with low power consumption.
[0018]
【Example】
Hereinafter, a semiconductor circuit according to the present invention will be described with reference to the drawings.(Reference voltage generation circuit)Examples of each will be described.
FIG. 1 shows a semiconductor circuit according to the present invention.(Reference voltage generation circuit)FIGS. 3A to 3E are circuit diagrams (part 1) showing the embodiment of the present invention, and FIGS. In FIGS. 1 (a) to 1 (e), reference numeral Vcc is a high-potential power supply (high-potential power supply line: for example, 3.3 volts) and Vss is a low-potential power supply means (low-potential power supply line: for example, GND : 0 volts), QP1, QP2, QP11, QP12, QP21, QP22 indicate P-channel MOS transistors, and QN1, QN2, QN11, QN12, QN21, QN22 indicate N-channel MOS transistors.
[0019]
In the first embodiment shown in FIG. 1A, two P-channel MOS transistors QP1 and QP2 and two N-channel MOS transistors QN1 and QN2 are provided between a high potential power supply line Vcc and a low potential power supply line Vss. Are provided in series. That is, the source of transistor QP1 is connected to high potential power supply line Vcc, the drain of transistor QP1 is connected to the drain of transistor QN1, and the source of transistor QN1 is connected to the source of transistor QP2 at node N1. The drain of the transistor QP2 is connected to the drain of the transistor QN2, and the source of the transistor QN2 is connected to the low-potential power line Vss. Here, the output voltage OUT (reference voltage Vref :, for example, 1/2 Vcc) is taken out from a node N1, which is a connection point between the transistors QN1 and QP2.
[0020]
In the second embodiment shown in FIG. 1B, in the first embodiment of FIG. 1A, the gate and the drain of the transistor QN1 are commonly connected, and the source and the gate of the transistor QP2 are commonly connected. It has become. That is, the transistors QN1 and QP2 are configured as diodes.
In the third embodiment shown in FIG. 1C, in the first embodiment shown in FIG. 1A, the source and the gate of the transistor QP1 are commonly connected, and the drain and the gate of the transistor QN2 are commonly connected. It has become. That is, the transistors QP1 and QN2 are configured as diodes.
[0021]
The fourth embodiment shown in FIG. 1D is a combination of the embodiments shown in FIGS. 1B and 1C. In the first embodiment shown in FIG. 1A, the source and gate of the transistor QP1 are different. The transistors QN1 and QN2 are commonly connected, the gate and drain of the transistor QN2 are commonly connected, the source and gate of the transistor QP2 are commonly connected, and the drain and gate of the transistor QN2 are commonly connected. That is, the transistors QP1, QP2 and QN1, QN2 are configured as diodes.
[0022]
In the fifth embodiment shown in FIG. 1E, the transistors QP1, QP2 and QN1, QN2 in the fourth embodiment shown in FIG. 1D are each configured as two transistors.
In the embodiment of FIGS. 1E and 1D, the gates of the transistors QP11, QP12, QN11, and QN12 (QP1, QN1) are commonly connected, and the transistors QP21, QP22, QN21, and QN22 ( The gates of QP2 and QN2) are connected in common. For example, when eight (four) diodes (diode-connected transistors) are connected in series without connecting each gate in common, a voltage drop (for example, When 5.6 volts (2.8 volts) increases, for example, when the power supply voltage Vcc = 3.3 volts, it becomes difficult to effectively function as the reference voltage generating circuit, and therefore, the drop voltage is substantially reduced. To two diodes (for example, 1.4 volts). Of course, if the voltage used is high, the Also it can be configured to not connect over bets with each other.
[0023]
Here, as is clear from the first to fifth embodiments shown in FIGS. 1A to 1E, the semiconductor circuit of the present invention comprises P-channel type MOS transistors QP1, QP2; QP11, QP12, QP21, QP22. Is the same as the number of N-channel MOS transistors QN1, QN2; QN11, QN12, QN21, QN22. The transistor configuration between the high-potential power supply line Vcc and the node N1 from which the output voltage OUT is extracted is the same as the transistor configuration between the node N1 and the low-potential power supply line Vss. Further, the total number of P-channel type MOS transistors QP1, QP2; QP11, QP12, QP21, QP22 and N-channel type MOS transistors QN1, QN2; QN11, QN12, QN21, QN22 is 4 and 8, but generally, It can be configured as n times 4 [n is a natural number]. The threshold voltages of P-channel MOS transistors QP1, QP2; QP11, QP12, QP21, QP22 and the threshold voltages of N-channel MOS transistors QN1, QN2; QN11, QN12, QN21, QN22 may be equal. Alternatively, the difference between the threshold voltage of the P-channel MOS transistor and the threshold voltage of the N-channel MOS transistor may be 10% or less of the power supply voltage. These modifications of the circuit configuration can be applied to the following embodiments (sixth to fifteenth embodiments) in the same manner as the first to fifth embodiments.
[0024]
Further, in each of the embodiments (first to fifteenth embodiments) of the present invention, for example, a symmetrical circuit configuration in which the reference voltage Vref is provided between the high-potential power supply line Vcc and the low-potential power supply line Vss is used. When a current flows into a semiconductor circuit (reference voltage generating circuit) (a current flows into a pull-up side), the current is generated using both a P-channel MOS transistor and an N-channel MOS transistor. Further, the output voltage (reference voltage) Vref can be stabilized both in the case where the current flows (the current flows in the pull-down side). According to each embodiment of the present invention, it is possible to configure a semiconductor circuit with small DC current consumption and small output impedance without using a resistor that always consumes DC current.
[0025]
FIG. 2 is a circuit diagram (part 2) showing an embodiment of the semiconductor circuit of the present invention, and FIGS. 2 (a) to 2 (d) show sixth to ninth embodiments of the present invention.
In the sixth embodiment shown in FIG. 2A, the gate of the transistor QP1 connected to the high potential power line Vcc and the gate of the transistor QN2 connected to the low potential power line Vss are connected to the source of the transistor QN1 and the transistor QP2. The source is connected to a connection point (OUT). That is, a signal to be supplied to the gates of the transistors QP1 and QN2 outside the transistor connected in series between the high potential power supply line Vcc and the low potential power supply line Vss is extracted from the output OUT.
[0026]
In the seventh embodiment shown in FIG. 2B, the transistors QN1 and QP2 are diode-connected as in the second embodiment of FIG. 1B in the sixth embodiment of FIG. 2A. It is. That is, a signal supplied to the gates of the transistors QP1 and QN2 is extracted from the output OUT, the gate and the drain of the transistor QN1 are commonly connected, and the source and the gate of the transistor QP2 are commonly connected.
[0027]
In the eighth embodiment shown in FIG. 2C, in the sixth embodiment shown in FIG. 2A, the substrate bias potentials (well bias potentials) of the transistors QN1 and QP2 are also connected to the output OUT. That is, the potential of the output OUT is applied to the gates of the transistors QP1 and QN2 and the back gate of the transistors QN1 and QP2.
[0028]
In the ninth embodiment shown in FIG. 2D, the configuration of FIG. 2B and FIG. 2C is combined, and the transistors QN1 and QP2 are diode-connected, and the gates of the transistors QP1 and QN2 are The configuration is such that the potential of the output OUT is applied to the back gates of the transistors QN1 and QP2 while the potential of the output OUT is applied. Here, in the eighth and ninth embodiments of FIGS. 2C and 2D, the high potential power supply voltage Vcc is applied to the back gate (substrate or well) of the transistor QP1, and the back gate of the transistor QN2 is applied. Is supplied with a low potential power supply voltage Vss.
[0029]
In the embodiment shown in FIGS. 2C and 2D, for example, a semiconductor circuit is formed using a triple-well structure.
FIG. 3 is a circuit diagram (part 3) showing an embodiment of the semiconductor circuit of the present invention. FIGS. 3 (a) and 3 (b) show tenth and eleventh embodiments of the present invention. 3A and 3B, reference numeral 10 indicates a first output unit, and reference numeral 20 indicates a second output unit.
[0030]
In the tenth embodiment shown in FIG. 3A, the second output section (20) for extracting the second output OUT-B is different from the ninth embodiment (first output section 10) shown in FIG. 2D. Are provided in parallel. The second output unit 20 includes an N-channel MOS transistor QN3 and a P-channel MOS transistor QP3 connected in series between the high-potential power line Vcc and the low-potential power line Vss. Is connected to the high potential power supply line Vcc, the source of the transistor QN3 is commonly connected to the source of the transistor QP3 and the second output OUT-B, and the drain of the transistor QP3 is connected to the low potential power supply line Vss. I have.
[0031]
The first output unit 10 has the same configuration as that of the ninth embodiment shown in FIG. 2D described above, and its output OUT (first output OUT-A) is the transistor QN3 in the second output unit 20. The gate of the transistor QN3 is commonly connected to the connection point between the drain of the transistor QP1 and the gate and the drain of the transistor QN1 in the second output unit 20, and the gate of the transistor QP3 is connected to the back gate (substrate or well) of the transistor QP3. Are commonly connected to the connection point between the drain of the transistor QN2 and the gate and drain of the transistor QP2 in the second output section 20.
[0032]
The eleventh embodiment (50) shown in FIG. 3 (b) is also different from the ninth embodiment (first output unit 10) shown in FIG. A second output section (20) for extracting the output OUT-B is provided in parallel. Here, in the eleventh embodiment, the output (first output) OUT of the first output unit 10 is connected to the back gate of the transistors QN3 and QP3 in the second output unit 20 in the tenth embodiment of FIG. Instead of connecting -A, the output (second output) OUT-B of the second output section 20 is connected. That is, the second output OUT-B is commonly connected to the source and back gate of the transistor QN3 and the source and back gate of the transistor QP3 in the second output unit 20.
[0033]
FIG. 4 is a diagram showing how the semiconductor circuit shown in FIG. 3 is controlled by a control circuit. FIGS. 4 (a) and 4 (b) correspond to FIGS. 3 (a) and 3 (b). That is, FIG. 4A shows the semiconductor circuit of the tenth embodiment shown in FIG. 3A in which the gates of the transistors QP1 and QN2 are disconnected from the first output OUT-A, and the gates of the transistors QP1 and QN2 ( Input) is supplied with the output of another control circuit 30 via a resistor R1. FIG. 4B shows the semiconductor circuit of the eleventh embodiment shown in FIG. 3B in which the gates of the transistors QP1 and QN2 are disconnected from the first output OUT-A, and the gates of the transistors QP1 and QN2 ( Input) is supplied with the output of another control circuit 30 via a resistor R1. Then, the control circuit 30 finely adjusts the output voltages (OUT-A, OUT-B).
[0034]
FIG. 5 is a diagram showing a circuit example to which one embodiment of the semiconductor circuit shown in FIG. 3 is applied, and specifically shows an example of the circuit shown in FIG.
As shown in FIG. 5, the control circuit 30 includes, for example, P-channel type MOS transistors QP31 to QP36 and N-channel type MOS transistors QN31 to QN36, and is connected to the gate of the transistor QN32 and the gate of the transistor QP35. Is adapted to apply a reference voltage Vref.
[0035]
FIG. 6 is a circuit diagram (part 4) showing an embodiment of the semiconductor circuit of the present invention, showing a twelfth embodiment of the present invention. In the twelfth embodiment, instead of connecting the gates of the transistors QP1 and QN2 to the output (first output) OUT-A of the first output unit 10 in the eleventh embodiment shown in FIG. , The output of the second output unit 20 (second output) OUT-B.
[0036]
FIG. 7 is a circuit diagram (part 5) showing an embodiment of the semiconductor circuit of the present invention, showing a thirteenth embodiment of the present invention. In the thirteenth embodiment, the second output unit 20 in the twelfth embodiment of FIG. 6 is constituted by four transistors, similarly to the first output unit 10. That is, in the second output unit 20, two P-channel MOS transistors QP3 and QP4 and two N-channel MOS transistors QN3 and QN4 are provided in series between the high-potential power line Vcc and the low-potential power line Vss. Have been. That is, the source of transistor QP4 is connected to high potential power supply line Vcc, the drain of transistor QP4 is connected to the drain of transistor QN3, and the source and backgate (substrate or well) of transistor QN3 are connected to the source and backgate of transistor QP3. While being connected, the output (second output) OUT-B of the second output unit 20 is connected. The drain of the transistor QP3 is connected to the drain of the transistor QN4, and the source of the transistor QN4 is connected to the low potential power supply line Vss. Here, the gate of the transistor QP1 and the gate of the transistor QN2 in the first output unit 10 are commonly connected to the second output OUT-B, the gate of the transistor QN3 is connected to the gate of the transistor QN1, and the gate of the transistor QP3. Are connected to the gate of the transistor QP2.
[0037]
FIG. 8 is a circuit diagram (part 6) showing an embodiment of the semiconductor circuit of the present invention, and shows a fourteenth embodiment (40) of the present invention. In the fourteenth embodiment, the back gate of the transistor QP4 is connected to the high potential power supply line Vcc, the back gate of the transistor QN4 is connected to the low potential power supply line Vss in the thirteenth embodiment of FIG. The gate of the transistor QP4 and the gate of the transistor QN4 in the output section 20 are commonly connected to the first output OUT-A. That is, the second output unit 20 has the same configuration as the first output unit 10.
[0038]
FIG. 9 is a circuit diagram (part 7) showing an embodiment of the semiconductor circuit of the present invention, and shows a fifteenth embodiment of the present invention. In the fifteenth embodiment, two semiconductor circuits 40 of the fourteenth embodiment in FIG. 8 are connected. That is, the second output OUT-1B of the first semiconductor circuit is connected to the first output OUT-2A of the second semiconductor circuit to be an output OUT, and further, the second output OUT of the second semiconductor circuit is output. -2B is connected to the first output OUT-1A of the first semiconductor circuit. Here, the second output OUT-2B is connected to the data bus 3 via the terminating resistor 4, for example.
[0039]
FIG. 10 is a block circuit diagram showing a configuration of a bus line between chips as an example to which the semiconductor circuit of the present invention is applied, and shows a terminal terminal power supply unit of a small amplitude I / O. In the figure, reference numeral 1 denotes a driving chip, 2 denotes a receiving chip, 3 denotes a data bus, and 4 denotes a terminating resistor (R_TT) And 5 are termination chips in which the semiconductor circuit of the present invention is incorporated, and 11 and 12 are push-pull circuits and output buffers in the driving chip 1.
[0040]
As shown in FIG. 10, a data bus 3 for supplying data from the driving chip 1 to the receiving chip 2 includes a P-channel MOS transistor QP10 and an N-channel MOS transistor QN10 controlled by an output buffer 12. Is driven by a push-pull circuit 11 having Here, the power supply V for output is applied to the push-pull circuit 11._DDQAnd V_SSQIs applied.
[0041]
In the driving chip 1, the output buffer 12 includes inverters I1 to I3, a NOR gate NOR1, and a NAND gate NAND1, and the transistors QP10 and QN10 are controlled by the outputs of the inverters I2 and I3. The inputs of the NOR gate NOR1 and the NAND gate NAND1 are supplied with, for example, an output signal (/ Q) of an inverted level of the flip-flop in the preceding stage, and a control signal SS and its inverted signal. Here, when the control signal SS is at a high level "H", both the transistors QP10 and QN10 are turned off, and the output OUT of the driving chip 1 is in a high impedance state.
[0042]
In the receiving chip 2, an input buffer 21 is provided for the input IN to perform differential amplification between the signal of the input IN and the reference voltage Vref. Further, the output of the input buffer (differential amplifier) 21 is supplied to the next-stage circuit via the inverter I4, for example. The input buffer 21 includes, for example, P-channel MOS transistors QP121 and QP122 and N-channel MOS transistors QN121, QN122 and QN123. Here, the activation signal ACT is supplied to the gate of the transistor QN123, and the operation of the input buffer 21 is controlled.
[0043]
FIG. 11 is a circuit diagram showing an example of the termination chip in FIG. 10 to which the semiconductor circuit of the present invention is applied.
As shown in FIG. 11, the termination chip 5 includes a termination resistor 4 (R_TT), Two semiconductor circuits (reference voltage generating circuits) 51 and 52 (50), and a control circuit 30 '. Here, the reference voltage generating circuits 51 and 52 correspond to the semiconductor circuit 50 of the eleventh embodiment shown in FIG. The power supply of the termination chip 5 is, for example, the output power supply V, like the power supply of the driving chip 1._DDQAnd V_SSQ(0 volts) is used.
[0044]
The reference voltage generation circuit 51 is connected to the data bus 3 via the terminating resistor 4 and applies a reference voltage Vref to the data bus 3. The reference voltage generating circuit 52 supplies the reference voltage Vref to the differential amplifier in the control circuit 30 ', and also supplies the reference voltage to the differential amplifier (input buffer) 21 in the receiving chip 2 shown in FIG. Vref. Here, as the reference voltage Vref, for example, the output power supply V_DDQAnd V_SSQ1 / 2V of the intermediate potential of_DDQIt has been.
[0045]
The control circuit 30 'includes an input buffer (differential amplifier) composed of P-channel MOS transistors QP31 and QP32 and N-channel MOS transistors QN31, QN32 and QN33, and a P-channel MOS transistor QP33 and an N-channel MOS transistor. It comprises an inverter constituted by a transistor QN34. The data bus 3 is connected to the input of the control circuit 30 '(the input of the input buffer) via the terminating resistor 4 (the second output OUT-B of the reference voltage generating circuit 51 is supplied), and the reference voltage is generated. The reference voltage Vref, which is the output of the circuit 52, is differentially amplified. Further, the output of the control circuit 30 '(the output of the inverter) is supplied to the input (first output OUT-A) of the reference voltage generating circuit 51 via the resistor R1. As a result, the level of the data bus 3 when data is not transferred is maintained at the reference voltage Vref.
[0046]
FIG. 12 is a circuit diagram showing an example of the configuration of an input buffer as another example to which the semiconductor circuit of the present invention is applied. The input buffer shown in FIG. 8 employs the fourteenth embodiment of the semiconductor circuit of the present invention. This is an example.
As apparent from FIGS. 12 and 8, the input buffer of the present embodiment has the first output OUT-A of the fourteenth embodiment as an input IN, a P-channel MOS transistor QP5 and an N-channel MOS transistor QN5. The output OUT is taken out from the connection point. Here, a signal from a connection point between the transistors QP4 and QN3 is supplied to a gate of the transistor QP5, and a signal from a connection point between the transistors QP3 and QN4 is supplied to a gate of the transistor QN5. ing.
As described above, the semiconductor circuit according to the present invention is applied not only to the above-described reference voltage generation circuit and the generation circuit of the cell plate power supply of the DRAM, but also to the application to the input buffer as shown in FIG. Can also be applied to logic gates having
[0047]
As described above in detail, according to each embodiment of the semiconductor circuit according to the present invention, a P-channel MOS transistor having a symmetrical circuit configuration provided between the high potential power supply line Vcc and the low potential power supply line Vss Using both an N-channel MOS transistor and an N-channel MOS transistor, the output (reference voltage Vref) can be stabilized both when a current flows into a semiconductor circuit (reference voltage generating circuit) and when a current flows out.
[0048]
【The invention's effect】
As described in detail above, the semiconductor circuit of the present invention(Reference voltage generation circuit)According to the semiconductor circuit with small output impedance with low DC current consumption(Reference voltage generation circuit)Can be configured.
[Brief description of the drawings]
FIG. 1 is a circuit diagram (part 1) illustrating an embodiment of a semiconductor circuit according to the present invention.
FIG. 2 is a circuit diagram (part 2) showing an embodiment of the semiconductor circuit of the present invention.
FIG. 3 is a circuit diagram (part 3) showing an embodiment of the semiconductor circuit of the present invention.
FIG. 4 is a diagram showing how the semiconductor circuit shown in FIG. 3 is controlled by a control circuit.
FIG. 5 is a diagram showing a circuit example to which one embodiment of the semiconductor circuit shown in FIG. 3 is applied;
FIG. 6 is a circuit diagram (part 4) showing an embodiment of the semiconductor circuit of the present invention.
FIG. 7 is a circuit diagram (part 5) showing an embodiment of the semiconductor circuit of the present invention.
FIG. 8 is a circuit diagram (part 6) showing an embodiment of the semiconductor circuit of the present invention.
FIG. 9 is a circuit diagram (part 7) showing an embodiment of a semiconductor circuit of the present invention.
FIG. 10 is a block circuit diagram showing a configuration of a bus line between chips as an example to which the semiconductor circuit of the present invention is applied;
11 is a circuit diagram showing an example of a termination chip in FIG. 10 to which the semiconductor circuit of the present invention is applied.
FIG. 12 is a circuit diagram showing a configuration of an example of an input buffer as another example to which the semiconductor circuit of the present invention is applied;
FIG. 13 is a diagram showing an example of a conventional semiconductor circuit corresponding to the present invention.
14 is a block circuit diagram showing a configuration of a bus line between chips as an example to which the semiconductor circuit of FIG. 13 is applied;
FIG. 15 is a block circuit diagram showing an example of a semiconductor circuit as a related technique.
[Explanation of symbols]
1. Drive chip
2 ... Receiver chip
3. Data bus
4: Terminating resistor
5 ... Terminal chip

Claims

A plurality of first conductivity type transistors and a plurality of second conductivity type transistors are provided in series between the first power supply means and the second power supply means, and a predetermined connection point between the first conductivity type transistor and the second conductivity type transistor is provided. The reference voltage output is extracted from the output extraction node, and the voltage of the first power supply is applied as the substrate or well potential of the transistor connected to the first power supply , and the reference voltage output is connected to the second power supply. The voltage of the second power supply means is applied as the substrate or well potential of the transistor to be connected, and the substrate of the transistor other than the transistor connected to the first power supply means and the transistor connected to the second power supply means or A reference voltage generating circuit, wherein the reference voltage output is applied as a well potential.

The number of the second conductivity type transistors connected in series is the same as the number of the first conductivity type transistors connected in series, and the number of transistors connected between the first power supply means and the output extraction node is 2. The reference voltage generating circuit according to claim 1, wherein the configuration is the same as the configuration of a transistor between said output tap node and said second power supply means.

The first power supply means is a high-potential power supply means, the second power supply means is a low-potential power supply means, the first conductivity type transistor is a P-channel MOS transistor, and the second power supply means is a P-channel MOS transistor. 2. The reference voltage generation circuit according to claim 1, wherein the conductivity type transistor is an N-channel type MOS transistor.

2. The reference voltage generation circuit according to claim 1, wherein the total number of the first conductivity type transistor and the second conductivity type transistor is n times 4 (n is a natural number).

2. The reference voltage generation circuit according to claim 1, wherein the reference voltage output is a voltage having an intermediate potential between the voltage of the first power supply and the voltage of the second power supply.

2. The reference voltage generating circuit according to claim 1, wherein said first conductivity type transistor and said second conductivity type transistor are each configured as a diode.

A signal supplied to a control electrode of a transistor connected to the first power supply means and a control electrode of a transistor connected to the second power supply means is obtained from the reference voltage output. Item 1. The reference voltage generation circuit according to Item 1.

2. The reference voltage generating circuit according to claim 1, wherein a threshold voltage of the first conductivity type transistor and a threshold voltage of the second conductivity type transistor are set to be 10% or less of a power supply voltage.

The reference voltage generation circuit further includes a second output unit including a second conductivity type transistor and a first conductivity type transistor connected in series between the first power supply unit and the second power supply unit. 2. A reference voltage generator according to claim 1, wherein a second reference voltage output different from the first reference voltage output taken from the first output section is taken out from the second output section. circuit.

In the second output section, the second reference voltage output is taken out from a connection point between the second conductivity type transistor and the first conductivity type transistor, and a second conductivity type transistor of the second output section is provided. 10. The reference voltage generator according to claim 9, wherein a control electrode of the first conductivity type transistor is commonly connected to a predetermined second conductivity type transistor and a control electrode of the first conductivity type transistor in the one output unit. circuit.

10. The reference voltage generation circuit according to claim 9, wherein said first reference voltage output is applied as a substrate or well potential of a transistor connected to said second reference voltage output in said second output section. .

10. The reference voltage generating circuit according to claim 9, wherein the second output section applies the second reference voltage output as a substrate or well potential of a transistor connected to the second reference voltage output. .

In the first output unit, an output of a control circuit is applied to control electrodes of a transistor connected to the first power supply unit and a transistor connected to the second power supply unit, and an output of the reference voltage output 13. The reference voltage generating circuit according to claim 11, wherein fine adjustment is performed.

A resistor is provided between each control electrode of the transistor connected to the first power supply unit and the transistor connected to the second power supply unit in the first output unit and the control circuit. The reference voltage generating circuit according to claim 13, wherein

15. The reference voltage generation circuit according to claim 14, wherein the control circuit detects a potential difference between the first or second reference voltage output and another reference voltage.

The second output unit includes: a first conductivity type transistor provided between the first power supply unit and the second conductivity type transistor in the second output unit; a second power supply unit; and a second output unit. 10. The reference voltage generation circuit according to claim 9, further comprising a second conductivity type transistor provided between the first conductivity type transistor and the first conductivity type transistor in the unit.

The second reference voltage output is applied to control electrodes of a transistor connected to the first power supply unit and a transistor connected to the second power supply unit in the first output unit. 17. The reference voltage generation circuit according to claim 16, wherein:

The first reference voltage output is applied to each control electrode of the transistor connected to the first power supply unit and the transistor connected to the second power supply unit in the second output unit. The reference voltage generating circuit according to claim 17, wherein: