KR20080024411A - Data ouput driver in semiconductor memory apparatus - Google Patents

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KR20080024411A
KR20080024411A KR1020060088737A KR20060088737A KR20080024411A KR 20080024411 A KR20080024411 A KR 20080024411A KR 1020060088737 A KR1020060088737 A KR 1020060088737A KR 20060088737 A KR20060088737 A KR 20060088737A KR 20080024411 A KR20080024411 A KR 20080024411A
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박정준
유창식
이재진
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주식회사 하이닉스반도체
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Abstract

A data output driver in a semiconductor memory apparatus is provided to increase area margin by scaling down the size of transistors by comprising a power supply part supplying a voltage to a data driving part additionally. A data driving part(310) drives input data and outputs the input data. A pullup part(320) supplies an external supply voltage to the data driving part according to the control of a pullup control signal. A pulldown part(330) supplies a ground voltage to the data driving part according to the control of a pulldown control signal. A power supply part(340) supplies the external supply voltage or the ground voltage to the data driving part according to the potential of the input data.

Description

반도체 메모리 장치의 데이터 출력 드라이버{Data Ouput Driver in Semiconductor Memory Apparatus}Data output driver of semiconductor memory device {Data Ouput Driver in Semiconductor Memory Apparatus}

도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 드라이버의 동작을 설명하기 위한 도면,1 is a view for explaining the operation of a data output driver of a semiconductor memory device according to the prior art;

도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버의 구성도이다.2 is a configuration diagram of a data output driver of a semiconductor memory device according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10 : 데이터 출력 제어 회로 20/30 : 데이터 출력 드라이버10: data output control circuit 20/30: data output driver

210/310 : 데이터 구동부 220/320 : 풀업부210/310: data driver 220/320: pull-up

230/330 : 풀다운부 340 : 전원 공급부230/330: pull-down unit 340: power supply unit

본 발명은 반도체 메모리 장치의 데이터 출력 드라이버에 관한 것으로, 보다 상세하게는 면적 마진을 증가시킨 반도체 메모리 장치의 데이터 출력 드라이버에 관한 것이다.The present invention relates to a data output driver of a semiconductor memory device, and more particularly, to a data output driver of a semiconductor memory device having an increased area margin.

일반적으로 반도체 메모리 장치는 데이터 출력 드라이버를 구비하여 출력 데 이터를 구동함으로써 데이터의 유효 구간을 증가시키는 동작을 수행한다. 이 때 데이터 출력 드라이버의 풀업 소자와 풀다운 소자의 저항값은 같아야만 한다. 그러나 PVT(Process, Voltage, Temperature) 등 여러 요인에 의해 상기 두 저항값은 일치하기 쉽지 않다. 따라서 이를 제어하기 위해 데이터 출력 제어 회로가 구비되었고, 그로 인해 데이터 출력 데이터의 여러 가지 특성이 향상되었다.In general, a semiconductor memory device includes a data output driver to drive an output data to increase an effective period of data. In this case, the resistance value of the pull-up device and the pull-down device of the data output driver should be the same. However, due to various factors such as PVT (Process, Voltage, Temperature), the two resistance values are not easy to match. Therefore, a data output control circuit is provided to control this, thereby improving various characteristics of the data output data.

이하, 종래의 기술에 따른 데이터 출력 드라이버를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a data output driver according to the related art will be described with reference to the accompanying drawings.

도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 드라이버의 동작을 설명하기 위한 도면이다.1 is a diagram for describing an operation of a data output driver of a semiconductor memory device according to the related art.

도면에는 외부 공급전원(VDD)으로부터 풀업 제어 신호(plup)와 풀다운 제어 신호(pldn)를 생성하는 데이터 출력 제어 회로(10)와 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 제어에 따라 입력 데이터(din)를 구동하여 출력 데이터(dout)로서 출력하는 데이터 출력 드라이버(20)가 도시되어 있다.In the drawing, a data output control circuit 10 which generates a pull-up control signal plup and a pull-down control signal pldn from an external power supply VDD, and controls the pull-up control signal plup and the pull-down control signal pldn. The data output driver 20 which drives the input data din and outputs it as the output data dout is shown.

여기에서 상기 데이터 출력 제어 회로(10)는 상기 외부 공급전원(VDD)의 1/2에 해당하는 전위를 갖는 전원(이하, 1/2 전원(VDD/2))과 제 1 노드(N1)의 전위를 비교하여 상기 풀업 제어 신호(plup)를 생성하는 제 1 비교기(CMP1), 게이트 단에 상기 풀업 제어 신호(plup)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 1 트랜지스터(TR1), 게이트 단에 그라운드 전압(VSS)이 인가되고 소스 단이 상기 제 1 트랜지스터(TR1)의 드레인 단과 연결되며 드레인 단이 상기 제 1 노 드(N1)와 연결되는 제 2 트랜지스터(TR2), 상기 제 1 노드(N1)와 접지단 사이에 구비되는 제 1 저항(R1), 상기 외부 공급전원(VDD)의 공급단과 제 2 노드(N2) 사이에 구비되는 제 2 저항(R2), 상기 1/2 전원(VDD/2)과 상기 제 2 노드(N2)의 전위를 비교하여 상기 풀다운 제어 신호(pldn)를 생성하는 제 2 비교기(CMP2), 게이트 단에 상기 외부 공급전원(VDD)이 인가되고 드레인 단이 상기 제 2 노드(N2)에 연결되는 제 3 트랜지스터(TR3) 및 게이트 단에 상기 풀다운 제어 신호(pldn)가 입력되고 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단과 연결되며 소스 단이 접지되는 제 4 트랜지스터(TR4)로 구성된다.Here, the data output control circuit 10 may include a power source having a potential corresponding to 1/2 of the external supply power source VDD (hereinafter referred to as 1/2 power source VDD / 2) and a first node N1. A first comparator CMP1 for generating the pull-up control signal plup by comparing the potentials, and a first transistor to which the pull-up control signal plup is input at a gate terminal and the external supply power supply VDD is applied to a source terminal. (TR1), a second transistor TR2 having a ground voltage VSS applied to a gate terminal, a source terminal connected to a drain terminal of the first transistor TR1, and a drain terminal connected to the first node N1. A first resistor R1 provided between the first node N1 and a ground terminal; a second resistor R2 provided between a supply terminal of the external supply power supply VDD and a second node N2; The second comparator CMP2 which generates the pull-down control signal pldn by comparing the potential of the 1/2 power source VDD / 2 and the second node N2. ), The third transistor TR3 connected to the second node N2 and the drain terminal connected to the second node N2 and the pull-down control signal pldn to the gate terminal and the drain terminal The fourth transistor TR4 is connected to the source terminal of the third transistor TR3 and the source terminal is grounded.

그리고 상기 데이터 출력 드라이버(20)는 입력 데이터(din)를 반전 및 구동하여 출력 데이터(dout)로서 출력하는 데이터 구동부(210), 상기 풀업 제어 신호(plup)의 제어에 따라 상기 외부 공급전원(VDD)을 상기 데이터 구동부(210)에 공급하는 풀업부(220) 및 상기 풀다운 제어 신호(plup)의 제어에 따라 상기 그라운드 전압(VSS)을 상기 데이터 구동부(210)에 공급하는 풀다운부(230)로 구성된다.The data output driver 20 inverts and drives input data din and outputs the output data dout as the output data dout, and the external power supply VDD under the control of the pull-up control signal plup. ) To the pull-down unit 230 for supplying the ground voltage VSS to the data driver 210 under the control of the pull-up unit 220 for supplying the data driver 210 and the pull-down control signal plup. It is composed.

여기에서 상기 데이터 구동부(210)는 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 풀업부(220)로부터 공급되는 전원이 인가되며 드레인 단이 출력 노드(Nout)에 연결되는 제 5 트랜지스터(TR5) 및 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 풀다운부(230)로부터 공급되는 전원이 인가되며 드레인 단이 상기 출력 노드(Nout)에 연결되는 제 6 트랜지스터(TR6)로 구성된다.In this case, the data driver 210 has a fifth terminal in which the input data din is applied to a gate terminal, a power supplied from the pull-up unit 220 is applied to a source terminal, and a drain terminal is connected to an output node Nout. The sixth transistor TR6 having the input data din applied to a transistor TR5 and a gate terminal, a power supplied from the pull-down unit 230 to a source terminal, and a drain terminal connected to the output node Nout. It is composed of

그리고 상기 풀업부(220)는 게이트 단에 상기 풀업 제어 신호(plup)가 입력 되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 데이터 구동부(210)의 상기 제 5 트랜지스터(TR5)의 소스 단과 연결되는 제 7 트랜지스터(TR7)로 구성된다.In addition, the pull-up unit 220 receives the pull-up control signal plup at a gate terminal, the external supply power VDD is applied to a source terminal, and a drain terminal of the fifth transistor TR5 of the data driver 210. And a seventh transistor TR7 connected to the source terminal of the circuit.

또한 상기 풀다운부(230)는 게이트 단에 상기 풀다운 제어 신호(pldn)가 입력되고 소스 단에 상기 그라운드 전압(VSS)이 인가되며 드레인 단이 상기 데이터 구동부(220)의 상기 제 6 트랜지스터(TR6)의 소스 단과 연결되는 제 8 트랜지스터(TR8)로 구성된다.In addition, the pull-down unit 230 receives the pull-down control signal pldn at a gate terminal, the ground voltage VSS is applied to a source terminal, and a drain terminal of the sixth transistor TR6 of the data driver 220. And an eighth transistor TR8 connected to the source terminal of the transistor 8.

이와 같이 구성된 상기 데이터 출력 제어 회로(10)와 상기 데이터 출력 드라이버(20)의 동작이 시작된 후, 소정 시간이 흐르면 상기 데이터 출력 제어 회로(10)의 제 1 비교기(CMP1)의 두 입력 전압은 같은 전위를 갖게 된다. 따라서 상기 제 1 노드(N1)의 전위 레벨은 상기 1/2 전원(VDD/2)과 같아지게 된다. 즉, 상기 제 1 트랜지스터(TR1)와 상기 제 2 트랜지스터(TR2)의 저항값은 상기 제 1 저항(R1)이 갖는 저항값과 같아지게 된다.After the operation of the data output control circuit 10 and the data output driver 20 configured as described above, when a predetermined time passes, two input voltages of the first comparator CMP1 of the data output control circuit 10 are equal to each other. It has a potential. Therefore, the potential level of the first node N1 becomes equal to the 1/2 power supply VDD / 2. That is, resistance values of the first transistor TR1 and the second transistor TR2 become equal to the resistance values of the first resistor R1.

상기 데이터 출력 드라이버(20)의 상기 풀업부(220)의 제 7 트랜지스터(TR7)는 상기 제 1 트랜지스터(TR1)와 마찬가지로 상기 풀업 제어 신호(plup)의 제어를 받게 된다. 따라서 상기 제 1 트랜지스터(TR1)와 상기 제 7 트랜지스터(TR7)의 사이즈와 상기 제 2 트랜지스터(TR2)와 상기 제 5 트랜지스터(TR5)의 사이즈를 각각 같게 하면, 상기 입력 데이터(din)가 로우 레벨(Low Level)의 전위를 갖는 경우, 상기 제 1 및 제 2 트랜지스터(TR1, TR2)가 갖는 저항값과 상기 제 7 및 제 5 트랜지스터(TR7, TR5)가 갖는 저항값은 같아지게 된다.The seventh transistor TR7 of the pull-up unit 220 of the data output driver 20 is controlled by the pull-up control signal plup similarly to the first transistor TR1. Therefore, when the size of the first transistor TR1 and the seventh transistor TR7 and the size of the second transistor TR2 and the fifth transistor TR5 are the same, the input data din is at a low level. In the case of having a low level potential, the resistance values of the first and second transistors TR1 and TR2 and the resistance values of the seventh and fifth transistors TR7 and TR5 become equal.

마찬가지로 상기 데이터 출력 제어 회로(10)의 제 2 비교기(CMP2)의 두 입력 전압은 같은 전위를 갖게 되고, 상기 제 2 노드(N2)의 전위 레벨은 상기 1/2 전원(1/2VDD)과 같아지게 된다. 즉, 상기 제 3 트랜지스터(TR3)와 상기 제 4 트랜지스터(TR4)가 갖는 저항값은 상기 제 2 저항(R2)이 갖는 저항값과 같아지게 된다.Similarly, two input voltages of the second comparator CMP2 of the data output control circuit 10 have the same potential, and the potential level of the second node N2 is equal to the 1/2 power supply 1 / 2VDD. You lose. That is, the resistance value of the third transistor TR3 and the fourth transistor TR4 is equal to the resistance value of the second resistor R2.

상기 데이터 출력 드라이버(20)의 상기 풀다운부(230)의 제 8 트랜지스터(TR8)는 상기 제 4 트랜지스터(TR4)와 마찬가지로 상기 풀다운 제어 신호(pldn)의 제어를 받게 된다. 따라서 상기 제 3 트랜지스터(TR3)와 상기 제 6 트랜지스터(TR6)의 사이즈와 상기 제 4 트랜지스터(TR4)와 상기 제 8 트랜지스터(TR8)의 사이즈를 각각 같게 하면, 상기 입력 데이터(din)가 하이 레벨(High Level)의 전위를 갖는 경우, 상기 제 3 및 제 4 트랜지스터(TR3, TR4)가 갖는 저항값과 상기 제 6 및 제 8 트랜지스터(TR6, TR8)가 갖는 저항값은 같아지게 된다.The eighth transistor TR8 of the pull-down unit 230 of the data output driver 20 is controlled by the pull-down control signal pldn like the fourth transistor TR4. Therefore, when the size of the third transistor TR3 and the sixth transistor TR6 and the size of the fourth transistor TR4 and the eighth transistor TR8 are equal to each other, the input data din is at a high level. In the case of having a high level potential, the resistance values of the third and fourth transistors TR3 and TR4 and the resistance values of the sixth and eighth transistors TR6 and TR8 become equal.

그러므로, 상기 데이터 출력 제어 회로(10)의 상기 제 1 저항(R1)과 상기 제 2 저항(R2)의 저항값을 조절하면, 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 전위를 제어할 수 있고, 상기 외부 공급전원(VDD)의 공급단으로부터 상기 제 7 및 제 5 트랜지스터(TR7, TR5)를 통해 상기 출력 노드(Nout)로 흐르는 전류의 양과 상기 출력 노드(Nout)로부터 상기 제 6 및 제 8 트랜지스터(TR6, TR8)를 통해 접지단으로 흐르는 전류의 양을 제어할 수 있다.Therefore, when the resistance values of the first resistor R1 and the second resistor R2 of the data output control circuit 10 are adjusted, the potentials of the pull-up control signal plup and the pull-down control signal pldn are adjusted. The amount of current flowing from the supply terminal of the external supply power supply VDD to the output node Nout through the seventh and fifth transistors TR7 and TR5 and the output node Nout from the output node Nout. The amount of current flowing to the ground terminal through the sixth and eighth transistors TR6 and TR8 may be controlled.

이와 같이 종래에는 상기 데이터 출력 드라이버(20)의 풀업 소자에 흐르는 전류와 풀다운 소자에 흐르는 전류를 같게 하여, 안정적인 유효 구간을 갖는 출력 데이터(dout)를 생성하도록 하였다.As described above, the current flowing through the pull-up element of the data output driver 20 is equal to the current flowing through the pull-down element, thereby generating output data dout having a stable valid period.

그러나 상술한 설명에서 볼 수 있듯이, 상기 데이터 출력 드라이버(20)는 트랜지스터의 직렬 연결 구조로 구성되어 그 면적이 작지 않으며, 같은 비율로 트랜지스터들의 사이즈를 축소하기에 용이하지 않다는 문제점이 존재한다. 반도체 메모리 장치가 점점 고집적화 구현되는 현재의 추세에 따라, 반도체 메모리 장치의 면적 마진을 증가시키기 위해서는 이러한 트랜지스터의 직렬 연결 구조를 변경시킬 필요성이 발생한다.However, as can be seen from the above description, the data output driver 20 has a problem in that the area of the transistor is connected in series, and the area thereof is not small, and it is not easy to reduce the size of the transistors at the same ratio. With the current trend that semiconductor memory devices are increasingly integrated, there is a need to change the series connection structure of such transistors in order to increase the area margin of semiconductor memory devices.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 데이터 구동부에 추가로 전원을 공급하는 전원 공급부를 구비하여 트랜지스터들의 크기를 소정 비율로 축소 가능하도록 함으로써 면적 마진을 증가시키는 반도체 메모리 장치의 데이터 출력 드라이버를 제공하는 데에 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and includes a power supply unit for supplying additional power to the data driver to reduce the size of transistors at a predetermined ratio, thereby increasing data area of the semiconductor memory device. The technical challenge is to provide a driver.

상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 드라이버는, 입력 데이터를 구동하여 출력 데이터로서 출력하는 데이터 구동부; 풀업 제어 신호의 제어에 따라 외부 공급전원을 상기 데이터 구동부에 공급하는 풀업부; 풀다운 제어 신호의 제어에 따라 그라운드 전압을 상기 데이터 구동부에 공급하는 풀다운부; 및 상기 입력 데이터의 전위에 따라 상기 외부 공급전원 또는 상기 그라운드 전압을 상기 데이터 구동부에 공급하는 전원 공급부;를 포함하는 것을 특징으로 한다.The data output driver of the semiconductor memory device of the present invention for achieving the above-described technical problem, the data drive unit for driving the input data to output as output data; A pull-up unit configured to supply an external supply power to the data driver according to a control of a pull-up control signal; A pull-down unit configured to supply a ground voltage to the data driver under control of a pull-down control signal; And a power supply unit supplying the external supply power source or the ground voltage to the data driver in accordance with the potential of the input data.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버의 구성도이다.2 is a configuration diagram of a data output driver of a semiconductor memory device according to the present invention.

도시한 바와 같이, 상기 데이터 출력 드라이버(30)는 입력 데이터(din)를 반전 및 구동하여 출력 데이터(dout)로서 출력하는 데이터 구동부(310), 상기 풀업 제어 신호(plup)의 제어에 따라 상기 외부 공급전원(VDD)을 상기 데이터 구동부(310)에 공급하는 풀업부(320), 상기 풀다운 제어 신호(plup)의 제어에 따라 상기 그라운드 전압(VSS)을 상기 데이터 구동부(310)에 공급하는 풀다운부(330) 및 상기 입력 데이터(din)의 전위에 따라 상기 외부 공급전원(VDD) 또는 상기 그라운드 전압(VSS)을 상기 데이터 구동부(310)에 공급하는 전원 공급부(340)로 구성된다.As illustrated, the data output driver 30 inverts and drives input data din and outputs the output data dout as the output data dout, and the external device under control of the pull-up control signal plup. A pull-up unit 320 for supplying a supply power supply VDD to the data driver 310 and a pull-down unit for supplying the ground voltage VSS to the data driver 310 under the control of the pull-down control signal plup. 330 and a power supply unit 340 for supplying the external supply power VDD or the ground voltage VSS to the data driver 310 according to the potential of the input data din.

여기에서 상기 데이터 구동부(310)는 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 풀업부(320)로부터 공급되는 전원이 인가되며 드레인 단이 출력 노드(Nout)에 연결되는 제 9 트랜지스터(TR9) 및 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 풀다운부(330)로부터 공급되는 전원이 인가되며 드레인 단이 상기 출력 노드(Nout)에 연결되는 제 10 트랜지스터(TR10)로 구성된다.Herein, the data driver 310 is a ninth in which the input data din is applied to a gate terminal, a power supplied from the pull-up unit 320 is applied to a source terminal, and a drain terminal is connected to an output node Nout. The tenth transistor TR10 in which the input data din is applied to a transistor TR9 and a gate terminal, a power supplied from the pull-down unit 330 is applied to a source terminal, and a drain terminal is connected to the output node Nout. It is composed of

그리고 상기 풀업부(320)는 게이트 단에 상기 풀업 제어 신호(plup)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 데이터 구 동부(310)의 상기 제 9 트랜지스터(TR9)의 소스 단과 연결되는 제 11 트랜지스터(TR11)로 구성된다.In addition, the pull-up unit 320 receives the pull-up control signal plup at a gate end, the external supply power VDD is applied to a source end, and a drain end of the ninth transistor of the data driver 310. The eleventh transistor TR11 is connected to the source terminal of TR9.

또한 상기 풀다운부(330)는 게이트 단에 상기 풀다운 제어 신호(pldn)가 입력되고 소스 단에 상기 그라운드 전압(VSS)이 인가되며 드레인 단이 상기 데이터 구동부(320)의 상기 제 10 트랜지스터(TR10)의 소스 단과 연결되는 제 12 트랜지스터(TR12)로 구성된다.In addition, the pull-down unit 330 receives the pull-down control signal pldn at a gate terminal, the ground voltage VSS is applied to a source terminal, and a drain terminal of the tenth transistor TR10 of the data driver 320. The twelfth transistor TR12 is connected to the source terminal of the transistor 12.

마지막으로 상기 전원 공급부(340)는 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 출력 노드(Nout)에 연결되는 제 13 트랜지스터(TR13) 및 게이트 단에 상기 입력 데이터(din)가 인가되고 소스 단에 상기 그라운드 전압(VSS)이 인가되며 드레인 단이 상기 출력 노드(Nout)에 연결되는 제 14 트랜지스터(TR14)로 구성된다.Lastly, the power supply unit 340 is a thirteenth transistor in which the input data din is applied to a gate terminal, the external supply power VDD is applied to a source terminal, and a drain terminal thereof is connected to the output node Nout. TR14 and the input terminal din are applied to the gate terminal, the ground voltage VSS is applied to the source terminal, and the drain terminal is composed of a fourteenth transistor TR14 connected to the output node Nout.

이와 같이 구성된 상기 데이터 출력 드라이버(30)의 상기 풀업부(320)와 상기 풀다운부(330)는 각각 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 제어에 따라 일정한 양의 전류 경로를 확보한다. 이 때 상기 입력 데이터(din)의 전위가 로우 레벨이면 상기 데이터 구동부(310)의 제 9 트랜지스터(TR9)와 상기 전원 공급부(340)의 제 13 트랜지스터(TR13)가 턴 온(Turn On) 되며, 이에 따라 상기 출력 노드(Nout)에 인가되는 상기 출력 데이터(dout)는 하이 레벨의 전위를 갖게 된다. 반대로, 상기 입력 데이터(din)의 전위가 하이 레벨이면 상기 데이터 구동부(310)의 제 10 트랜지스터(TR10)와 상기 전원 공급부(340)의 제 14 트랜지스터(TR14)가 턴 온(Turn On) 되며, 이에 따라 상기 출력 노드(Nout)에 인가되 는 상기 출력 데이터(dout)는 로우 레벨의 전위를 갖게 된다.The pull-up unit 320 and the pull-down unit 330 of the data output driver 30 configured as described above have a constant current path according to the control of the pull-up control signal plup and the pull-down control signal pldn, respectively. To secure. At this time, when the potential of the input data din is at a low level, the ninth transistor TR9 of the data driver 310 and the thirteenth transistor TR13 of the power supply 340 are turned on. Accordingly, the output data dout applied to the output node Nout has a high level potential. On the contrary, when the potential of the input data din is at a high level, the tenth transistor TR10 of the data driver 310 and the fourteenth transistor TR14 of the power supply 340 are turned on. Accordingly, the output data dout applied to the output node Nout has a low level potential.

이와 같이, 상기 출력 노드(Nout)는 상기 데이터 구동부(310)에 구비되는 트랜지스터들뿐만 아니라 상기 전원 공급부(340)에 구비되는 트랜지스터들에 의해 전원을 공급 받게 된다. 따라서 상기 데이터 구동부(310)에 구비되는 트랜지스터들은 종래 기술에 비해 작은 사이즈로 구현이 가능하며, 이에 따라 상기 풀업부(320)와 상기 풀다운부(330)의 트랜지스터들 또한 종래 기술에 비해 작은 사이즈로 구현 가능하게 된다. 그리고 상기 전원 공급부(340)의 트랜지스터들 또한 그다지 크지 않은 사이즈로 구현 가능하며, 이에 따라 상기 데이터 출력 드라이버(30) 전체의 사이즈가 작아지는 효과가 발생한다.As such, the output node Nout is supplied with power by the transistors included in the power supply unit 340 as well as the transistors included in the data driver 310. Therefore, the transistors provided in the data driver 310 can be implemented in a smaller size than the conventional technology. Accordingly, the transistors of the pull-up part 320 and the pull-down part 330 are also smaller than the conventional technology. It can be implemented. In addition, the transistors of the power supply unit 340 may also be implemented in a small size, thereby reducing the size of the entire data output driver 30.

실험 결과를 예로 들어 설명하도록 한다. 도 1의 종래 기술에서 PMOS 트랜지스터인 제 5 트랜지스터(TR5)와 제 7 트랜지스터(TR7)의 폭(Width)은 350㎛로 구현되고, NMOS 트랜지스터인 제 6 트랜지스터(TR6)와 제 8 트랜지스터(TR8)의 폭은 140㎛로 구현된다. 그러나 본 발명에서는 PMOS 트랜지스터인 제 9 트랜지스터(TR9)와 제 11 트랜지스터(TR11)의 폭은 160㎛로 구현되고, NMOS 트랜지스터인 제 10 트랜지스터(TR10)와 제 12 트랜지스터(TR12)는 100㎛로 구현된다. 또한 상기 전원 공급부(340)의 제 13 트랜지스터(TR13)는 80㎛로 구현되고, 제 14 트랜지스터(TR14)는 20㎛로 구현된다.The experimental results are explained as an example. In the prior art of FIG. 1, the widths of the fifth transistor TR5 and the seventh transistor TR7, which are PMOS transistors, are 350 μm, and the sixth transistor TR6 and the eighth transistor TR8, which are NMOS transistors. The width of is realized by 140㎛. However, in the present invention, the width of the ninth transistor TR9 and the eleventh transistor TR11, which are PMOS transistors, is 160 μm, and the tenth transistor TR10 and the twelfth transistor TR12, which are NMOS transistors, are 100 μm. do. In addition, the thirteenth transistor TR13 of the power supply unit 340 is implemented with 80 μm, and the fourteenth transistor TR14 is implemented with 20 μm.

상술한 실험 결과를 보면, 상기 전원 공급부(340)의 트랜지스터들이 상기 데이터 구동부(310)의 트랜지스터들과 각각 병렬로 구비되었으나, 병렬로 구성된 트랜지스터들의 사이즈를 더하여도 오히려 종래 기술의 트랜지스터들의 사이즈에 비 해 더 작다는 것을 알 수 있다.According to the above experimental results, although the transistors of the power supply unit 340 are provided in parallel with the transistors of the data driver 310, respectively, the size of the transistors configured in parallel is added to the size of the transistors of the prior art. You can see that the solution is smaller.

즉, 본 발명은 데이터 구동부에 전원 공급부를 추가로 구비하여 출력 데이터를 구동하도록 함으로써 각 트랜지스터들이 소정 비율로 축소 가능하게 된다. 따라서 데이터 출력 드라이버의 전체적인 면적이 축소되고, 면적 마진이 증가하게 된다.That is, according to the present invention, the transistors may be reduced in a predetermined ratio by additionally including a power supply unit to drive output data. This reduces the overall area of the data output driver and increases the area margin.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 출력 드라이버는, 데이터 구동부에 추가로 전원을 공급하는 전원 공급부를 구비하여 트랜지스터들의 크기를 소정 비율로 축소 가능하도록 함으로써 면적 마진을 증가시키는 효과가 있다.The data output driver of the semiconductor memory device of the present invention described above has an effect of increasing the area margin by providing a power supply unit for supplying additional power to the data driver to reduce the size of the transistors by a predetermined ratio.

Claims (5)

입력 데이터를 구동하여 출력 데이터로서 출력하는 데이터 구동부;A data driver for driving input data and outputting the output data; 풀업 제어 신호의 제어에 따라 외부 공급전원을 상기 데이터 구동부에 공급하는 풀업부;A pull-up unit configured to supply an external supply power to the data driver according to a control of a pull-up control signal; 풀다운 제어 신호의 제어에 따라 그라운드 전압을 상기 데이터 구동부에 공급하는 풀다운부; 및A pull-down unit configured to supply a ground voltage to the data driver under control of a pull-down control signal; And 상기 입력 데이터의 전위에 따라 상기 외부 공급전원 또는 상기 그라운드 전압을 상기 데이터 구동부에 공급하는 전원 공급부;A power supply for supplying the external supply power or the ground voltage to the data driver according to the potential of the input data; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And a data output driver of the semiconductor memory device. 제 1 항에 있어서,The method of claim 1, 상기 데이터 구동부는,The data driver, 게이트 단에 상기 입력 데이터가 인가되고 소스 단에 상기 풀업부로부터 공급되는 전원이 인가되며 드레인 단이 출력 노드에 연결되는 제 1 트랜지스터; 및A first transistor to which the input data is applied to a gate terminal, a power supplied from the pull-up unit is applied to a source terminal, and a drain terminal is connected to an output node; And 게이트 단에 상기 입력 데이터가 인가되고 소스 단에 상기 풀다운부로부터 공급되는 전원이 인가되며 드레인 단이 상기 출력 노드에 연결되는 제 2 트랜지스터;A second transistor to which the input data is applied to a gate terminal, a power supplied from the pull-down unit is applied to a source terminal, and a drain terminal is connected to the output node; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이 버.Data output driver of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 풀업부는 게이트 단에 상기 풀업 제어 신호가 입력되고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 상기 데이터 구동부와 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And a pull-up part including a transistor in which the pull-up control signal is input to a gate end, the external supply power is applied to a source end, and a drain end thereof is connected to the data driver. 제 1 항에 있어서,The method of claim 1, 상기 풀다운부는 게이트 단에 상기 풀다운 제어 신호가 입력되고 소스 단에 상기 그라운드 전압이 인가되며 드레인 단이 상기 데이터 구동부와 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And the pull-down part comprises a transistor in which the pull-down control signal is input to a gate end, the ground voltage is applied to a source end, and a drain end thereof is connected to the data driver. 제 2 항에 있어서,The method of claim 2, 상기 전원 공급부는,The power supply unit, 게이트 단에 상기 입력 데이터가 인가되고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 상기 출력 노드에 연결되는 제 3 트랜지스터; 및A third transistor having the input data applied to a gate terminal, the external supply power applied to a source terminal, and a drain terminal connected to the output node; And 게이트 단에 상기 입력 데이터가 인가되고 소스 단에 상기 그라운드 전압이 인가되며 드레인 단이 상기 출력 노드에 연결되는 제 4 트랜지스터;A fourth transistor having the input data applied to a gate terminal, the ground voltage applied to a source terminal, and a drain terminal connected to the output node; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이 버.Data output driver of a semiconductor memory device comprising a.
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