JP2845289B2 - High-speed synthesis method of image data - Google Patents
High-speed synthesis method of image dataInfo
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Description
【0001】[0001]
【産業上の利用分野】この発明は画像データの高速合成
方法に関し、特に第1、第2画像メモリのデータを高速
で第3メモリに交互に配列させる方法に係わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for synthesizing image data at high speed, and more particularly to a method for alternately arranging data in first and second image memories in a third memory at high speed.
【0002】[0002]
【従来の技術】イメージセンサテスタ(CCD試験検査
装置)などにおいては、1フレーム(1画面)毎に、2
ch(チャンネル)出力型のCCD(電荷結合デバイ
ス)より出力される画像データをいったん第1、第2画
像メモリにそれぞれ書込み、次に第1、第2画像メモリ
のデータを読出して、第3画像メモリに各データを交互
に配列した状態に書込むこと、つまり第3画像メモリ上
に画像データを合成することが行われる。いま図5にお
いて、メモリ1,2にそれぞれ1フレーム分の被合成デ
ータ{Ai }、{Bi }で図6A,Bに示すように書込
まれているものとすると、これらのデータを図6Dに示
すようにメモリ3に交互に並んだ状態に書込むのであ
る。従来においては先ずメモリ1のデータ{Ai }が、
アドレスポインタ(カウンタの一種)6aより入力され
るアドレス順に、A0 A1 A2 …と読出されて、メモリ
3の奇数列のメモリに第1行より順に書込まれる(図6
C)。メモリ3における書込みのアドレスはアドレス発
生器7より与えられる。次にメモリ2のデータ{Bi }
が、アドレスポインタ6bより入力されるアドレス順
に、B0 B1 B2 …と読出されて、メモリ3の偶数列の
メモリに第1行より順に書込まれる(図6D)。このよ
うにメモリ3にはデータAi ,Bi を交互に並べた状態
の新しい画像データが作成される。2. Description of the Related Art In an image sensor tester (CCD test / inspection apparatus) or the like, every frame (one screen)
The image data output from the CCD (Charge Coupled Device) of the ch (channel) output type is once written to the first and second image memories, respectively, and then the data of the first and second image memories are read to obtain the third image. Writing the data in the memory in an alternately arranged state, that is, synthesizing the image data on the third image memory is performed. In FIG. 5, it is assumed that the data to be combined {A i } and {B i } for one frame are written in the memories 1 and 2 as shown in FIGS. 6A and 6B, respectively. As shown in FIG. 6D, the data is written in the memory 3 in an alternately arranged state. Conventionally, first, data {A i } in memory 1 is:
A 0 A 1 A 2 ... Are read out in the order of addresses input from the address pointer (a type of counter) 6a, and written in the odd-numbered columns of the memory 3 sequentially from the first row (FIG. 6).
C). The write address in the memory 3 is provided by an address generator 7 . Next, the data {B i }
Are read as B 0 B 1 B 2 ... In the order of addresses input from the address pointer 6b, and written in the even-numbered columns of the memory 3 sequentially from the first row (FIG. 6D). As described above, new image data in a state where the data A i and Bi are alternately arranged is created in the memory 3.
【0003】[0003]
【発明が解決しようとする課題】従来の画像データ合成
方法では、メモリ1,2のデータをメモリ3に書込む際
に、アドレス発生器より発生されるアドレスは1列おき
のとびとびのアドレスとなる。連続したアドレスによっ
てデータを書込むときには公知のインターリーブ方式に
よって高速に行うことができる。即ち、1クロック周期
(1マシンサイクル)T毎に1データを書込むことがで
きる。しかし、とびとびのアドレスの場合にはインター
リーブ方式が使えないので1データの書込みに要する時
間は例えば(8〜16)Tと大幅に遅くなる。このよう
な理由で画像データの高速合成ができない欠点があっ
た。この発明の目的はこのような従来の欠点を解決し
て、画像データの高速合成方法を提供しようとするもの
である。In the conventional image data synthesizing method, when writing data in the memories 1 and 2 to the memory 3, the addresses generated by the address generator are discrete addresses in every other column. . When data is written by continuous addresses, the data can be written at a high speed by a known interleave method. That is, one data can be written every one clock cycle (one machine cycle) T. However, in the case of discrete addresses, the interleave method cannot be used, so that the time required for writing one data is significantly slowed down to, for example, (8 to 16) T. For this reason, there is a disadvantage that high-speed synthesis of image data cannot be performed. SUMMARY OF THE INVENTION An object of the present invention is to solve such a conventional disadvantage and to provide a high-speed synthesizing method of image data.
【0004】[0004]
【課題を解決するための手段】この発明は第1、第2画
像メモリにそれぞれ記録されたデータを交互に配列した
状態で第3メモリに書込む画像データの高速合成方法に
関する。この発明では、前記第1、第2メモリのデータ
をそれぞれ順番に読出して、1クロック周期(1マシン
サイクル)T毎にシーケンシャルにそれぞれ第4、第5
メモリに一次元的に書込み、前記第4、第5メモリにそ
れぞれ書込まれたデータを2T周期で書込まれた順に読
出してマルチプレクサに入力し、前記マルチプレクサに
おいて、前記第4、第5メモリより入力されたデータを
T時間づつ交互に選択して前記第3メモリに入力し、そ
の連続した番地に順次書込むのである。SUMMARY OF THE INVENTION The present invention relates to a high-speed synthesizing method of image data to be written in a third memory in a state where data recorded in a first and a second image memory are alternately arranged. In the present invention, the data in the first and second memories are sequentially read out, and the fourth and fifth data are sequentially read at every one clock cycle (one machine cycle) T.
Primary source to write into the memory, in the fourth, the data respectively-written in the fifth memory is input to the multiplexer out read <br/> the order in which they were written by the 2T cycle, the multiplexer, the second Fourth, data input from the fifth memory is alternately selected for each T time, input to the third memory, and sequentially written to consecutive addresses.
【0005】[0005]
【実施例】この発明の実施例を図面を参照して説明す
る。図1には図5と対応する部分に同じ符号を付してあ
る。図1で行おうとしているのは、メモリ1,2の画像
データ{Ai },{Bi }(図2A,B)を基に図2E
に示すようにデータAi ,Bi を交互に配列したデータ
をメモリ3に高速に書込むことである。この発明では先
ずメモリ1,2のデータ{Ai },{Bi }が同時にク
ロック周期T毎に連続して読出されて、図2C,Dに示
すようにメモリ4,5にそれぞれシーケンシャルにクロ
ックと同じ速度で一次元的に書込まれる。次にメモリ4
のデータ{Ai }が順に2T時間周期で読出されると共
にT時間遅れてメモリ5のデータ{Bi }が順に2T時
間周期で読出される。これらメモリ4,5の出力データ
はマルチプレクサ8においてT時間づつ交互に選択され
てメモリ3に連続して書込まれる。メモリ1,2よりメモリ4,5へのデータ転送 タイマ11よりライトイネーブル信号WE (図3B)が
プリセット信号発生器12に与えられ、プリセット信号
PW (図3C)が作られて、オアゲート13,14を通
じてアドレスポインタ15,16のアドレス入力端子A
にそれぞれ供給される。これにより両ポインタはクリヤ
され、それらの出力よりアドレスPA=PB=0,1,
2,3…がクロック周期T毎に発生され、メモリ4,5
のアドレス入力端子Aにそれぞれ供給される。またこれ
らのアドレスPA,PBの各データと同じタイミングで
メモリ1,2より画像データ{Ai },{Bi }がアド
レス順にT時間ずつ出力され、メモリ4,5にそれぞれ
供給される。メモリ4,5は例えばFIFOメモリ(入
力されたデータ順に出力される)と呼ばれるものであ
る。メモリ1,2では、アドレス入力端子Aに、アドレ
ス発生器7より与えられる連続したアドレス(x方向、
y方向の2次元的なアドレス)に従って、画像データ
{Ai },{Bi }がT時間毎に第1行より順に出力さ
れる。An embodiment of the present invention will be described with reference to the drawings. In FIG. 1, parts corresponding to those in FIG. 5 are denoted by the same reference numerals. FIG. 2E is based on the image data {A i }, {B i } (FIGS. 2A and B) of the memories 1 and 2 in FIG.
As shown in (1), data in which data A i and Bi are alternately arranged is written into the memory 3 at high speed. According to the present invention, first, data {A i }, {B i } of memories 1 and 2 are simultaneously and successively read at every clock cycle T, and are sequentially stored in memories 4 and 5 as shown in FIGS. written primary original manner at the same speed as the. Next, memory 4
Of data {A i } are sequentially read at a time interval of 2T, and data {B i } of memory 5 is sequentially read at a time interval of 2T with a delay of T time. The output data of these memories 4 and 5 are alternately selected by the multiplexer 8 at every T time and are continuously written in the memory 3. A write enable signal W E (FIG. 3B) is supplied from a data transfer timer 11 from the memories 1 and 2 to the memories 4 and 5 to the preset signal generator 12, and a preset signal P W (FIG. 3C) is generated. , 14, the address input terminals A of the address pointers 15, 16
Respectively. As a result, both pointers are cleared, and the addresses PA = PB = 0, 1,
Are generated every clock cycle T, and the memories 4, 5 are generated.
, Respectively. Image data {A i } and {B i } are output from the memories 1 and 2 at the same timing as the data of the addresses PA and PB, in the order of addresses, for T time, and supplied to the memories 4 and 5, respectively. The memories 4 and 5 are called, for example, FIFO memories (output in the order of input data). In the memories 1 and 2, a continuous address (x direction,
according y direction of the two-dimensional specific address), image data {A i}, the {B i} is output in order from the first row at every T time.
【0006】プリセット信号PW はライトパルス発生器
18にも与えられ、PW が立下ってよりクロックCLK
をほぼT/4時間遅らせたライト信号SW (図3G)が
作成され、メモリ4,5のライトイネーブル端子WEに
与えられる。メモリ4,5ではライトパルスSW がオン
になる毎に、入力データ{Ai },{Bi }が、入力ア
ドレスPA=PB={i}=0,1,2…により番号順
に指定されたメモリセルに、クロックの立下りに同期し
て、シーケンシャルに一次元的に書込まれる(図3H,
I;図2C,D)。このようにメモリ1,2の画像デー
タはメモリ4,5にそれぞれクロックと同じ速度で転送
される。メモリ4,5よりメモリ3へのデータ転送 タイマ11よりリードイネーブル信号RE (図4B)が
プリセット信号発生器22に与えられ、プリセット信号
PR (図4D)が作成されて、オアゲート13を通して
アドレスポインタ15のプリセット端子Pに供給され
る。一方、プリセット信号PR は遅延回路23を通して
τ1 =T時間遅延され、プリセット信号PR ′(図4
H)とされ、オアゲート14を通してアドレスポインタ
16のプリセット端子Pに与えられる。[0006] The preset signal P W is also supplied to the write pulse generator 18, and when the P W falls, the clock CLK becomes higher.
The write signal SW (FIG. 3G), which is delayed by approximately T / 4 time, is generated and given to the write enable terminals WE of the memories 4 and 5. In the memories 4 and 5, each time the write pulse SW is turned on, the input data {A i }, {B i } is specified in numerical order by the input address PA = PB = {i} = 0, 1, 2,. the memory cells, in synchronization with a falling edge of the clock, is written primary source to write sequentially (Fig. 3H,
I; FIGS. 2C, D). Thus, the image data in the memories 1 and 2 are transferred to the memories 4 and 5 at the same speed as the clock. A read enable signal R E (FIG. 4B) is provided from a data transfer timer 11 from the memories 4 and 5 to the memory 3 to a preset signal generator 22 to generate a preset signal P R (FIG. 4D). It is supplied to the preset terminal P of the pointer 15. Meanwhile, the preset signal P R is delayed tau 1 = T time through the delay circuit 23, the preset signal P R '(FIG. 4
H), and supplied to the preset terminal P of the address pointer 16 through the OR gate 14.
【0007】前記プリセット信号PR はホールド信号発
生器24にも与えられ、ホールド信号Ha ,Hb (図4
E,F)が作成されて、アドレスポインタ15,16の
ホールド端子Hにそれぞれ与えられる。アドレスポイン
タ15では、プリセット信号PR によりプリセットされ
た直後より、クロックCLKの立上りをカウントして、
その計数値{i}=0,1,2,…をアドレス信号PA
としてメモリ4に供給する。アドレスポインタ15のホ
ールド端子Hにはクロックの1つおきにHレベルとなる
ホールド信号Ha が与えられており、そのときには計数
値がホールドされるので、アドレスポインタ15の出力
PAは2T毎に+1される(図4G)。同様にアドレス
ポインタ16では、プリセット信号PR ′によりクリヤ
された後2T時間の周期で+1されるアドレスデータP
B={i}=0,1,2,…が出力される(図4J)。[0007] The preset signal P R is supplied to the hold signal generator 24, the hold signal H a, H b (FIG. 4
E, F) are created and supplied to the hold terminals H of the address pointers 15, 16, respectively. In the address pointer 15, from immediately after the preset by the preset signal P R, it counts the rising edge of the clock CLK,
The count value {i} = 0, 1, 2,...
To the memory 4. The hold terminal H of the address pointer 15 is given every other hold signal becomes H level H a clock is, since the count value is held at its time, the output PA of the address pointer 15 for each 2T +1 (FIG. 4G). Similarly, in the address pointer 16, after being cleared by the preset signal P R ′, the address data P which is incremented by 1 in a period of 2T time.
B = {i} = 0, 1, 2,... Are output (FIG. 4J).
【0008】メモリ4,5では入力のライトイネーブル
信号WE はLレベルであり、読出しモードにあり、アド
レス信号PA,PBが与えられると、所定時間(図4の
例では1.5T)経過した後に、クロックの立下りに同
期して、対応するデータA0 A1 A2 …及びB0 B1 B
2 …がそれぞれ出力され(図4K,L)、マルチプレク
サ8のデータ入力端子A,Bに与えられる。データ
Ai ,Bi の時間長は勿論アドレス信号の時間長2Tに
等しい。[0008] a write enable signal input in the memory 4, 5 W E is at the L level, is in the read mode, the address signal PA, the PB is given (in the example of FIG. 4 1.5T) a predetermined time has elapsed Later, in synchronization with the falling edge of the clock, the corresponding data A 0 A 1 A 2 ... And B 0 B 1 B
2 are output (K and L in FIG. 4) and supplied to the data input terminals A and B of the multiplexer 8. Data A i, the time length of B i is equal to the time length 2T of course address signal.
【0009】一方、ホールド信号発生器24のホールド
信号Ha は遅延回路26を通してτ 2 =1.5T遅延さ
れて、T時間毎にH,Lとなるセレクト信号SS (図4
I)が作られ、マルチプレクサ8のセレクト端子Sに与
えられている。マルチプレクサ8では入力信号
{Ai },{Bi }がセレクト信号SS によってT時間
毎に交互に選択されて、出力信号A0 B0 A1 B1 A2
B2 …がメモリ3に供給される。On the other hand, hold of the hold signal generator 24
Signal HaIs τ through the delay circuit 26 Two= 1.5T delay
Select signal S which becomes H or L every T timeS(FIG. 4
I) is made and applied to the select terminal S of the multiplexer 8.
Has been obtained. In the multiplexer 8, the input signal
{Ai}, {Bi} Is the select signal SSBy T time
Output signal A0B0A1B1ATwo
BTwo.. Are supplied to the memory 3.
【0010】メモリ3にはアドレス発生器7より、マル
チプレクサ8より入力されるデータのタイミングに合せ
て、アドレス信号a0 ,a1 ,a2 …(図4N)が供給
され、各入力データはT時間毎に順次連続したアドレス
に第1行、第2行、…と書込まれる(図2E)。なお、
図1の実施例では、アドレスポインタ15,16にそれ
ぞれ与えるプリセット信号PR 及びPR ′のタイミング
を互いにT時間ずらし、これによりメモリ4,5に与え
るアドレス信号PA,PBのタイミングをT時間ずら
し、これによりメモリ4,5の出力データ{Ai },
{Bi }のタイミングをT時間ずらすようにしたが、こ
の発明はこの場合に限らず、プリセット信号PR 及びP
R ′及びアドレス信号PAとPBをそれぞれ共通とし、
これにより出力データ{Ai },{Bi }のタイミング
を合せて、2T周期の前半及び後半でデータAi ,Bi
をそれぞれ交互に選択するようにしてもよい。このよう
にすれば、ハードウェアを更に経済化できることは明ら
かである。Address signals a 0 , a 1 , a 2 ... (FIG. 4N) are supplied from the address generator 7 to the memory 3 in accordance with the timing of the data input from the multiplexer 8. The first row, the second row,... Are written at successive addresses at every time (FIG. 2E). In addition,
In the embodiment shown in FIG. 1, the timings of the preset signals P R and P R 'applied to the address pointers 15 and 16 are shifted by T time from each other, whereby the timings of the address signals PA and PB applied to the memories 4 and 5 are shifted by T time. , Whereby the output data {A i },
Although the timing of {B i } is shifted by T time, the present invention is not limited to this case, and the preset signals P R and P
R ′ and the address signals PA and PB are common,
Thereby, the timings of the output data {A i }, {B i } are matched, and the data A i , B i in the first half and the second half of the 2T cycle.
May be alternately selected. Obviously, this makes the hardware more economical.
【0011】[0011]
【発明の効果】この発明によれば先ずメモリ1,2の被
合成データ{Ai },{Bi }はメモリ4,5にそれぞ
れ高速に(クロック周期T毎に)シーケンシャルに一次
元的に書込まれる。次にメモリ4,5に書込まれたデー
タ{Ai },{Bi }がシーケンシャルに2T周期で読
出され、マルチプレクサ8によりT時間ずつ交互に選択
され、メモリ3の連続した番地に順次(T時間毎に)書
込まれる。従ってこの発明によれば、合成データ(メモ
リ1,2のデータを交互に配列したデータ)をメモリ3
に得るのに必要な時間T0 は、メモリ1,2のデータを
転送してT時間毎にメモリ4,5にそれぞれ書込む時間
TA と、メモリ4,5のデータを2T周期で読出して、
交互にメモリ3に書込む時間TB (≒2TA )との和に
ほぼ等しく、従ってT0 ≒3TA となる。一方、従来の
方法ではこの時間T0 は、メモリ1,2のデータをメモ
リ3にとびとびに書込むに要する時間T1 ,T2 の和T
0 ≒T1 +T2 であり、例えばT0 ≒2×(8〜16)
TA ときわめて遅いものである。従ってこの発明によれ
ば画像データの合成時間を従来より大幅に高速化できる
ことが分る。[Effect of the Invention] be-combined data of first memory 1 according to the present invention {A i}, {B i } is (every clock period T), respectively at a high speed in the memory 4, 5 primary sequentially <br /> Written originally. Next, the data {A i }, {B i } written in the memories 4 and 5 are sequentially read at a 2T cycle, are alternately selected by the T time by the multiplexer 8, and are sequentially stored at successive addresses of the memory 3 ( (Every T hours). Therefore, according to the present invention, the combined data (data in which the data in the memories 1 and 2 are alternately arranged) is stored in the memory 3
The time T 0 required to obtain the data T 1 is the time T A for transferring the data in the memories 1 and 2 and writing the data in the memories 4 and 5 at every T time, and the time T 2 for reading the data in the memories 4 and 5 at a 2T cycle. ,
It is almost equal to the sum of the times T B (≒ 2T A ) for alternately writing to the memory 3, and therefore T 0 ≒ 3T A. On the other hand, in the conventional method, the time T 0 is the sum T 1 of the times T 1 and T 2 required for discretely writing the data in the memories 1 and 2 to the memory 3.
0 ≒ T 1 + T 2 , for example, T 0 ≒ 2 × (8 to 16)
It is extremely slow and T A. Therefore, according to the present invention, it can be seen that the time required for synthesizing the image data can be made much faster than in the past.
【図1】この発明の実施例を適用したメモリ回路の一例
を示すブロック図。FIG. 1 is a block diagram showing an example of a memory circuit to which an embodiment of the present invention is applied.
【図2】図1のメモリ1乃至5におけるデータの配列状
態を示す図。FIG. 2 is a view showing an arrangement state of data in memories 1 to 5 in FIG. 1;
【図3】図1において、メモリ1,2のデータをメモリ
4,5にそれぞれ転送する場合のタイミングチャート。FIG. 3 is a timing chart in the case of transferring data in memories 1 and 2 to memories 4 and 5 in FIG.
【図4】図1において、メモリ4,5のデータをメモリ
3に転送する場合のタイミングチャート。FIG. 4 is a timing chart in the case of transferring data of memories 4 and 5 to a memory 3 in FIG.
【図5】従来の画像データの合成方法を適用したメモリ
回路のブロック図。FIG. 5 is a block diagram of a memory circuit to which a conventional image data synthesizing method is applied.
【図6】図5のメモリ1乃至3のデータの記録状態を示
す図。FIG. 6 is a diagram showing a recording state of data in memories 1 to 3 in FIG. 5 ;
Claims (1)
れたデータを交互に配列した状態で第3メモリに書込む
画像データの高速合成方法において、 前記第1、第2メモリのデータをそれぞれ順番に読出し
て、1クロック周期(1マシンサイクル)T毎にシーケ
ンシャルにそれぞれ第4、第5メモリに一次元的に書込
み、 前記第4、第5メモリにそれぞれ書込まれたデータを2
T周期で書込まれた順に読出してマルチプレクサに入力
し、 前記マルチプレクサにおいて、前記第4、第5メモリよ
り入力されたデータをT時間づつ交互に選択して前記第
3メモリに入力し、その連続した番地に順次書込むこと
を特徴とする、 画像データの高速合成方法。1. A high-speed synthesizing method of image data to be written to a third memory in a state where data respectively recorded in a first and a second image memory are alternately arranged. read sequentially Te, 1 clock cycle (one machine cycle), respectively fourth sequentially for each T, fifth memory to the primary source to write, the fourth, respectively-written data in the fifth memory 2
The data is read out in the order written in the T cycle and input to the multiplexer. In the multiplexer, the data input from the fourth and fifth memories are alternately selected for each T time and input to the third memory. A high-speed image data synthesizing method characterized by sequentially writing data at specified addresses.
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